KR20030019787A

KR20030019787A - 행렬 변화를 통한 분산산술처리 방식의 이산여현변환 방법

Info

Publication number: KR20030019787A
Application number: KR1020010053106A
Authority: KR
Inventors: 양현수
Original assignee: (주)씨앤에스 테크놀로지
Priority date: 2001-08-31
Filing date: 2001-08-31
Publication date: 2003-03-07
Also published as: KR100433709B1

Abstract

본 발명은 행렬 변화를 통한 분산산술처리(Distributed Arithmetic)방식의 정방향 및 역방향 이산여현변환(Discrete Cosine Transform) 방법에 관한 것이다. 보다 상세하게는 이산여현변환의 행렬을 변화시켜 하드웨어 크기를 감소 시키고 연산량 감소를 통해 전력소모를 줄이며 더불어 연산 정확도를 증가시키는 기술에 관한 것이다.

본 발명에 따르면, 8 point 일차원 정방향 또는 역방향의 이산여현변환(DCT/IDCT)을 수행 방법에 있어서, 일차원의 DCT 또는 IDCT 행렬 연산식 양변에를 곱하여 연산된형태의 행렬 연산식을 기초로 정방향 또는 역방향의 이산여현변환을 수행하는 것을 특징으로 하는 이산여현변환 방법이 제시된다. 또한, 본 발명은 RAC(ROM and Accumulator in Cascade) 회로를 이용한 분산산술처리(DA) 방식의 정방향 또는 역방향 이산여현변환(DCT/IDCT) 수행 방법에 있어서,

Description

행렬 변화를 통한 분산산술처리 방식의 이산여현변환 방법{Discrete cosine transform method of distributed arithmetic}

본 발명은 행렬 변화를 통한 분산산술처리(Distributed Arithmetic 이하; DA)방식의 정방향 및 역방향 이산여현변환(Discrete Cosine Transform 이하; DCT)방법에 관한 것이다. 보다 상세하게는 이산여현변환의 행렬을 변화시켜 하드웨어 크기를 감소 시키고 연산량 감소를 통해 전력소모를 줄이며 더불어 연산 정확도를 증가시키는 기술에 관한 것이다.

정방향 이산여현변환(DCT)과 역방향 이산여현변환(IDCT)이란 휘도와 색차로 표현되는 영상 신호를 공간상의 주파수 영역으로 변환하고 이를 역변환 시키는 방법으로 MPEG, H.263등의 국제 표준 규격에서 영상 압축,복원을 위해 채택하고 있는 방법이다.

DCT 연산은 블럭(block)이라고 불리우는 64개의 픽셀(pixel)을 하나의 단위로 해서 이루어 진다. 즉 하나의 화면을 여러 개의 블럭으로 쪼개고 각각의 블럭에 대해 DCT 연산을 반복 수행하여 DCT계수를 얻게 된다. 디코더(Decoder)의 IDCT에서는 엔코더(Encorder)로부터 받은 DCT 계수를 원래의 픽셀값으로 복원한다.

DCT/IDCT를 이용한 손실(lossy)영상 압축,복원 시스템의 오차는 DCT/IDCT의 고정된 포인트(fixed point) 연산에러를 줄임으로써 감소시킬수 있다. 특히, 영상 시스템의 소비 전력을 줄이기 위해서는 처리 시간 중 많은 부분을 차지하는 DCT/IDCT단의 소모 전력을 줄이는 것이 효과적이다.

8*8 DCT/IDCT 연산을 회로로 구현하는 데는 곱셈기(Multiplier)를 이용해 곱셈을 직접 수행하는 방식과, ROM과 누산기(Accumulator)를 이용하는 DA 방식이 있다. 곱셈기를 이용할 경우에는 하드웨어 면적이 커지는 단점이 있기 때문에 영상 압축을 위한 다른 장치들과 함께 하나의 칩에 집적 되야 하는 프로세서(Processor)의 경우에는 일반적으로 DA 방식이 사용된다.

DA 방식을 이용하여 DCT 계수(coefficient)를 계산할 경우에는 RAC(ROM and Accumulator in Cascade) 회로가 사용된다. 입력되는 데이터(data)의 bit 정확성을 N이라 할 때, ROM의 data를 읽어서 1bit right shift한 후에 더하는 작업을 N회 반복한 결과는 곱셈기를 이용하여 곱셈을 수행한 결과와 같게 된다.

많은 압축 알고리즘 중에서 DCT/IDCT 는 가장 많이 쓰이는 표준 압축 방식이다. DCT/IDCT에서도 계산량과 데이터의 복원정도를 고려하여 8*8 DCT/IDCT가 가장 많이 채택되어 사용되고 있으며, 입력 픽셀 블록값 f(x,y)와 DCT된 결과 F(u,v)에 대하여 8*8 2D(two dimensional) DCT/IDCT는 다음과 같은 수학식으로 정의된다.

수학식 1의 이차원(2D) DCT/IDCT 연산식을 직접 구현하기 위해서는 8⁴즉, 4096번의 곱셈이 필요하므로 실제 구현에 있어서는 행-열 분해법(Row-Column Decomposition)을 이용한 2번의 1D DCT/IDCT를 사용한다. 이를 실제 하드웨어로는 한 개의 1D DCT/IDCT를 두 번 반복 연산 함으로써 구현할 수 있다. 8point 1D(one dimensional) DCT/IDCT 연산식은 다음과 같다.

상기의 1D DCT/IDCT연산에서 곱셈의 수를 줄이기 위한 많은 연구가 진행되어 왔으며, 최근 가장 일반적으로 사용되는 DCT/IDCT연산 알고리즘은 Chen에 의한 수식으로 아래의 수학식 3과 수학식 4와 같이 정리될 수 있다.

수학식 3 및 4에 도시된 바와 같이 DCT, IDCT의 연산 행렬은 서로 달라서 같은 행렬을 사용할 때보다 이를 하드웨어로 구현하는 데는 큰 면적이 필요하다.이므로 DCT와 IDCT의 연산 행렬을 통일하고 짝수계수 4 by 4 matrix 를 2 by 2 matrix로 바꾼 것이 수학식 5와 수학식 6이다.

상기의 수학식을 구현함에 있어 곱셈기를 사용하는 방법은 고속화 연산이 요구될 때 하드웨어의 규모가 커지는 문제점이 있기 때문에 롬(ROM), 누산기(Accumulator), 쉬프터(Shifter)로 곱셈 연산을 수행하는 분산산술처리(DA)방식을 이용해 정방향 및 역방향 이산여현변환을 수행하는 방법이 많이 사용된다.

상기의 수학식 5와 수학식 6을 하드웨어로 구현함에 있어서 RAC(ROM and Accumulator in Cascade) Unit 내부의 ROM을 식과 함께 표현한 것이 도 1 및 도 2이다. 즉, ROM0,2는 2RAC 또는 곱셈기로, ROM4,6은 2-RAC로, ROM1,3,5,7은 4-RAC로 사용되었다.

종래에는 ROM0와 ROM2를 구현함에 있어 도 3에서와 같이 a(10)은라는 상수를 곱셈기를 통해 연산함으로써 처리하였고, 도 4에서도 마찬가지로 20a,20b에서와를 곱하는 로직(Logic)을 별도로 두었었다. 또는 곱셈기 대신 ROM4,6을 처리하는 것과 같은 2RAC(30)으로 처리를 해 왔었다.

만약 ROM0,2의 행렬인를로 바꾸어 계산하고 나중에 차이를 보상해 준다면를 곱하는 곱셈기나 ROM0,2에 해당하는 RAC Unit 두개를 줄일 수 있을 것이다. 그러나, 나중에 보상해야 하는 값이 무한 소수인를 포함하고 있어 보상 과정에서 다시 곱셈기와 같은 로직이 필요할 수 있다. 본 발명에서는 쉬프터(shifter)만을 이용하여 이 보상과정을 행한다. 더불어 본 발명에서 RAC unit내의 ROM 내부 정밀도를 두 가지 종류로 사용하여 연산의 정확도 향상을 꾀한다.

짝수 ROM인 ROM0,2,4,6은 두개 코사인 값의 합의 조합이므로 4개의 값을 가질 수 있다. 행렬안의 코사인계수는 모두 1보다 작고, 수학식 5,6 에서 보듯 행렬앞의 1/2계수 때문에 짝수 ROM에 저장된 값들의 절대치는 모두 1을 넘지 못한다. 그래서 ROM값을 2의 보수 방법으로 표현하기 위해서 16비트 고정 길이를 사용한다면 정수 1비트, 소수 15비트로 표현할 수 있다.

홀수 ROM인 ROM1,3,5,7은 네 개 코사인 값의 합의 조합이므로 16 개의 값을 가질 수 있다. 역시 행렬안의 코사인계수는 모두 1보다 작고, 수학식 5,6 에서 보듯 행렬 앞의 1/2 계수 때문에 홀수 ROM에 저장된 값들의 절대치는 모두 2를 넘지 못한다. 그래서 ROM값을 2의 보수 방법으로 표현하기 위해서 16비트 고정 길이를 사용한다면 정수 2비트, 소수 14비트로 표현할 수 있다.

기존에는 ROM값을 2의 보수 방법으로 표현하기 위해서 16비트 고정 길이를 사용한다면 홀수ROM, 짝수 ROM 모두 정수 2비트, 소수 14비트를 사용했었다. 이를 나타낸 RAC(ROM Accumulator) Unit의 상세 구조가 도 5에 도시되어 있다. RAC Unit의 상세 구조는 ROM(2,14)(40)와, 누산기(Accumulator; 20 bit)(50) 및 쉬프트(One bit Right Shift)(60)로 구성되어 있다.

만약 2-RAC, 4-RAC unit의 입력이 모두 정수 12비트, 소수 4비트이고 ROM의 정확도 또한 정수2비트, 소수 14비트로 동일하다면 2-RAC, 4-RAC의 결과 또한 정수14비트, 소수 6비트로 동일하게 된다.

그러나, 고정된 길이의 내부 비트 폭을 가지는 연산회로에서 연산을 정밀도를 높이기 위해서는 ROM에 가능한 가장 정확한 정밀도의 값을 저장하는 것이 필요하다.

따라서, 본 발명은 상기한 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 이산여현변환의 행렬을 변화시켜 하드웨어 크기를 감소 시키고 연산량 감소를 통해 전력소모를 줄이며 더불어 연산 정확도를 증가시킬 수 있는 행렬 변화를 통한 분산산술처리(DA)방식의 정방향 및 역방향 이산여현변환(DCT) 방법을 제공하는데 있다.

상기한 본 발명의 목적을 달성하기 위한 기술적 사상으로써 본 발명은

8 point 일차원 정방향 또는 역방향의 이산여현변환(DCT/IDCT)을 수행 방법에 있어서, 일차원의 DCT 또는 IDCT 행렬 연산식 양변에를 곱하여 연산된형태의 행렬 연산식을 기초로 정방향 또는 역방향의 이산여현변환을 수행하는 것을 특징으로 하는 이산여현변환 방법을 제공한다.

또한, 본 발명은 RAC(ROM and Accumulator in Cascade) 회로를 이용한 분산산술처리(DA) 방식의 정방향 또는 역방향 이산여현변환(DCT/IDCT) 수행 방법에 있어서,형태의 일차원의 DCT 또는 IDCT 행렬 연산식을 버터플라이 로직부와 공유하여 연산 처리하는 것을 특징으로 하는 이산여현변환 방법을 제공한다.

도 1은 종래의 8 point 1차원 DCT 행렬 ROM 구성도이다.

도 2는 8 point 1차원 IDCT 행렬 ROM 구성도이다.

도 3은 8 point 1차원 DCT 분산 산술 연산 회로 구성도이다.

도 4는 8 point 1차원 IDCT 분산 산술 연산 회로 구성도이다.

도 5는 RAC 유니트의 상세 구성도이다.

도 6은 본 발명에 따른 1D DCT 행렬 ROM 구성도이다.

도 7은 1D IDCT 행렬 ROM 구성도이다.

도 8은 8 point 1차원 DCT 분산 산술 연산 회로 구성도이다.

도 9는 8 point 1차원 IDCT 분산 산술 연산 회로 구성도이다.

도 10은 RAC 유니트의 상세 구성도이다.

이하, 본 발명의 실시예에 대한 구성 및 그 작용을 첨부한 도면을 참조하면서 상세히 설명하기로 한다.

도 6은 본 발명에 따른 1D DCT 행렬 ROM 구성도이고, 도 7은 1D IDCT 행렬 ROM 구성도이다. 도 8은 8 point 1차원 DCT 분산 산술 연산 회로 구성도이고, 도 9는 8 point 1차원 IDCT 분산 산술 연산 회로 구성도이며, 도 10은 RAC 유니트의 상세 구성도이다.

본 발명에서는 ROM0,2에 해당하는 연산을 위해를 곱하거나 2RAC Unit을 통해 연산함으로써 발생하는 오차를 없애고 ROM의 정확 도를 높임으로써 기존의 회로보다 더 작고 더 정밀한 DCT/IDCT연산 회로를 제시한다.

즉, 수학식 5, 6의 첫번째 2*2 행렬인이로 바뀌게 되고 좌변의 각 행에를 곱한 값이 RAC Unit 의 결과가 된다.를로 만들고 마이너스(-)부호를 RAC Unit의 입력에 적용한다면 도 6 및 도 7과 같은 ROM구성을 갖게 된다. 도 6 및 도 7를 살펴보면, ROM0,2는 덧셈기 또는 뺄셈기로, ROM4,6은 2-RAC로, ROM1,3,5,7은 4-RAC로 사용되었다.

이는 덧셈기와 뺄셈기만으로 ROM 0,2와의 연산결과를 대치할 수 있으며 기존의 버터플라이(Butterfly)에 쓰이는 덧셈기와 뺄셈기를 하드웨어적으로 공유함으로써 별도의 추가 로직 없이 구현 할 수 있다. 버터플라이(Butterfly)에 쓰이는 덧셈기와 뺄셈기의 연산비트가 충분히 길기 때문에 언더플로우(underflow)나 오버플로우(overflow)는 일어나지 않는다. RAC Unit의 누산기를 통한 연산과 비교해 볼 때 ROM 0,2에 해당하는 32번의 누산 과정이 각각 1번의 덧셈, 뺄셈 연산으로 대치되어 전력소모 감소 효과가 있음을 알 수 있다.

한편, 이차원 DCT/IDCT를 위해서는 이러한 일 차원 연산 과정을 두 번 거치게 되므로 최종 결과는 원래의 값보다배 만큼 큰 값을 가지게 되고 이 차이를 보상하기 위해서는 8로 연산 결과를 나누어야 하는데, 이는 하드웨어로 3비트 오른쪽 쉬프트(Right Shift) 함으로써 쉽게 보상될 수 있다. 3비트 오른쪽 쉬프팅을 함에 있어서 첫번째 일 차원 연산이후 할 것인지 아니면 두 번째 일 차원 연산이후 할지는 연산 결과의 정확도에 많은 영향을 미친다.

본 발명에서는 첫번째 일 차원 연산과 두 번째 일 차원 연산이후 각각 1비트와 2비트를 오른쪽으로 쉬프팅하는 방법을 제안한다.

결국 쉬프터의 추가만으로 ROM 0,2를 처리하는데 필요한 곱셈기나 RAC Unit 두 벌에 해당하는 하드웨어가 감소하게 된다. ROM에 저장된 값들이 기존에 비해 배 커졌기 때문에 ROM의 값을 저장하는데 할당했던 정수비트를 조정할 필요가 있다.

만약 기존에 ROM값을 2의 보수 방법으로 표현하기 위해서 정수 2비트와 소수 14비트의 16비트 고정 길이를 사용했다면 본 발명을 위해서는 정수 4비트와 소수 12비트로 변경을 해야 할 것이다.

그러나 실제 ROM값들을배해서 필요한 정수비트를 살펴보면 ROM4,6의 값들은 -2 보다 크고 2보다 작으므로 2의 보수 16비트 고정 길이를 사용한다면 정수 2비트와 소수 14비트로 표현 할 수 있음을 알 수 있다.

마찬가지로 ROM 1,3,5,7 과 같은 홀수 ROM의 경우 실제 값의 절대치가 4를 넘지 않으므로 2의 보수 16비트 고정 길이를 사용한다면 정수 3비트와 소수 13비트로 표현 할 수 있다. 이와 같이 각 ROM에 저장하는 값들을 필요한 만큼의 비트만정확히 정수에 할당하고 나머지 비트를 소수에 할당함으로써 제한된 연산 비트폭을 가지고 가능한 최대 연산 정확도를 보장 할 수 있으며 연산 오차를 줄일 수 있다.

기존 RAC내부 누산기가 20 비트(bit)이고, 입력이 16비트(정수12비트,소수4비트)이며, ROM 정확도가 16 비트(정수2비트,소수14비트)일 경우를 예로 들어 본 발명의 실시 예를 설명 하겠다.

RAC결과가 기존에는 정수 14비트, 소수 6비트로 동일 했던 것과는 달리 본 발명에서는 RAC내부의 ROM 정밀도가 다르므로 ROM 4,6와 같이 정수 2비트와 소수 14비트로 저장된 경우는 RAC 결과가 정수 14비트, 소수 6비트로 표현되고, 홀수ROM을 가지는 RAC의 경우는 RAC 결과가 정수 15비트, 소수 5비트로 표현된다. 이와 같은 두가지 ROM 정확도에 따른 RAC unit의 상세구조는 도 10에 도시된 바와 같이, ROM(2,14 or 3,13)(300)와, 누산기(Accumulator; 20 bit)(310) 및 쉬프트(One bit Right Shift)(320)로 구성되어 있다.

이러한 동작을 위해 필요한 하드웨어는 DCT의 경우 도 8에 도시된 바와 같이 3 비트 오른쪽 쉬프팅 로직 이전에, IDCT의 경우 도 9에서와 같이 제 3버터플라이(Butterfly)(120) 이전에 짝수 ROM에 해당하는 RAC의 결과를 정수 15비트, 소수 5비트로 쉬프팅(Shifting)해주는 로직 뿐이다.

본 발명에 의한 8 point 1차원 DCT/IDCT 분산 산술 연산 회로 구조를 나타낸 것이 각각 도 8 및 도 9 도시되어 있으며, 뎃셈기와 뺄셈기를 구비하는 제 1,2,3버터플라이(100,110,120)와, 2-RAC(ROM4,6; 130), 4-RAC(ROM1,3,5,7; 140), 라운딩 및 클리핑(Rounding & Clipping; 150)으로 구성되어 있다.

제 1,2,3 Butterfly(100,110,120)는 하드웨어적으로 공유되어 덧셈기, 뺄셈기 각각 1개씩으로 구현이 가능하다. DCT,IDCT 공통으로 첫번째 일 차원 연산이후 Rounding & Clipping 로직부(150)에서 정수 12비트, 소수 4비트로 데이터를 정렬하여 두 번째 일 차원 DCT/IDCT 연산 입력으로 취하며, DCT의 경우 두 번째 일 차원 연산이후 정수 12비트, IDCT의 경우 두 번째 일 차원 연산 이후 정수 9비트로 정렬시켜 데이터를 출력시킨다.

행렬을배 하여 ROM이 저장하는 정수에 더 많은 비트를 할당 해야 함으로써 기존의 DCT/IDCT보다 연산의 정확도가 떨어질 수 있다.

그러나, ROM 0,2를 계산함에 있어 무한 소수인를 기존에는 처리해야 했지만 본 발명에서는 이를 정수배 처리로 변환함으로써 얻게 되는 정확도 증가 및 짝수 ROM과 홀수 ROM에 다른 정수 비트를 할당 함으로써 증가하는 정확도는 잃게 되는 정확도 보다 큰 것을 C-언어로 통해 검증하였다.

k번째 블럭(block)의 (i,j)위치에서 부동소수점(floating point)계산 결과와 RAC unit을 사용 했을 경우의 차이를 e_k라고 하면 10000 블록에 대한 전체 제곱 평균에러(overall mean square error; omse)를 다음과 같이 정의했을 때

기존에 입력을 16비트(정수 12비트,소수 4비트), ROM정확도를 16비트(정수 2비트,소수 14비트), 그리고 RAC 누산기를 20비트 뎃셈기를 사용할 경우 DCT의 경우 0.0184, IDCT의 경우 0.0145였던 omse가 본 발명을 적용하였을 때 DCT의 경우 0.0136, IDCT의 경우 0.0085로 감소하였다.

이상에서와 같이 본 발명에 의한 행렬 변화를 통한 분산산술처리(DA)방식의 이산여현변환(DCT) 방법에 다음과 같은 이점이 있다.

첫째, 하드웨어 면적을 줄이고 DCT/IDCT의 계산량을 줄여 전력소모 절감을 획득할 수 있다. 이는 H.263 이나 MPEG4와 같은 규격을 이용하는 저전력 이동 영상단말기에 적용이 가능하다.

둘째, 연산 정확도를 향상시켜 DCT/IDCT에서 기인하는 오차를 감소시킬 수 있다.

Claims

8 point 일차원 정방향 또는 역방향의 이산여현변환(DCT/IDCT)을 수행 방법에 있어서,

일차원의 DCT 또는 IDCT 행렬 연산식 양변에를 곱하여 연산된형태의 행렬 연산식을 기초로 정방향 또는 역방향의 이산여현변환을 수행하는 것을 특징으로 하는 이산여현변환 방법.
청구항 1에 있어서, 상기 이산여현변환은 첫번째 일차원 연산 이후 한 비트 오른쪽으로 쉬프팅을 하고, 두 번째 일차원 연산 이후 두 비트 오른쪽으로 쉬프팅하여 행렬의 양변에 곱해준를 보상하는 것을 특징으로 하는 이산여현변환 방법.
RAC(ROM and Accumulator in Cascade) 회로를 이용한 분산산술처리(DA) 방식의 정방향 또는 역방향 이산여현변환(DCT/IDCT) 수행 방법에 있어서,

형태의 일차원의 DCT 또는 IDCT 행렬 연산식을 버터플라이 로직부와 공유하여 연산 처리하는 것을 특징으로 하는 이산여현변환 방법.
청구항 3에 있어서, 상기 RAC Unit 내부의 짝수 ROM과 홀수 ROM에 할당된 정수 비트를 다르게 하여 ROM에 이산변환계수를 저장하는 것을 특징으로 하는 이산여현변환 방법.
청구항 4에 있어서, 상기 정방향의 DCT 경우 3비트 오른쪽 쉬프팅 로직 이전에, 역방향의 IDCT 경우 버터플라이(Butterfly) 이전에 짝수 ROM에 해당하는 RAC의 결과를 홀수 ROM에 해당하는 RAC결과와 동일한 자리로 정렬하기 위해 쉬프팅하는 것을 특징으로 하는 이산여현변환 방법.