JPH0342841A - ヘテロ接合バイボーラトランジスタ - Google Patents
ヘテロ接合バイボーラトランジスタInfo
- Publication number
- JPH0342841A JPH0342841A JP1177630A JP17763089A JPH0342841A JP H0342841 A JPH0342841 A JP H0342841A JP 1177630 A JP1177630 A JP 1177630A JP 17763089 A JP17763089 A JP 17763089A JP H0342841 A JPH0342841 A JP H0342841A
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- base
- layer
- inp
- composition
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000463 material Substances 0.000 claims abstract description 25
- 230000007423 decrease Effects 0.000 claims description 8
- 206010011878 Deafness Diseases 0.000 abstract 3
- 101100480705 Cupriavidus necator (strain ATCC 17699 / DSM 428 / KCTC 22496 / NCIMB 10442 / H16 / Stanier 337) tauE gene Proteins 0.000 abstract 1
- 239000004065 semiconductor Substances 0.000 description 16
- 239000012535 impurity Substances 0.000 description 12
- 238000000034 method Methods 0.000 description 9
- 238000005036 potential barrier Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- 238000002955 isolation Methods 0.000 description 6
- 230000005684 electric field Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 3
- 230000003321 amplification Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000673 Indium arsenide Inorganic materials 0.000 description 2
- 238000000342 Monte Carlo simulation Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 240000002329 Inga feuillei Species 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000000171 gas-source molecular beam epitaxy Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 125000002524 organometallic group Chemical group 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
- H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、ヘテロ接合バイポーラトランジスタに係り、
特に、エミッタ領域に広バンド・ギヤ、。
特に、エミッタ領域に広バンド・ギヤ、。
ブ材料としてＩｎＰ、ベース領域に狭バンド・ギャップ
材料としてＧａ Ｉ ｎＡｓ Ｐを用い、エミッタ・ベ
ース領域にエミッタ側からコレクタ側に向ってバンド・
ギャップが小さくなるように構成された組成変化領域を
有するヘテロ接合バイポーラトランジスタに関する。
材料としてＧａ Ｉ ｎＡｓ Ｐを用い、エミッタ・ベ
ース領域にエミッタ側からコレクタ側に向ってバンド・
ギャップが小さくなるように構成された組成変化領域を
有するヘテロ接合バイポーラトランジスタに関する。
（従来の技術）
ヘテロ接合バイポーラトランジスタ（ＨＢ Ｔ）は高周
波特性、スイッチング特性に優れており、マイクロ波用
トランジスタや高速論理回路用トランジスタとして有望
視されている。
波特性、スイッチング特性に優れており、マイクロ波用
トランジスタや高速論理回路用トランジスタとして有望
視されている。
一般に、バイポーラトランジスタのスピード性能の指標
の一つに、カットオフ周波数ｆＴがある。
の一つに、カットオフ周波数ｆＴがある。
カットオフ周波数ｆＴは、ｎｐｎ型トランジスタの場合
、電子の素子内走行時間の逆数で表され、高いｆ□を得
るには電子の走行時間を短縮する必要がある。
、電子の素子内走行時間の逆数で表され、高いｆ□を得
るには電子の走行時間を短縮する必要がある。
ところで、電子の素子内走行時間τは、エミッタ充電時
間τ 、ベース走行時間τ 、コレクタＥ
１３ 走行時間及びコレクタ充電時間τ の和で与えられる。
間τ 、ベース走行時間τ 、コレクタＥ
１３ 走行時間及びコレクタ充電時間τ の和で与えられる。
０ｍ２台後半から１０”Ａ／ｃｏ＋２を越える高電流密
度動作時には１ｐｓｅｃを大きく下回る小さな値となる
。
度動作時には１ｐｓｅｃを大きく下回る小さな値となる
。
従来、化合物半導体を用いたＨＢＴとしてＡＩＧ ａ
Ａ ｓ ／ Ｇ ａ Ａ ｓ系の材料を用いたＨＢＴが
最も精力的に研究開発されてきたが、近年、更なる素子
の高速化、高性能化を日持してＩ ｎ Ｐ ／ Ｇ ａ
ＩｎＡｓＰ系の材料を用いたＨＢＴの研究が活発化して
きている。
Ａ ｓ ／ Ｇ ａ Ａ ｓ系の材料を用いたＨＢＴが
最も精力的に研究開発されてきたが、近年、更なる素子
の高速化、高性能化を日持してＩ ｎ Ｐ ／ Ｇ ａ
ＩｎＡｓＰ系の材料を用いたＨＢＴの研究が活発化して
きている。
このＩｎＰ／ＧａＩｎＡｓＰ系ＨＢＴは、エミッタに広
バンド・ギャップ材料としてＩｎＰ、ベースに狭バンド
・ギャップ材料としてＧａ Ｉ ｎＡｓＰ、コレクタに
ＧａＩｎＡｓＰまたはＩｎ１Ｐを用い、各層の混晶比は
ＩｎＰ基板に格子整合するように選択されている。
バンド・ギャップ材料としてＩｎＰ、ベースに狭バンド
・ギャップ材料としてＧａ Ｉ ｎＡｓＰ、コレクタに
ＧａＩｎＡｓＰまたはＩｎ１Ｐを用い、各層の混晶比は
ＩｎＰ基板に格子整合するように選択されている。
この材料系を用いると、ＩｎＰの真性表面再結合速度が
小さいため大きな電流増幅率が得られる。
小さいため大きな電流増幅率が得られる。
Ｉ ｎＧａＡｓ中の電子移動度が大きく、ＩｎＰのバン
ド構造において１点とＬ点の間のエネルギー差がＧａＡ
ｓに比べて大きいため速度オーバーシュートが有効利用
でき、より高速化に有利である。
ド構造において１点とＬ点の間のエネルギー差がＧａＡ
ｓに比べて大きいため速度オーバーシュートが有効利用
でき、より高速化に有利である。
また、Ｉ ｎＧａＡｓのバンド・ギャップがＧａＡＳと
比べて小さいためより低消費電力動作が可能である、等
々Ｇ５Ａｓ系材料に比べ素子の高性能化にとって有利で
あるといわれている。
比べて小さいためより低消費電力動作が可能である、等
々Ｇ５Ａｓ系材料に比べ素子の高性能化にとって有利で
あるといわれている。
この材料系を用いたＨＢＴは従来、エピタキシャル成長
の簡略化のため、第２図に示すように、エミッタをＩｎ
Ｐ、ベースをＩ ｎＧａＡｓ、コレクタをＩｎＰとし、
それぞれの層の界面で半導体組成が急激（アブラプト）
に変化する様に構成されてきた。すなわち、このヘテロ
接合バイポーラトランジスタは、半絶縁性１ｎＰ基板１
上に積層されたコレクタコンタクト層としてのｎ十型Ｉ
ｎＰ層２と、この上層に順次積層されたコレクタ層とし
てのｎ−型１ｎＰ層３と、さらにこの上層に形成された
ベース層としてのｐ串型Ｇａ Ｉｎ０．４７ ゜５ａＡＳ層１６と、この上層に順次積層されたｎ型１
ｎＰ層７とｎ型ＧａＯ，４７（１−β） ０．５３
ｎ ｓ ０．４７β１− Ｂ ２８層８ （１，０；ｉｉ；βａ
ｏ）とからなるエミッタ層と、ｎ十型Ｇａ ＩｎＯ
，４７０゜ ５ａＡｓ層９からなるエミッタキャップ層とから構成さ
れており、各層にコンタクトするようにエミッタ電極１
０、ベース電極１１、コレクタ電極１２が形成されてい
る。ここで１３は素子分離絶縁層、１４は電極間分離用
絶縁層、１５は酸化シリコン膜である。
の簡略化のため、第２図に示すように、エミッタをＩｎ
Ｐ、ベースをＩ ｎＧａＡｓ、コレクタをＩｎＰとし、
それぞれの層の界面で半導体組成が急激（アブラプト）
に変化する様に構成されてきた。すなわち、このヘテロ
接合バイポーラトランジスタは、半絶縁性１ｎＰ基板１
上に積層されたコレクタコンタクト層としてのｎ十型Ｉ
ｎＰ層２と、この上層に順次積層されたコレクタ層とし
てのｎ−型１ｎＰ層３と、さらにこの上層に形成された
ベース層としてのｐ串型Ｇａ Ｉｎ０．４７ ゜５ａＡＳ層１６と、この上層に順次積層されたｎ型１
ｎＰ層７とｎ型ＧａＯ，４７（１−β） ０．５３
ｎ ｓ ０．４７β１− Ｂ ２８層８ （１，０；ｉｉ；βａ
ｏ）とからなるエミッタ層と、ｎ十型Ｇａ ＩｎＯ
，４７０゜ ５ａＡｓ層９からなるエミッタキャップ層とから構成さ
れており、各層にコンタクトするようにエミッタ電極１
０、ベース電極１１、コレクタ電極１２が形成されてい
る。ここで１３は素子分離絶縁層、１４は電極間分離用
絶縁層、１５は酸化シリコン膜である。
しかし、このようにアブラプトなヘテロ接合では、エミ
ッタからベースに電子が流れるときへテロ接合が電位障
壁となってトランジスタのオン電圧を高くしてしまうば
かりではなく、ベースからコレクタに向かう電子もベー
ス・コレクタ・ヘテロ接合における電位障壁によって遮
られ著しく電流増幅率が低下することになる。
ッタからベースに電子が流れるときへテロ接合が電位障
壁となってトランジスタのオン電圧を高くしてしまうば
かりではなく、ベースからコレクタに向かう電子もベー
ス・コレクタ・ヘテロ接合における電位障壁によって遮
られ著しく電流増幅率が低下することになる。
そこで、ＧａＡｓ系のＨＢＴ等では、伝専・：（シの電
位障壁を取り除くため、半導体の混晶比を徐々に変化さ
せるいわゆる組成グレーディングにより滑らかな伝導帯
形状を得る方法がとられる。こうすることにより、電子
がエミッタからコレクタにかけてスムーズに流れること
が可能となる。
位障壁を取り除くため、半導体の混晶比を徐々に変化さ
せるいわゆる組成グレーディングにより滑らかな伝導帯
形状を得る方法がとられる。こうすることにより、電子
がエミッタからコレクタにかけてスムーズに流れること
が可能となる。
一方、ＨＢＴではベース抵抗低減のため、ベースの不純
物濃度を極力高くするので、ベース中での電子の移動度
は極めて小さくなり、従って電子のベース走行時間が大
きくなって素子の動作速度を低下させてしまう。そこで
、ベースの不純物濃度は高く保ったまま、ベース走行時
間を短縮するため、ベース層内で半導体組成を徐々に変
えてやることにより、ベース中に電子の加速電界を設け
る方法が取られる。
物濃度を極力高くするので、ベース中での電子の移動度
は極めて小さくなり、従って電子のベース走行時間が大
きくなって素子の動作速度を低下させてしまう。そこで
、ベースの不純物濃度は高く保ったまま、ベース走行時
間を短縮するため、ベース層内で半導体組成を徐々に変
えてやることにより、ベース中に電子の加速電界を設け
る方法が取られる。
しかるに、上述したベース中での半導体の組成変化によ
り電子の加速電界を設ける方俵は、ＨＢＴの高性能化に
は必要不可欠であるにち拘らず、ＩｎＰ／ＧａＩｎＡｓ
Ｐ系材料のＨＢＴては、従来、ベース層としては−様な
不純物性／ｌｉと均一な半導体組成のものしか試みられ
ていない。従って、上述した方法に関し、例えばこの材
料系における半導体組成の空間的な分布とそれか素子特
性に与える影響に対する知見などは全く得られていない
。
り電子の加速電界を設ける方俵は、ＨＢＴの高性能化に
は必要不可欠であるにち拘らず、ＩｎＰ／ＧａＩｎＡｓ
Ｐ系材料のＨＢＴては、従来、ベース層としては−様な
不純物性／ｌｉと均一な半導体組成のものしか試みられ
ていない。従って、上述した方法に関し、例えばこの材
料系における半導体組成の空間的な分布とそれか素子特
性に与える影響に対する知見などは全く得られていない
。
すなわち、ＩｎＰ／ＧａＩｎＡｓＰ系の材料を用いたＨ
ＢＴでは、エミッタ・ベース及びベース・コレクタ接合
に於ける半導体組成グレーディング、及びベース中での
半導体の組成変化により電子加速電界を設ける方法およ
び、その組成変化の仕方に関しては、従来全く知見がＮ
られていなかった。
ＢＴでは、エミッタ・ベース及びベース・コレクタ接合
に於ける半導体組成グレーディング、及びベース中での
半導体の組成変化により電子加速電界を設ける方法およ
び、その組成変化の仕方に関しては、従来全く知見がＮ
られていなかった。
（発明が！決しようとする課題）
このように、従来のＩｎＰ／ＧａＩｎＡｓＰ系のＨＢＴ
では、真性表面Ｆｆｉ結合速度が小さいために電流増幅
率を得ることができるＩｎＰを用い、さらにＩ ｎＧａ
Ａｓ中の電子移動度は大きくより高速化に有利であるに
もかかわらず、十分な動作速度を得ることができないと
いう問題かあった。
では、真性表面Ｆｆｉ結合速度が小さいために電流増幅
率を得ることができるＩｎＰを用い、さらにＩ ｎＧａ
Ａｓ中の電子移動度は大きくより高速化に有利であるに
もかかわらず、十分な動作速度を得ることができないと
いう問題かあった。
本発明は前記実情に鑑みてなされたもので、ＩｎＰ／Ｇ
ａＩｎＡｓＰ系ＨＢＴの高性能化を目的とする。
ａＩｎＡｓＰ系ＨＢＴの高性能化を目的とする。
すなわち、本発明では、トランジスタの動作速度を向上
させるために必要なパラメータの一つであるカット・オ
フ周波数ｆ１をできるたけ大きくすることに注目し、電
流密度を変化させたときのエミッタ充電時間およびベー
ス走行時間をより小さくするための上記材料系に於ける
ベース・エミッタ領域の半導体組成に関し最適条件を与
えることを目的とする。
させるために必要なパラメータの一つであるカット・オ
フ周波数ｆ１をできるたけ大きくすることに注目し、電
流密度を変化させたときのエミッタ充電時間およびベー
ス走行時間をより小さくするための上記材料系に於ける
ベース・エミッタ領域の半導体組成に関し最適条件を与
えることを目的とする。
（課題を角ｑ決するための手段）
そこで本発明のへテロ接合バイポーラトランジスタでは
、エミッタに広バンド・ギャップ材料としてＩｎＰを用
い、該１ｎＰに格子整合するように選択された組成を有
しかつエミッタの一部からベースコレクタ接合に向かっ
てバンド・ギャップが徐々に小さくなるように組成変化
を形成してなるＧａＩｎＡｓＰをエミッタの一部および
ベースとして用い、ベースエミッタ接合における材料組
成をＧ” ０．４７ （１−β） ０．５３＋ ０
．４７β １１ｎ Ａｓ −βＰβとしたとき、Ｐの組成比βに関し、０、３ ≦
β ≦ ０．７ なる不等式を満足するように構成したことを特徴とする
。
、エミッタに広バンド・ギャップ材料としてＩｎＰを用
い、該１ｎＰに格子整合するように選択された組成を有
しかつエミッタの一部からベースコレクタ接合に向かっ
てバンド・ギャップが徐々に小さくなるように組成変化
を形成してなるＧａＩｎＡｓＰをエミッタの一部および
ベースとして用い、ベースエミッタ接合における材料組
成をＧ” ０．４７ （１−β） ０．５３＋ ０
．４７β １１ｎ Ａｓ −βＰβとしたとき、Ｐの組成比βに関し、０、３ ≦
β ≦ ０．７ なる不等式を満足するように構成したことを特徴とする
。
（作用）
上記構成では、エミッタ充電時間τＥとベース走行時間
τＢ間のトレードオフにおいて、（τＥ＋τＢ）が最小
になるように、ＩｎＰ／ＧａＩｎＡｓＰ系ＨＢＴにおけ
るベース層の組成およびペースエミッタ接合の組成の最
適値をシミュレーションにより求めたものである。
τＢ間のトレードオフにおいて、（τＥ＋τＢ）が最小
になるように、ＩｎＰ／ＧａＩｎＡｓＰ系ＨＢＴにおけ
るベース層の組成およびペースエミッタ接合の組成の最
適値をシミュレーションにより求めたものである。
すなわち、本発明のへテロ接合バイポーラトランジスタ
は、エミッタ層内のベース層と接する領域に、バンド・
ギャップがエミッタからベースに向かって徐々に小さく
なるような゛［導体組成のグレーディングが施され、な
おかつ、ベース層内では電子の加速電界を作るため、ベ
ース層のエミッタ側からコレクタ側にかけてバンド・ギ
ャップが徐々に小さくなるように半導体組成が変化して
おり、その時、ベース・エミッタ接合における半導体組
成が上式の関係を満たすよう設定されている。
は、エミッタ層内のベース層と接する領域に、バンド・
ギャップがエミッタからベースに向かって徐々に小さく
なるような゛［導体組成のグレーディングが施され、な
おかつ、ベース層内では電子の加速電界を作るため、ベ
ース層のエミッタ側からコレクタ側にかけてバンド・ギ
ャップが徐々に小さくなるように半導体組成が変化して
おり、その時、ベース・エミッタ接合における半導体組
成が上式の関係を満たすよう設定されている。
以下に、本発明における上式の関係の導出過程について
述べる。
述べる。
まず、エピタキシャル成長層を得るという条件から、ベ
ース層はＩｎＰエミッタ層に対して格子整合性の良好な
組成を有する必要がある。この観点からＩｎＰエミッタ
層に対して格子整合性の良好な組成としＣ″”０．４７
（１−β）０．５３＋Ｏ。
ース層はＩｎＰエミッタ層に対して格子整合性の良好な
組成を有する必要がある。この観点からＩｎＰエミッタ
層に対して格子整合性の良好な組成としＣ″”０．４７
（１−β）０．５３＋Ｏ。
ｎ
４７β １−βＰβを選択する。
Ａｓ
そして、このパラメータβを変化させながら最適値を算
出する。
出する。
まず、第３図にＩｎＰ／ＧａＩｎＡｓＰ系ＨＢＴのＰの
組成比βのプロファイルを示す。図中、パラメータβは
、ＩｎＰ基板に格子整合する条件下で〜Ｇａ０．４７（
１−１） ０．５３＋ｏ、４７βＡＳｎ １−βＰβと定義され、βの値はＯから１まで変化する
。ここで、β−０のときＧａ ＩｎＯ，４７０，５
３ Ａｓとなり、β−１のときＩｎＰとなる。ｌｎＰエミッ
タ層のベースから５００への位置まで、エミッタからベ
ースにかけてバンド・ギャップが小さくなるように組成
グレーディングがかけられており、ベース層中にもエミ
ッタ層から連続的にバンド・ギャップが変化して、ベー
ス・コレクタ接合でＧａ Ｉｎ Ｏ，４７０，５３Ａｓになるような組成グレーディング
がかけられている。
組成比βのプロファイルを示す。図中、パラメータβは
、ＩｎＰ基板に格子整合する条件下で〜Ｇａ０．４７（
１−１） ０．５３＋ｏ、４７βＡＳｎ １−βＰβと定義され、βの値はＯから１まで変化する
。ここで、β−０のときＧａ ＩｎＯ，４７０，５
３ Ａｓとなり、β−１のときＩｎＰとなる。ｌｎＰエミッ
タ層のベースから５００への位置まで、エミッタからベ
ースにかけてバンド・ギャップが小さくなるように組成
グレーディングがかけられており、ベース層中にもエミ
ッタ層から連続的にバンド・ギャップが変化して、ベー
ス・コレクタ接合でＧａ Ｉｎ Ｏ，４７０，５３Ａｓになるような組成グレーディング
がかけられている。
このような、半導体組成をとるときの、熱平衡状態時の
エネルギー・バンド図を、縦軸を電子エネルギーにとっ
て第４図に示す。
エネルギー・バンド図を、縦軸を電子エネルギーにとっ
て第４図に示す。
まず、βの値が大きくなると、ベース領域に於ける伝導
帯の傾きが大きくなり、従って電子に対する加速電界が
大きくなる。
帯の傾きが大きくなり、従って電子に対する加速電界が
大きくなる。
一方、この図をみて明らかなように、ベースからエミッ
タ方向を見たときに、ホールに対する電位障壁はβの値
を変えてもほとんど変化しないが、エミッタからベース
を見たときに、電子に対する電位障壁はβの値と共に変
化し、β−０のときＧ” ０．４７ ０．５３Ａ”の
バンド・ギャップに相当すＩｎ る電位障壁の高さとなり、β−１のときＩｎＰのバンド
・ギャップに参目当する電位障壁の高さとなっている。
タ方向を見たときに、ホールに対する電位障壁はβの値
を変えてもほとんど変化しないが、エミッタからベース
を見たときに、電子に対する電位障壁はβの値と共に変
化し、β−０のときＧ” ０．４７ ０．５３Ａ”の
バンド・ギャップに相当すＩｎ る電位障壁の高さとなり、β−１のときＩｎＰのバンド
・ギャップに参目当する電位障壁の高さとなっている。
すなわち、βの値を大きくすればするほどベース・エミ
ッタ接合はＩｎＰの広ハンド・ギャップ・ホモ・ダイオ
ードに近づくため、トランジスタのオン電圧は大きくな
る。トランジスタのオン電圧が大きくなると、同一電流
密度で見たときのエミッタ容量が大きくなるためエミッ
タ充電時間か大きくなりトランジスタの動作速度を著し
く低下させることになる。
ッタ接合はＩｎＰの広ハンド・ギャップ・ホモ・ダイオ
ードに近づくため、トランジスタのオン電圧は大きくな
る。トランジスタのオン電圧が大きくなると、同一電流
密度で見たときのエミッタ容量が大きくなるためエミッ
タ充電時間か大きくなりトランジスタの動作速度を著し
く低下させることになる。
このように、ベース・エミッタ接合に於けるＰの組成比
βの値は、大きければ大きいほどベース走行時間が小さ
くなるのと反対に、エミッタ充電時間が大きくなってし
まうというトレードオフを生み出している。
βの値は、大きければ大きいほどベース走行時間が小さ
くなるのと反対に、エミッタ充電時間が大きくなってし
まうというトレードオフを生み出している。
本発明では、第３図に示すようにベース・エミッタ接合
に於けるＡｓに対するＰの組成比βの値を変化させてモ
ンテカルロ・シミュレーションを実行することにより、
エミッタ充電時間τＥとベース走行時間τＢを求め、こ
のトレードオフの関係の中に最適な条件を見出した。
に於けるＡｓに対するＰの組成比βの値を変化させてモ
ンテカルロ・シミュレーションを実行することにより、
エミッタ充電時間τＥとベース走行時間τＢを求め、こ
のトレードオフの関係の中に最適な条件を見出した。
第５図にシュミレーション結果を示す。ここで、τＥ、
τ の値は、電流密度がＩ Ｘ １０” Ａ／ｃｍ２の
ときの値である。白丸がτＢで、黒丸がτＥ＋τＢを表
している。この図から明らかなように、βの値が０．３
から０．７の間でてＥ＋τＢは最小となっている。従っ
て、βの大きさをこの範囲にとると、エミッタ充電時間
の増大を抑えられ、尚且つベース走行時間も十分に小さ
くすることができ、超高速のＩｎＰ／ＧａＩｎＡｓＰ系
ＨＢＴが実現できる。
τ の値は、電流密度がＩ Ｘ １０” Ａ／ｃｍ２の
ときの値である。白丸がτＢで、黒丸がτＥ＋τＢを表
している。この図から明らかなように、βの値が０．３
から０．７の間でてＥ＋τＢは最小となっている。従っ
て、βの大きさをこの範囲にとると、エミッタ充電時間
の増大を抑えられ、尚且つベース走行時間も十分に小さ
くすることができ、超高速のＩｎＰ／ＧａＩｎＡｓＰ系
ＨＢＴが実現できる。
このように、本発明のへテロ接合バイポーラトランジス
タは、ＩｎＰ基板上に格子接合する材料系で構成され、
即ち、エミッタ領域に広バンド・ギャップ材料としてＩ
ｎＰ、ベース領域に狭バンド・ギャップ材料としてＧａ
ＩｎＡｓＰを用い、エミッタ・ベース領域にエミッタ側
からコレクタ側に向かってバンド・ギャップが小さくな
るよう組成が変化する領域を合し、エミッタ・ベース接
合に於ける材料組成をＧａＯ，４７（１−β） 。。
タは、ＩｎＰ基板上に格子接合する材料系で構成され、
即ち、エミッタ領域に広バンド・ギャップ材料としてＩ
ｎＰ、ベース領域に狭バンド・ギャップ材料としてＧａ
ＩｎＡｓＰを用い、エミッタ・ベース領域にエミッタ側
からコレクタ側に向かってバンド・ギャップが小さくな
るよう組成が変化する領域を合し、エミッタ・ベース接
合に於ける材料組成をＧａＯ，４７（１−β） 。。
Ｉｎ
５３＋。、４７β １−βＰβとしたとき、Ｐの組成
ｓ 比βに関し、 ０．３≦β≦０．７なる不等式を満
足するように設定すると、エミッタ充電時間τ。とベー
ス走行時間τ８間のトレードオフにおいて、（τＥ＋τ
Ｉ３）が最小になるようにすることが可能となり、従っ
て超高速のＩｎＰ／ＧａＩｎＡｓＰ系ＨＢＴを提供する
ことができる。
ｓ 比βに関し、 ０．３≦β≦０．７なる不等式を満
足するように設定すると、エミッタ充電時間τ。とベー
ス走行時間τ８間のトレードオフにおいて、（τＥ＋τ
Ｉ３）が最小になるようにすることが可能となり、従っ
て超高速のＩｎＰ／ＧａＩｎＡｓＰ系ＨＢＴを提供する
ことができる。
（実施例）
以下、本発明の実施例について図面を参照しつつ詳細に
説明する。
説明する。
第１図は、ＩｎＰ／ＧａＩｎＡｓＰ系材料を用いた本発
明の１実施例のへテロ接合バイポーラトランジスタを示
す断面図である。
明の１実施例のへテロ接合バイポーラトランジスタを示
す断面図である。
このヘテロ接合バイポーラトランジスタは、半絶縁性１
ｎＰ基板１上に積層されたコレクタコンタクト層として
のｎ半型ＩｎＰ層２と、この上層に順次積層されたコレ
クタ層としてのｎ−型［０１層３およびｎ−型ＧａＩｎ
ＡｓＰ層４と、さらにこの上層に形成されたベース層と
してのｐ＋、ＱＧ” ０．４７ （１−β） ０．
５３＋ ０．４７β １−βＩｎ
Ａｓ １８層５（０≦β≦０．５）層と、この上層に順次積層
されたｎ型ＧａＯ，４７（１−８） ０．５３＋ｎ ０．４７β１− Ｂ ＰＪ９層６（０，５≦β≦１．
０）Ａｓ とｎ型１ｎＰ層７とｎ型６ａＯ，４７（１−β） Ｉｎ
０．５３＋ ０．４７β １−８１８層８（１，０≧
β≧ｓ Ｏ）とからなるエミッタ層と、ｎ十型Ｇａ Ｉｏ、
４７ ｎ ｏ 、 ５ａ Ａ ５層９からなるエミッタキャッ
プ層とがら構成されており、各層にコンタクトするよう
にエミッタ電極１０、ベース７１！極１１、コレクタ電
極１２が形成されている。ここで１３は素子分離絶縁層
、１４は電極間分離用絶縁層、１５は酸化シリコン膜で
ある。
ｎＰ基板１上に積層されたコレクタコンタクト層として
のｎ半型ＩｎＰ層２と、この上層に順次積層されたコレ
クタ層としてのｎ−型［０１層３およびｎ−型ＧａＩｎ
ＡｓＰ層４と、さらにこの上層に形成されたベース層と
してのｐ＋、ＱＧ” ０．４７ （１−β） ０．
５３＋ ０．４７β １−βＩｎ
Ａｓ １８層５（０≦β≦０．５）層と、この上層に順次積層
されたｎ型ＧａＯ，４７（１−８） ０．５３＋ｎ ０．４７β１− Ｂ ＰＪ９層６（０，５≦β≦１．
０）Ａｓ とｎ型１ｎＰ層７とｎ型６ａＯ，４７（１−β） Ｉｎ
０．５３＋ ０．４７β １−８１８層８（１，０≧
β≧ｓ Ｏ）とからなるエミッタ層と、ｎ十型Ｇａ Ｉｏ、
４７ ｎ ｏ 、 ５ａ Ａ ５層９からなるエミッタキャッ
プ層とがら構成されており、各層にコンタクトするよう
にエミッタ電極１０、ベース７１！極１１、コレクタ電
極１２が形成されている。ここで１３は素子分離絶縁層
、１４は電極間分離用絶縁層、１５は酸化シリコン膜で
ある。
次に、このへテロ接合バイポーラトランジスタの製造方
法について説明する。
法について説明する。
まず、ＩｎＰｌ：格子接合するように、順次下導体層を
エピタキシャル成長させる必要があり、このエピタキシ
ャル成長状としては、ガスソース分子線エピタキシー法
（ＧＳＭＢＥ法）、マたは、減圧有機金属気相成長法（
ＬＰＭＯＣＶＤ法）が用いられる。
エピタキシャル成長させる必要があり、このエピタキシ
ャル成長状としては、ガスソース分子線エピタキシー法
（ＧＳＭＢＥ法）、マたは、減圧有機金属気相成長法（
ＬＰＭＯＣＶＤ法）が用いられる。
具体的な製造条件を工程順に説明すると、先ず半絶縁性
１ｎＰ基板１上に、不純物として、ＳｎのＬｌ：Ｊ度が
２ Ｘ １． Ｏ１８ｃｍ−３、膜厚５０００Ａのｎ＋
型１ｎＰ層２、不純物濃度が５×１０１６ｃＩ１１−３
、膜厚４５００へのｎ−型１ｎＰ層３、不純物濃度５×
１０１６ｃ１３、膜厚５０〇へのｎ−型Ｇａ０．４７ （１−β） ０．５３＋ ０．４７β １−β１
β層４Ｉｎ Ａｓ （１≧β≧０）を順次エピタキシャル成長させる。
１ｎＰ基板１上に、不純物として、ＳｎのＬｌ：Ｊ度が
２ Ｘ １． Ｏ１８ｃｍ−３、膜厚５０００Ａのｎ＋
型１ｎＰ層２、不純物濃度が５×１０１６ｃＩ１１−３
、膜厚４５００へのｎ−型１ｎＰ層３、不純物濃度５×
１０１６ｃ１３、膜厚５０〇へのｎ−型Ｇａ０．４７ （１−β） ０．５３＋ ０．４７β １−β１
β層４Ｉｎ Ａｓ （１≧β≧０）を順次エピタキシャル成長させる。
ここで、βは１，０の間を下から上に向かって小さくな
るように設定されており、こうすることによりベース・
コレクタ接合に於ける伝導帯を滑らかにつなぐことがで
きる。
るように設定されており、こうすることによりベース・
コレクタ接合に於ける伝導帯を滑らかにつなぐことがで
きる。
次に、ｎ−型ＧａＩｎＡｓＰ層４上に、不純物としてＣ
ｄの濃度が１×１０１９Ｃ１１−３、膜厚１０００人′
）ｐ＋型Ｇ” ０．４７ （１−β） ０．５３
＋ ０．４７ｎ β １−８１８層５（０≦β≦０．５）をエピｓ タキシャル成長させる。ここで、βは０から０゜５まで
下から上に向かって大きくなるように設定されており、
こうすることによりベース中にエミッタからコレクタに
向かって電子を加速する電界を作ることができる。
ｄの濃度が１×１０１９Ｃ１１−３、膜厚１０００人′
）ｐ＋型Ｇ” ０．４７ （１−β） ０．５３
＋ ０．４７ｎ β １−８１８層５（０≦β≦０．５）をエピｓ タキシャル成長させる。ここで、βは０から０゜５まで
下から上に向かって大きくなるように設定されており、
こうすることによりベース中にエミッタからコレクタに
向かって電子を加速する電界を作ることができる。
続いて、ｐ中型ＧａＩｎＡｓＰ層５上に、不純物として
、Ｓｎの濃度が５ ｘ １０１７ｃ＋＋−３、膜厚５０
〇八（７）ｎ型Ｇ” ０．４７ （１−β） ０
．５３＋ ０．４７ｎ β １−８４８層６ （０，５≦β≦１．０）をＡｓ エピタキシャル成長させる。ここで、βはｏ、５゜１．
０の間を下から上に向かって大きくなるように設定され
ており、こうすることによりベース・エミッタ接合に於
ける伝導帯を清らかにつなぐことができる。
、Ｓｎの濃度が５ ｘ １０１７ｃ＋＋−３、膜厚５０
〇八（７）ｎ型Ｇ” ０．４７ （１−β） ０
．５３＋ ０．４７ｎ β １−８４８層６ （０，５≦β≦１．０）をＡｓ エピタキシャル成長させる。ここで、βはｏ、５゜１．
０の間を下から上に向かって大きくなるように設定され
ており、こうすることによりベース・エミッタ接合に於
ける伝導帯を清らかにつなぐことができる。
さらに、ｎ型ＧａＩｎＡｓＰ層６上に、不純物濃度５×
１０１７ｃ１３、膜厚６００Ａのｎ型１ｎＰ層７、不純
物濃度５×１０１７ｃｆｆｌ−３、ｌ１１１厚１００Ａ
（７）ｎ型ＧａＯ，４７（１−１０，５３＋０．４７β
Ａｓｎ １−８１８層８（１，０≧β≧０）、不純物濃度１×１
０１９Ｃ１１−３、膜厚３０〇八（７）ｎ十型Ｇａ０．
４７ Ｉ ｎ ｏ、ｓａＡ ５層９を順次エピタキシャル成長
させる。なお、Ｇａ Ｉ ｎＡｓ Ｐ遷移層８において
、βは１．０．０の間をＦから上に向かって小さくなる
ように設定されており、こうすることによりｎ型１ｎＰ
層７、ｎ中型Ｇａ１ｎＡｓ９間における伝導帯をなめら
かにつなぐことができる。
１０１７ｃ１３、膜厚６００Ａのｎ型１ｎＰ層７、不純
物濃度５×１０１７ｃｆｆｌ−３、ｌ１１１厚１００Ａ
（７）ｎ型ＧａＯ，４７（１−１０，５３＋０．４７β
Ａｓｎ １−８１８層８（１，０≧β≧０）、不純物濃度１×１
０１９Ｃ１１−３、膜厚３０〇八（７）ｎ十型Ｇａ０．
４７ Ｉ ｎ ｏ、ｓａＡ ５層９を順次エピタキシャル成長
させる。なお、Ｇａ Ｉ ｎＡｓ Ｐ遷移層８において
、βは１．０．０の間をＦから上に向かって小さくなる
ように設定されており、こうすることによりｎ型１ｎＰ
層７、ｎ中型Ｇａ１ｎＡｓ９間における伝導帯をなめら
かにつなぐことができる。
ここで、第２層から第４層までがコレクタ層、第５層が
ベース層、第６層から第８層までがエミッタ層、第９層
がエミッタ・キャップ層となる。
ベース層、第６層から第８層までがエミッタ層、第９層
がエミッタ・キャップ層となる。
このようにして形成されたエピタキシャル・ウェハを用
いて、先ず、基板１に適する素子間分離用の絶縁層１３
をＢ＋のイオン注入により形成し、又、トランジスタ内
部のｎ本型ＩｎＰ層２に達する電極間分離用絶縁層１４
をＢ＋のイオン注入によりそれぞれ形成する。
いて、先ず、基板１に適する素子間分離用の絶縁層１３
をＢ＋のイオン注入により形成し、又、トランジスタ内
部のｎ本型ＩｎＰ層２に達する電極間分離用絶縁層１４
をＢ＋のイオン注入によりそれぞれ形成する。
そして、所定のマスクを用いて、半樽体層をｐ＋型Ｇａ
Ｉ ｎＡｓ Ｐ層５に達する深さまでエツチングして
、ベースを露出させる。
Ｉ ｎＡｓ Ｐ層５に達する深さまでエツチングして
、ベースを露出させる。
この後、ＣＶＤ法により全面に酸化シリコン膜１５を形
成する。そして、コレクタ領域の電極をとるため、ウェ
ハ表面からｎ生型１ｎＰ層２に達する深さのエツチング
を行ない、その上に薄いＡＵ層を形成してコレクタ電極
１２とする。
成する。そして、コレクタ領域の電極をとるため、ウェ
ハ表面からｎ生型１ｎＰ層２に達する深さのエツチング
を行ない、その上に薄いＡＵ層を形成してコレクタ電極
１２とする。
更に、エミッタおよびベース領域の窓開けを行ない、Ｇ
ｅＡｕ／Ａｕによるエミッタ７１を極１０゜Ｃｒ ／
Ａ ｕによるベース電極１１を形成する。
ｅＡｕ／Ａｕによるエミッタ７１を極１０゜Ｃｒ ／
Ａ ｕによるベース電極１１を形成する。
このようにして形成されたヘテロ接合バイポラトランジ
スタとほぼ同一構造のトランジスタにおいて、モンテカ
ルロ・シミュレーションにより得られた電流電圧特性を
第６図に、カットオフ周波数１１の電流密度依存性を第
７図に示す。
スタとほぼ同一構造のトランジスタにおいて、モンテカ
ルロ・シミュレーションにより得られた電流電圧特性を
第６図に、カットオフ周波数１１の電流密度依存性を第
７図に示す。
第６図かられかるように、このヘテロ接合バイポーラト
ランジスタはベース・エミッタ・バイアス１．０ｖ程度
の比較的低い電圧でオンすることが分かる。
ランジスタはベース・エミッタ・バイアス１．０ｖ程度
の比較的低い電圧でオンすることが分かる。
一方、第７図から、Ｊ 〜２×１０５Ａ／ｃｍ２でｆＴ
は最大値をとり１８０ＧＨｚにも達し、本発明によるベ
ース・エミッタ接合での半導体組成比の採用の効果が十
分に現れているのがわかる。
は最大値をとり１８０ＧＨｚにも達し、本発明によるベ
ース・エミッタ接合での半導体組成比の採用の効果が十
分に現れているのがわかる。
なお、前記実施例では、コレクタにｎ十型ＩｎＰ層を採
用しているが、この代わりにｐ型乃至■型コレクタを用
いても同様の効果を得ることができる。また、各半導体
層の不純物濃度や厚さについても必要に応じて適宜変更
可能である。
用しているが、この代わりにｐ型乃至■型コレクタを用
いても同様の効果を得ることができる。また、各半導体
層の不純物濃度や厚さについても必要に応じて適宜変更
可能である。
加えて、その他、本発明はその趣旨を逸脱しない範囲で
種々変形して実施することが可能である。
種々変形して実施することが可能である。
以上説明してきたように、本発明によれば、エミッタ層
がベース層よりバンド・ギャップの店い材料によって構
成され、エミッタ層内からベース層内に亘り、ベース・
コレクタ接合方向に向かってバンド・ギャップが徐々に
小さくなるよう組成変化を施した領域を有するヘテロ接
合バイポーラトランジスタにおいて、エミッタ層をＩｎ
Ｐ、ベース層をＧａＩｎＡｓＰでＩｎＰに格子整合する
ように構成し、ベース・エミッタ接合におけるＡＳに対
するＰの組成比βが、 ０．３≦β≦０．７ なる不等式を満足するように構成されているため、エミ
ッタ充電時間とベース走行時間の間のベース・エミッタ
接合における半導体組成に依存するトレードオフを解消
し、エミッタ充電時間とベース走行時間の和が最小にな
るようにすることができ、極めて高いカットオフ周波数
を有するＩｎＰ／ＧａＩｎＡｓＰ系ＨＢＴの実現が可能
となる。
がベース層よりバンド・ギャップの店い材料によって構
成され、エミッタ層内からベース層内に亘り、ベース・
コレクタ接合方向に向かってバンド・ギャップが徐々に
小さくなるよう組成変化を施した領域を有するヘテロ接
合バイポーラトランジスタにおいて、エミッタ層をＩｎ
Ｐ、ベース層をＧａＩｎＡｓＰでＩｎＰに格子整合する
ように構成し、ベース・エミッタ接合におけるＡＳに対
するＰの組成比βが、 ０．３≦β≦０．７ なる不等式を満足するように構成されているため、エミ
ッタ充電時間とベース走行時間の間のベース・エミッタ
接合における半導体組成に依存するトレードオフを解消
し、エミッタ充電時間とベース走行時間の和が最小にな
るようにすることができ、極めて高いカットオフ周波数
を有するＩｎＰ／ＧａＩｎＡｓＰ系ＨＢＴの実現が可能
となる。
第１図は本発明実施例のへテロ接合バイポーラトランジ
スタを示す断面図、第２図は従来のへテロ接合バイポー
ラトランジスタを示す断面図、第３図はへテロ接合バイ
ポーラトランジスタの膜厚方向のＰの組成比βを示す図
、第４図はへテロ接合バイポーラトランジスタのバンド
構造のＰの組成比β依存性を模式的に示す図、第５図は
へテロ接合バイポーラトランジスタのエミッタ充電時間
とベース走行時間のベース・エミッタ接合におけるＰの
組成比β依存性を示す図、第６図は本発明の実施例にヘ
テロ接合バイポーラトランジスタの電流−電圧特性を示
す図、第７図は本発明の実施例のへテロ接合バイポーラ
トランジスタのカットオフ周波数−電流密度特性を示す
図である。 １・・・半絶縁性１ｎＰ基板、２・・・ｎ十型１ｎＰ層
、３・・・ｎ−型１ｎＰ層、 Ｉｎ ４°゛°０−型ＧａＯ，４７（１−８） ０．５３
０．４’ｌ／３Ａ Ｓ １−β２β層゛ ５°°ｐ＋型ＧａＯ，４７（１−１３） ０．５３
＋ Ｌ、４７βｎ ＡＳｌ−βＰβ層為 ６−−− ｎ型Ｇ” ０．４７ （１−β） ０．
５３＋ ０．４７β３ｎ °１−β１β層・ ７・・・ｎ型１ｎＰ層、 ８°°°０型Ｇａ０．４７ （１−Ｂ ） ０．５
３＋ ０．４７β’ ｎ ８１−β１β層゛ ０．４７ ０．５３Ａ５層・ ９−−− ｎ生型Ｇａ Ｉｎ １０・・・エミッタ電極、１１・・・ベース電極、１２
・・・コレクタ電極、１３・・・素子分離用絶縁層、１
４・・・電極間分離用絶縁層、 １５・・・酸化シリコン層。
スタを示す断面図、第２図は従来のへテロ接合バイポー
ラトランジスタを示す断面図、第３図はへテロ接合バイ
ポーラトランジスタの膜厚方向のＰの組成比βを示す図
、第４図はへテロ接合バイポーラトランジスタのバンド
構造のＰの組成比β依存性を模式的に示す図、第５図は
へテロ接合バイポーラトランジスタのエミッタ充電時間
とベース走行時間のベース・エミッタ接合におけるＰの
組成比β依存性を示す図、第６図は本発明の実施例にヘ
テロ接合バイポーラトランジスタの電流−電圧特性を示
す図、第７図は本発明の実施例のへテロ接合バイポーラ
トランジスタのカットオフ周波数−電流密度特性を示す
図である。 １・・・半絶縁性１ｎＰ基板、２・・・ｎ十型１ｎＰ層
、３・・・ｎ−型１ｎＰ層、 Ｉｎ ４°゛°０−型ＧａＯ，４７（１−８） ０．５３
０．４’ｌ／３Ａ Ｓ １−β２β層゛ ５°°ｐ＋型ＧａＯ，４７（１−１３） ０．５３
＋ Ｌ、４７βｎ ＡＳｌ−βＰβ層為 ６−−− ｎ型Ｇ” ０．４７ （１−β） ０．
５３＋ ０．４７β３ｎ °１−β１β層・ ７・・・ｎ型１ｎＰ層、 ８°°°０型Ｇａ０．４７ （１−Ｂ ） ０．５
３＋ ０．４７β’ ｎ ８１−β１β層゛ ０．４７ ０．５３Ａ５層・ ９−−− ｎ生型Ｇａ Ｉｎ １０・・・エミッタ電極、１１・・・ベース電極、１２
・・・コレクタ電極、１３・・・素子分離用絶縁層、１
４・・・電極間分離用絶縁層、 １５・・・酸化シリコン層。
Claims (1)
- 【特許請求の範囲】 エミッタ層がベース層よりバンド・ギャップの広い材料
によって構成され、エミッタ層内からベース層内にわた
り、ベース・コレクタ接合方向に向かってバンド・ギャ
ップが徐々に小さくなるよう組成変化を施した領域を有
するヘテロ接合バイポーラトランジスタにおいて、 エミッタ層をＩｎＰで構成すると共に、 エミッタ層の一部およびベース層が、ＩｎＰに格子整合
するような組成のＧａＩｎＡｓＰであってベース・エミ
ッタ接合におけるＡｓに対するＰの組成比βが、０．３
≦β≦０．７ なる不等式を満足するように構成されていることを特徴
とするヘテロ接合バイポーラトランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1177630A JP2804095B2 (ja) | 1989-07-10 | 1989-07-10 | ヘテロ接合バイボーラトランジスタ |
| US07/549,928 US5041882A (en) | 1989-07-10 | 1990-07-09 | Heterojunction bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1177630A JP2804095B2 (ja) | 1989-07-10 | 1989-07-10 | ヘテロ接合バイボーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0342841A true JPH0342841A (ja) | 1991-02-25 |
| JP2804095B2 JP2804095B2 (ja) | 1998-09-24 |
Family
ID=16034364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1177630A Expired - Fee Related JP2804095B2 (ja) | 1989-07-10 | 1989-07-10 | ヘテロ接合バイボーラトランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5041882A (ja) |
| JP (1) | JP2804095B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436475A (en) * | 1990-09-20 | 1995-07-25 | Siemens Aktiengesellschaft | Bipolar transistor for high power in the microwave range |
| US6462362B1 (en) * | 1999-11-15 | 2002-10-08 | Nec Corporation | Heterojunction bipolar transistor having prevention layer between base and emitter |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4000599A1 (de) * | 1990-01-11 | 1991-07-18 | Standard Elektrik Lorenz Ag | Heterobipolar-transistor mit reduzierter basis-kollektor-kapazitaet |
| EP0501279A1 (en) * | 1991-02-28 | 1992-09-02 | Texas Instruments Incorporated | Microwave heterojunction bipolar transistors suitable for low-power, low-noise and high-power applications and method for fabricating same |
| US5446294A (en) * | 1991-07-31 | 1995-08-29 | Texas Instruments Incorporated | Microwave heterojunction bipolar transistors suitable for low-power, low-noise and high-power applications and method for fabricating same |
| US5352912A (en) * | 1991-11-13 | 1994-10-04 | International Business Machines Corporation | Graded bandgap single-crystal emitter heterojunction bipolar transistor |
| JPH0645633A (ja) * | 1992-07-22 | 1994-02-18 | Nec Corp | 半導体光スイッチとその駆動方法 |
| US5455440A (en) * | 1992-12-09 | 1995-10-03 | Texas Instruments Incorporated | Method to reduce emitter-base leakage current in bipolar transistors |
| US5610086A (en) * | 1995-06-06 | 1997-03-11 | Hughes Aircraft Company | Method of making an AlPSb/InP single heterojunction bipolar transistor on InP substrate for high-speed, high-power applications |
| FR2736468B1 (fr) * | 1995-07-07 | 1997-08-14 | Thomson Csf | Transistor bipolaire a structure optimisee |
| FR2780203B1 (fr) * | 1998-06-23 | 2003-07-04 | Thomson Csf | Detecteur a puits quantique avec couche de stockage des electrons photoexcites |
| US6528829B1 (en) * | 1999-03-25 | 2003-03-04 | Trw Inc. | Integrated circuit structure having a charge injection barrier |
| US6376867B1 (en) * | 2000-08-03 | 2002-04-23 | Trw Inc. | Heterojunction bipolar transistor with reduced thermal resistance |
| US6917061B2 (en) * | 2001-07-20 | 2005-07-12 | Microlink Devices, Inc. | AlGaAs or InGaP low turn-on voltage GaAs-based heterojunction bipolar transistor |
| DE10214076A1 (de) * | 2002-01-25 | 2003-07-31 | Mergeoptics Gmbh | Hetero-Bipolar-Transistor |
| US6797995B2 (en) * | 2002-02-14 | 2004-09-28 | Rockwell Scientific Licensing, Llc | Heterojunction bipolar transistor with InGaAs contact and etch stop layer for InP sub-collector |
| US7548302B2 (en) * | 2005-03-29 | 2009-06-16 | Asml Netherlands B.V. | Lithographic apparatus and device manufacturing method |
| US7317506B2 (en) * | 2005-03-29 | 2008-01-08 | Asml Netherlands B.V. | Variable illumination source |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61198776A (ja) * | 1985-02-28 | 1986-09-03 | Fujitsu Ltd | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
| JP2542676B2 (ja) * | 1987-07-02 | 1996-10-09 | 株式会社東芝 | ヘテロ接合バイポ―ラトランジスタ |
| US4958208A (en) * | 1987-08-12 | 1990-09-18 | Nec Corporation | Bipolar transistor with abrupt potential discontinuity in collector region |
-
1989
- 1989-07-10 JP JP1177630A patent/JP2804095B2/ja not_active Expired - Fee Related
-
1990
- 1990-07-09 US US07/549,928 patent/US5041882A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436475A (en) * | 1990-09-20 | 1995-07-25 | Siemens Aktiengesellschaft | Bipolar transistor for high power in the microwave range |
| US6462362B1 (en) * | 1999-11-15 | 2002-10-08 | Nec Corporation | Heterojunction bipolar transistor having prevention layer between base and emitter |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2804095B2 (ja) | 1998-09-24 |
| US5041882A (en) | 1991-08-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5177583A (en) | Heterojunction bipolar transistor | |
| EP0541971B1 (en) | A graded bandgap single-crystal emitter heterojunction bipolar transistor | |
| JP2801624B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
| JPH0342841A (ja) | ヘテロ接合バイボーラトランジスタ | |
| JPH02504205A (ja) | ヘテロ接合バイポーラｎｐｎトランジスタ | |
| US4821082A (en) | Heterojunction bipolar transistor with substantially aligned energy levels | |
| JPH06333937A (ja) | バイポーラトランジスタ | |
| US5571732A (en) | Method for fabricating a bipolar transistor | |
| JP2002270615A (ja) | 改良型エミッタ−ベース接合を持つヘテロ接合バイポーラトランジスタ及びその製造方法 | |
| JP3515944B2 (ja) | ヘテロバイポーラトランジスタ | |
| JP4799938B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
| KR102074320B1 (ko) | 헤테로 접합 바이폴라 트랜지스터 | |
| JP3282115B2 (ja) | ヘテロ接合トランジスタ | |
| JP6538608B2 (ja) | ヘテロ接合バイポーラトランジスタの製造方法 | |
| JPH09106992A (ja) | 高速度、電力用のＩｎＰ基板上のＡｌＳｂ／ＩｎＰ単一ヘテロ接合トランジスタ | |
| JP4158683B2 (ja) | ヘテロ接合バイポーラトランジスタ用エピタキシャルウェハ | |
| JP2003309128A (ja) | ダブルヘテロ接合バイポーラ・トランジスタ | |
| JP3183882B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
| JP2002076012A (ja) | ヘテロ接合バイポーラトランジスタ | |
| JP3990989B2 (ja) | ヘテロバイポーラトランジスタ | |
| JP2557613B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
| JP6240061B2 (ja) | ヘテロ接合バイポーラトランジスタおよびその製造方法 | |
| Kumar et al. | An Adaptable In (Ga) P/Ga (Sb) As/Ga (In) As HBT Technology on 300 mm Si for RF Applications | |
| JPH0571172B2 (ja) | ||
| JP2979629B2 (ja) | ホットエレクトロントランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |