JPH0738392B2 - 半導体装置 - Google Patents
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- JPH0738392B2 JPH0738392B2 JP16412685A JP16412685A JPH0738392B2 JP H0738392 B2 JPH0738392 B2 JP H0738392B2 JP 16412685 A JP16412685 A JP 16412685A JP 16412685 A JP16412685 A JP 16412685A JP H0738392 B2 JPH0738392 B2 JP H0738392B2
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ヘテロ接合ベーストランジスタに係り、特
に、高速，高電流増幅率を実現するのに好適な、トラン
ジスタ構造に関する。
に、高速，高電流増幅率を実現するのに好適な、トラン
ジスタ構造に関する。
ヘテロ接合バイポーラ・トランジスタ（HBTと略す。）
は、エミツタにベースよりもバンドギヤツプの広い半導
体を用いて、ベース・エミツタ接合を形成することによ
り、ベースからエミツタへの少数キヤリアの注入を減ら
したことを特徴とするトランジスタである。これによ
り、エミツタからベースへの多数キヤリアの注入効率を
高められるとともに、ベース濃度を高くでき、高電流増
幅率、低ベース抵抗のトランジスタが可能となる。Ga
x-1AlxAs-GaAsのヘテロ接合を用いたHBTは例えば次の文
献にみられる。プロスイーデイングス・オブ・ザ・トウ
エルブス・コンフアレンス・オン・ソリツト・ステート
・デバイセズ〔Proceedings of the 12th Conf on Soli
d State Devices〕,1980′p.1）。
は、エミツタにベースよりもバンドギヤツプの広い半導
体を用いて、ベース・エミツタ接合を形成することによ
り、ベースからエミツタへの少数キヤリアの注入を減ら
したことを特徴とするトランジスタである。これによ
り、エミツタからベースへの多数キヤリアの注入効率を
高められるとともに、ベース濃度を高くでき、高電流増
幅率、低ベース抵抗のトランジスタが可能となる。Ga
x-1AlxAs-GaAsのヘテロ接合を用いたHBTは例えば次の文
献にみられる。プロスイーデイングス・オブ・ザ・トウ
エルブス・コンフアレンス・オン・ソリツト・ステート
・デバイセズ〔Proceedings of the 12th Conf on Soli
d State Devices〕,1980′p.1）。
第１図（ａ）および（ｂ）に各々npn型HBTの動作領域の
断面構造とバンド構造を示す。このトランジスタはｎ型
Ga0.7Al0.3Asから成るエミツタ１、ｐ型GaAs層から成る
ベース２、ｎ型GaAs層３及びn+型GaAs層４から成るコレ
クタとから構成される。Ga0.7Al0.3Asのバンドギヤツプ
５は1.79eVとGaAsのバンドギヤツプ６に比べて約0.37eV
広い。このうち価電子帯には約0.05eV振分けられこの分
（ΔEvと示す。）７だけエミツタのエネルギーレベルが
低くなりホールのベース電流IB８を押える。
断面構造とバンド構造を示す。このトランジスタはｎ型
Ga0.7Al0.3Asから成るエミツタ１、ｐ型GaAs層から成る
ベース２、ｎ型GaAs層３及びn+型GaAs層４から成るコレ
クタとから構成される。Ga0.7Al0.3Asのバンドギヤツプ
５は1.79eVとGaAsのバンドギヤツプ６に比べて約0.37eV
広い。このうち価電子帯には約0.05eV振分けられこの分
（ΔEvと示す。）７だけエミツタのエネルギーレベルが
低くなりホールのベース電流IB８を押える。
また、伝導帯側のヘテロ界面において、バンドギヤツプ
に0.32eVのノツチ（ΔEcと示す。）９が生じる。
に0.32eVのノツチ（ΔEcと示す。）９が生じる。
エミツタ電流10をIEとすると、電流増幅率hFEは次のよ
うに表わすことができる。
うに表わすことができる。
ただし、NDはエミツタのキヤリア密度、NAはベースのキ
ヤリア密度、Veは電子の走行ドリフト速度、Vhはホール
の走行ドリフト速度、LEはエミツタ中におけるホールの
拡散距離、WBはベース幅、ｋはボルツマン定数、Ｔは温
度である。
ヤリア密度、Veは電子の走行ドリフト速度、Vhはホール
の走行ドリフト速度、LEはエミツタ中におけるホールの
拡散距離、WBはベース幅、ｋはボルツマン定数、Ｔは温
度である。
通常、従来装置では、NDは７×1017cm-3程度、NAはベー
ス抵抗を小さくするために１×1019cm-3程度、そしてWB
はベースとエミツタ界面、及びベースとコレクタ界面で
の空乏層のため、1000Å程度である。そのために、電流
増幅率は100程度に制限されていたのである。
ス抵抗を小さくするために１×1019cm-3程度、そしてWB
はベースとエミツタ界面、及びベースとコレクタ界面で
の空乏層のため、1000Å程度である。そのために、電流
増幅率は100程度に制限されていたのである。
pnp型ヘテロ接合バイポーラトランジスタはnpn型のそれ
とバンド構造が異なるが、第２図（ａ）および（ｂ）に
各々その動作領域の断面構造とバンド構造を示す。この
トランジスタはｐ型Ga0.7Al0.3Asから成るエミツタ11、
ｎ型GaAs層から成るベース12、ｐ型GaAs層13及びp++型G
aAs層14から成るコレクタとから構成される。pnp型ヘテ
ロバイポーラトランジスタがnpn型と異なるのは、バン
ドギヤツプにおけるノツチΔEv15が価電子帯の方にでき
るという点である。また、伝導帯ではΔEv16だけベース
のエネルギーレベルが低くなり、電子のベース電流IB18
を押える。エミツタ電流17をIEとすると、pnp型の場合
の電流増幅率hFEは次のように表わすことができる。
とバンド構造が異なるが、第２図（ａ）および（ｂ）に
各々その動作領域の断面構造とバンド構造を示す。この
トランジスタはｐ型Ga0.7Al0.3Asから成るエミツタ11、
ｎ型GaAs層から成るベース12、ｐ型GaAs層13及びp++型G
aAs層14から成るコレクタとから構成される。pnp型ヘテ
ロバイポーラトランジスタがnpn型と異なるのは、バン
ドギヤツプにおけるノツチΔEv15が価電子帯の方にでき
るという点である。また、伝導帯ではΔEv16だけベース
のエネルギーレベルが低くなり、電子のベース電流IB18
を押える。エミツタ電流17をIEとすると、pnp型の場合
の電流増幅率hFEは次のように表わすことができる。
ただし、Dはベースのキヤリア密度、NAはエミツタの
キヤリア密度である。
キヤリア密度である。
npn型のhFEとの大きな違いは、指数関数因子がΔEvから
ΔEcに置き換わることである。
ΔEcに置き換わることである。
ΔEvは0.05eVであるがΔEcは0.32eVと約６倍大きく、常
温で少なくとも10000倍程度hFEを大きくすることが可能
である。しかしながら、この構造では、ベース幅の最小
値は500Å程度に制限されたままである。それ故に、ホ
ールの拡散係数が電子のそれに比べて小さいために、ベ
ース領域での走行時間が長くなり、そのため遮断周波数
Tを高くすることができなかつた。これがpnp型ヘテロ
接合バイポーラトランジスタが実用されていない理由で
ある。
温で少なくとも10000倍程度hFEを大きくすることが可能
である。しかしながら、この構造では、ベース幅の最小
値は500Å程度に制限されたままである。それ故に、ホ
ールの拡散係数が電子のそれに比べて小さいために、ベ
ース領域での走行時間が長くなり、そのため遮断周波数
Tを高くすることができなかつた。これがpnp型ヘテロ
接合バイポーラトランジスタが実用されていない理由で
ある。
上記のnpn型及びpnp型構造のヘテロ接合バイポーラ・ト
ランジスタでは、ベース幅の縮小化とベース領域の低抵
抗化という二つの問題を同時に解決することは、ベース
幅とベース領域の抵抗が、ほぼ反比例の関係にあるた
め、原理的に可能である。
ランジスタでは、ベース幅の縮小化とベース領域の低抵
抗化という二つの問題を同時に解決することは、ベース
幅とベース領域の抵抗が、ほぼ反比例の関係にあるた
め、原理的に可能である。
本発明の目的は、上記した従来のヘテロ接合バイポーラ
トランジスタの欠点を解決し、電流増幅率hFEと遮断周
波数Tが高く、ベースの低抵抗化が可能なヘテロ接合
バイポーラトランジスタの構造を提供することにある。
トランジスタの欠点を解決し、電流増幅率hFEと遮断周
波数Tが高く、ベースの低抵抗化が可能なヘテロ接合
バイポーラトランジスタの構造を提供することにある。
本発明の基本的な原理をAlxGa1-xAs/GaAsヘテロ接合を
用いた場合を例にして説明する。
用いた場合を例にして説明する。
従来のnpn変HBTについては、ベース層中に形成されたコ
レクタ側からの空乏層とエミツタ側の空乏層が接触しな
い様に設計され、充分なコレクタ耐圧をとれるようにさ
れているため、ベース抵抗の低下を図るためにベース層
幅は500Å程度以下にできなかつた。一方pnp型HBTで
は、ΔEcが0.32Vと空温に比べて大きいため、（２）式
に示す様にhFEを大きくすることは可能であるが、ホー
ルのベース領域での拡散速度が遅いため、ベース走行時
間が長くなりすぎて高速にすることが不可能であつた。
レクタ側からの空乏層とエミツタ側の空乏層が接触しな
い様に設計され、充分なコレクタ耐圧をとれるようにさ
れているため、ベース抵抗の低下を図るためにベース層
幅は500Å程度以下にできなかつた。一方pnp型HBTで
は、ΔEcが0.32Vと空温に比べて大きいため、（２）式
に示す様にhFEを大きくすることは可能であるが、ホー
ルのベース領域での拡散速度が遅いため、ベース走行時
間が長くなりすぎて高速にすることが不可能であつた。
本発明は、pnp型HBTにおいて、hFEを高く（例えば1000
0）したままで、ベース領域をAlxGa1-xAs/GaAsヘテロ接
合を用いた２次元電子ガス層をおきかえることにより、
ベース層を２次元ガス層膜厚（〜100Å）にまで短くす
ることができ、ホールのベース領域での走行時間を事実
上無視できることを可能にし、また、移動度の高い２次
元状電子ガスを用いることでベース抵抗を下げることを
可能にし、高速動作を可能にする新構造HBT（ヘテロ接
合ベースHBT）を提供するものである。
0）したままで、ベース領域をAlxGa1-xAs/GaAsヘテロ接
合を用いた２次元電子ガス層をおきかえることにより、
ベース層を２次元ガス層膜厚（〜100Å）にまで短くす
ることができ、ホールのベース領域での走行時間を事実
上無視できることを可能にし、また、移動度の高い２次
元状電子ガスを用いることでベース抵抗を下げることを
可能にし、高速動作を可能にする新構造HBT（ヘテロ接
合ベースHBT）を提供するものである。
次に本発明のヘテロ接合ベースHBT（p-AlxGa1-xAs/n-Al
xGa1-xAs/p-GaAsHBT）の構造断面図とバンド構造図（第
３図（ａ），（ｂ））を用いて、本発明の動作原理と長
所を説明する。
xGa1-xAs/p-GaAsHBT）の構造断面図とバンド構造図（第
３図（ａ），（ｂ））を用いて、本発明の動作原理と長
所を説明する。
コレクタ領域23は、p+−GaAs層31とアンドープ（実質的
にはp-）GaAs層32の２層から成つている。ベース領域
は、アンドープ（p-）GaAs層32とn-AlxGa1-xAs層（ｘ〜
0.3程度）33、n+-AlxGa1xAs層34のヘテロ接合界面に形
成される２次元電子ガスである。エミツタ層はp+-AlxGa
1-xAs35である。ホールのベース領域の走行時間τは τ＝WB 2/DB の関係がある。ここでWBはベース幅であり、DBは、少数
キヤリアがあるホールの拡散係数である。
にはp-）GaAs層32の２層から成つている。ベース領域
は、アンドープ（p-）GaAs層32とn-AlxGa1-xAs層（ｘ〜
0.3程度）33、n+-AlxGa1xAs層34のヘテロ接合界面に形
成される２次元電子ガスである。エミツタ層はp+-AlxGa
1-xAs35である。ホールのベース領域の走行時間τは τ＝WB 2/DB の関係がある。ここでWBはベース幅であり、DBは、少数
キヤリアがあるホールの拡散係数である。
pnp型HBTでは拡散係数DBは、アインシユタインの関係に
よりホール易動度μhに比例している。（DB∝μh）ので
電子拡散係数にくらべる約２桁小さく、結果としてτを
小さくできなかつた。
よりホール易動度μhに比例している。（DB∝μh）ので
電子拡散係数にくらべる約２桁小さく、結果としてτを
小さくできなかつた。
しかし、WBについては２乗でτにきいてくるので、WBを
きわめめて小さくすれば、高速化に対する制限因子とな
つているベース走行時間τを他の因子と同等以下にする
ことが可能となる。
きわめめて小さくすれば、高速化に対する制限因子とな
つているベース走行時間τを他の因子と同等以下にする
ことが可能となる。
本発明の様してベースとして２次元電子ガス層を用いれ
ば２次元電子ガス層の膜厚がベース幅となり、従来型の
５倍程度以上小さいベース幅WB24（100〜150Å）を実現
できる。
ば２次元電子ガス層の膜厚がベース幅となり、従来型の
５倍程度以上小さいベース幅WB24（100〜150Å）を実現
できる。
一方、ベース領域の抵抗は通常のHBTではベース幅WBを
小さくすることにより、逆に大きくなるが、これを小さ
いままにおさえるために、コレクタ領域とベース領域の
界面（ヘテロ接合面）に２次元電子ガス26を形成させ
る。この２次元電子ガス26は、フエルミレベル25下のコ
レクタ側の移動度の大きいアンドープGaAs層に高密度
（〜１×1012cm-2）に蓄積されているために、ベースの
低抵抗化が可能となる。
小さくすることにより、逆に大きくなるが、これを小さ
いままにおさえるために、コレクタ領域とベース領域の
界面（ヘテロ接合面）に２次元電子ガス26を形成させ
る。この２次元電子ガス26は、フエルミレベル25下のコ
レクタ側の移動度の大きいアンドープGaAs層に高密度
（〜１×1012cm-2）に蓄積されているために、ベースの
低抵抗化が可能となる。
また、電流増幅率hFEは本発明の場合も、従来型のHBTと
同様に、 という関係が、成り立つため高いhFEでかつ、高いT、
低いベース抵抗が実現できる。
同様に、 という関係が、成り立つため高いhFEでかつ、高いT、
低いベース抵抗が実現できる。
以上、npn型ヘテロ接合ベースHBTを例にとり、HBTの高
速化について、本発明を説明したが、材料としてAlxGa
1-xAs/GaAs系に限る必要はないし、またnpn型の場合に
も適用することも可能である。たとえば、npn型HBTの高
速化を図るために、AlxGa1-xAs（０≦ｘ≦１）/Ge系を
用いて説明する。
速化について、本発明を説明したが、材料としてAlxGa
1-xAs/GaAs系に限る必要はないし、またnpn型の場合に
も適用することも可能である。たとえば、npn型HBTの高
速化を図るために、AlxGa1-xAs（０≦ｘ≦１）/Ge系を
用いて説明する。
第４図（ａ），（ｂ）にnpn型ヘテロ接合ベースHBTの構
造断面図とバンド構造図を示す。コレクタ領域は、n+−
Ge層36とアンドープ−Ge層37、ベース領域は、p--AlxGa
1-xAs（０≦ｘ≦１）層38とp+-AlxGa1-xAs（０≦ｘ≦
１）層39のヘテロ接合界面に形成される２次元正孔ガス
である。エミツタ層はn+-AlxGa1-xAs（０≦ｘ≦１）層4
0から成つている。原理的には前記したpnp型と同様に考
えられる。ただし、２次元電子ガス26のかわりに、今の
場合には２次元ホールガス27が形成される。
造断面図とバンド構造図を示す。コレクタ領域は、n+−
Ge層36とアンドープ−Ge層37、ベース領域は、p--AlxGa
1-xAs（０≦ｘ≦１）層38とp+-AlxGa1-xAs（０≦ｘ≦
１）層39のヘテロ接合界面に形成される２次元正孔ガス
である。エミツタ層はn+-AlxGa1-xAs（０≦ｘ≦１）層4
0から成つている。原理的には前記したpnp型と同様に考
えられる。ただし、２次元電子ガス26のかわりに、今の
場合には２次元ホールガス27が形成される。
電子のベース領域での走行時間は、pnp型と同様に τ∝WB 2/DB の関係があるが、npn型の場合、少数キヤリアは電子で
あるから、拡散係数DBは電子の易動度に比例する。今回
にように、ベースにGeを用いるとDBが大きくベース幅を
小さくすることにより、このベース領域走行時間も高速
化に対する効果は全く無視することが可能となる。また
ベース抵抗もpnp型と同様に２次元高密度３×102cm-2程
度のシート濃度ホールガスにより、低く押さえることが
可能である。また、電流増幅率hFEは、従来型と同様
に、ΔEv15について、 という関係をもち、AlxGa1-xAs/Geの系のようにΔE
v（0.7）が大きな場合、電流増幅率の増大化も図れる。
あるから、拡散係数DBは電子の易動度に比例する。今回
にように、ベースにGeを用いるとDBが大きくベース幅を
小さくすることにより、このベース領域走行時間も高速
化に対する効果は全く無視することが可能となる。また
ベース抵抗もpnp型と同様に２次元高密度３×102cm-2程
度のシート濃度ホールガスにより、低く押さえることが
可能である。また、電流増幅率hFEは、従来型と同様
に、ΔEv15について、 という関係をもち、AlxGa1-xAs/Geの系のようにΔE
v（0.7）が大きな場合、電流増幅率の増大化も図れる。
以上ベースとして単一ヘテロ接合を用い、単一の２次元
状担体をベースとして用いる場合について説明してきた
が、必ずしもヘテロ接合は１個である必要はなく、２個
もしくは多重のヘテロ構造をもつ系にも同様なことが言
える。
状担体をベースとして用いる場合について説明してきた
が、必ずしもヘテロ接合は１個である必要はなく、２個
もしくは多重のヘテロ構造をもつ系にも同様なことが言
える。
又、電流増幅率hFEを更に大きくする構造として、第３
図中、35に示すエミツタ層において、エミツタ電極側の
バンドギヤツプを大きくして、即ち、伝導帯のエネルギ
ーギヤツプΔEcをエミツタ電極側で大きくすることでh
FEを更に大きくすることができる。
図中、35に示すエミツタ層において、エミツタ電極側の
バンドギヤツプを大きくして、即ち、伝導帯のエネルギ
ーギヤツプΔEcをエミツタ電極側で大きくすることでh
FEを更に大きくすることができる。
以上、本発明の要旨をまとめると以下の様に言うことが
できる。
できる。
ベース領域の縮小化が可能であり、ベース領域での
少数キヤリアの走行時間を小さくなり、高速化が図れ
る。
少数キヤリアの走行時間を小さくなり、高速化が図れ
る。
本来のベース領域をコレクタ側の界面に高密度２次
元状担体を形成することにより、ベース領域が低抵抗化
となり、高速化が図れる。
元状担体を形成することにより、ベース領域が低抵抗化
となり、高速化が図れる。
以下、本発明を、実施例を通して更に詳しく、説明す
る。
る。
実施例１ AlxGa1-xAsとGaAsのヘテロ接合を用いたpnp型HBTについ
てまず説明する。
てまず説明する。
裏面にコレクタを設けた場合の実施例の主要工程を第５
図（ａ）〜（ｂ）に示す。
図（ａ）〜（ｂ）に示す。
GeをＰ型ドーパントとしたp+−GaAs基板（濃度:2×1019
cm-3）51上に、MBE（分子線エピタキシー）装置によ
り、基板温度650℃の条件のもとで、Beをｐ型ドーパン
トとしたp+−GaAs層（濃度:1×1019cm-3厚さ5000Å）5
2、p-−GaAs層（濃度：）1015cm-3、厚さ:3000Å）53、
アンドープAlGa1-xAs層（ｘ＝0.35又，通常ｘは0.1より
0.45程度ものが用いられる、厚さ50Å）54、Siをｎ型ド
ーパントとしたn+-AlGa1-xAs層（ｘ＝0.3、濃度５×10
18cm-3、厚さ150Å）55、Beをｐ型ドーパントとしたp+-
AlxGa1-xAs層（濃度:2×1019cm-3、厚さ:3000Å）56、B
eをｐ型ドーパントとしたp+−GaAs層（濃度:2×1019cm
-3、厚さ:2000Å）57を順次エピタキシヤル成長した
〔第５図（ａ）〕。p+−GaAs層57は引き出し金属とのオ
ーミツク接触をとりやすくするために設けたもので、ト
ランジスタ動作に本質的なものではない。
cm-3）51上に、MBE（分子線エピタキシー）装置によ
り、基板温度650℃の条件のもとで、Beをｐ型ドーパン
トとしたp+−GaAs層（濃度:1×1019cm-3厚さ5000Å）5
2、p-−GaAs層（濃度：）1015cm-3、厚さ:3000Å）53、
アンドープAlGa1-xAs層（ｘ＝0.35又，通常ｘは0.1より
0.45程度ものが用いられる、厚さ50Å）54、Siをｎ型ド
ーパントとしたn+-AlGa1-xAs層（ｘ＝0.3、濃度５×10
18cm-3、厚さ150Å）55、Beをｐ型ドーパントとしたp+-
AlxGa1-xAs層（濃度:2×1019cm-3、厚さ:3000Å）56、B
eをｐ型ドーパントとしたp+−GaAs層（濃度:2×1019cm
-3、厚さ:2000Å）57を順次エピタキシヤル成長した
〔第５図（ａ）〕。p+−GaAs層57は引き出し金属とのオ
ーミツク接触をとりやすくするために設けたもので、ト
ランジスタ動作に本質的なものではない。
アンドープAlGaAs層54はヘテロ界面での２次元電子ガス
の移動度の劣化を防ぐ目的で挿入されているものであ
る。
の移動度の劣化を防ぐ目的で挿入されているものであ
る。
次に、ベース引き出し部59取り付けのために、通常のホ
トリソグラフイ・プロセスを用いてパターン形成を行
い、化学エツチングにより穴あけ加工をp+GaAs層57及び
p+-AlxGa1-xAs層56の２層のみを行う。層間分離のた
め、CVD法によるSiO2膜58（3000Å）を形成したのちホ
トリソグラフイ・プロセスを用いて、ベース引き出し部
にAu/Ni/AuGe59を蒸着し、450℃５分の熱処理によりオ
ーミツク接触を形成する。さらに、同様の方法でエミツ
タ引き出し部にAu/Crを蒸着する。またコレクタ引き出
し部として、裏面にAu/Crを蒸着する。300℃10分の熱処
理によりオーミツク接触を形成する。〔第５図
（ｂ）〕。素子間分離はメサエツチにより最後の工程で
行つた。
トリソグラフイ・プロセスを用いてパターン形成を行
い、化学エツチングにより穴あけ加工をp+GaAs層57及び
p+-AlxGa1-xAs層56の２層のみを行う。層間分離のた
め、CVD法によるSiO2膜58（3000Å）を形成したのちホ
トリソグラフイ・プロセスを用いて、ベース引き出し部
にAu/Ni/AuGe59を蒸着し、450℃５分の熱処理によりオ
ーミツク接触を形成する。さらに、同様の方法でエミツ
タ引き出し部にAu/Crを蒸着する。またコレクタ引き出
し部として、裏面にAu/Crを蒸着する。300℃10分の熱処
理によりオーミツク接触を形成する。〔第５図
（ｂ）〕。素子間分離はメサエツチにより最後の工程で
行つた。
ｐ型ドーパントとして、Beを用いて結晶成長を行つた
が、勿論、Mg、Geも適用可能である。
が、勿論、Mg、Geも適用可能である。
本工程によりエミツタサイズ、1.6×５μm2のデバイス
で、hFEとして1000、カツトオフ周波数Tとして300GHz
の高性能を得た。
で、hFEとして1000、カツトオフ周波数Tとして300GHz
の高性能を得た。
本実施例では、p+-AlGa1-xAs層56を用いた場合を示した
が、これは、バイポーラトランジスタ動作に不可欠のも
のではなく、p+GaAs層でおきかえてもよい。その場合に
は、ベース形成時に、CCl2F2/Heのガスを用いて、選択
的にGaAs層をエツチング除去し、n+−AlGaAs層55を露出
させ、ベース電極金属を蒸着、リフトオフすることでベ
ース領域を形成することも可能である。
が、これは、バイポーラトランジスタ動作に不可欠のも
のではなく、p+GaAs層でおきかえてもよい。その場合に
は、ベース形成時に、CCl2F2/Heのガスを用いて、選択
的にGaAs層をエツチング除去し、n+−AlGaAs層55を露出
させ、ベース電極金属を蒸着、リフトオフすることでベ
ース領域を形成することも可能である。
実施例２ 表面にコレクタ引き出し部を設けたプレーナ型の場合の
実施例の主要工程を第６図（ａ），（ｂ）に示す。本実
施例は、基板エミツタ層の結晶仕様、コレクタ引き出し
部形成、及びベース引き出し部形成以外は全く実施例１
と同じであるので、この異なる部分についてのみ記述す
る。
実施例の主要工程を第６図（ａ），（ｂ）に示す。本実
施例は、基板エミツタ層の結晶仕様、コレクタ引き出し
部形成、及びベース引き出し部形成以外は全く実施例１
と同じであるので、この異なる部分についてのみ記述す
る。
基板は半絶縁性GaAs基板62を用い、ベース層55までの結
晶成長仕様は同じである。
晶成長仕様は同じである。
エミツタ層はベース層55に引き続きMBEにより連続成長
させるのが、p+ -AlxGa1-xAs層（５×1018、1000Å）6
3、p+ -GaAs層（５×1016、4000Å）64は各層の厚みとド
ーピングレベルのみ実施例１と異なる。
させるのが、p+ -AlxGa1-xAs層（５×1018、1000Å）6
3、p+ -GaAs層（５×1016、4000Å）64は各層の厚みとド
ーピングレベルのみ実施例１と異なる。
次に通常のホトリソグラフイ・プロセスを用いて、コレ
クタ引き出し部65のパターン形成を行う。ここで、ドラ
イプロセスのGaAs選択エツチを用いて、p+−GaAs層を取
り除く。イオン注入とアニールによりp+型のコレクタ引
き出し部を形成する。このイオン注入は、注入イオンの
ピークの深さがコレクタ層52の深さ（〜4000Å）にほぼ
一致するように行い、ベース層55をｐ型に反転させるこ
とが重要である。ｐ型不純物としてMg+を使用した場
合、注入エネルギーは約300KeV、ドーズ量は５×1013cm
-3cm-2とする。Mgの他にBeを使用してもよい。この場合
には、100KeV程度にする必要がある。この後、注入イオ
ン活性化用のアニールを行う。アニール条件は、800
℃、20分である。
クタ引き出し部65のパターン形成を行う。ここで、ドラ
イプロセスのGaAs選択エツチを用いて、p+−GaAs層を取
り除く。イオン注入とアニールによりp+型のコレクタ引
き出し部を形成する。このイオン注入は、注入イオンの
ピークの深さがコレクタ層52の深さ（〜4000Å）にほぼ
一致するように行い、ベース層55をｐ型に反転させるこ
とが重要である。ｐ型不純物としてMg+を使用した場
合、注入エネルギーは約300KeV、ドーズ量は５×1013cm
-3cm-2とする。Mgの他にBeを使用してもよい。この場合
には、100KeV程度にする必要がある。この後、注入イオ
ン活性化用のアニールを行う。アニール条件は、800
℃、20分である。
次に上記のコレクタ引出し部65の形成プロセスと同様に
して、ベース引き出し部66を形成するためにｎ型イオン
注入を行う。この場合、注入イオンのピークの深さが11
50Å程度になるように行う。ｎ型不純物としてSi+を使
用した場合は、注入エネルギーは約130KeVドーズ量は１
×1014cm-2とする。
して、ベース引き出し部66を形成するためにｎ型イオン
注入を行う。この場合、注入イオンのピークの深さが11
50Å程度になるように行う。ｎ型不純物としてSi+を使
用した場合は、注入エネルギーは約130KeVドーズ量は１
×1014cm-2とする。
次に、エミツタ71とベース引き出し部66の分離のための
注入67を行う。
注入67を行う。
このイオン注入の目的はダメージ層67を形成することに
よつて寄生容量を低減することである。
よつて寄生容量を低減することである。
従つて、注入深さとしてはダメージがエミツタ側の空乏
層に達するまでの深さでよい。この空乏層厚は、上記の
エミツタ濃度の場合数百Åであり、従つてダメージ層の
深さとしては、4000Å程度でよい。イオン種としては、
結晶内での拡散係数が小さいものであれば何でもよく、
C+,O+,Ar+，等通常よく使用するイオンでよい。このイ
オン注入は動作領域を囲むように行う。C+を用いた時の
ドーズ量と注入エネルギーは、それぞれ１×1013cm-212
00KeV程度が最適である。
層に達するまでの深さでよい。この空乏層厚は、上記の
エミツタ濃度の場合数百Åであり、従つてダメージ層の
深さとしては、4000Å程度でよい。イオン種としては、
結晶内での拡散係数が小さいものであれば何でもよく、
C+,O+,Ar+，等通常よく使用するイオンでよい。このイ
オン注入は動作領域を囲むように行う。C+を用いた時の
ドーズ量と注入エネルギーは、それぞれ１×1013cm-212
00KeV程度が最適である。
次に動作領域とコレクタ引き出し部65との分離のための
イオン注入を行う。このイオン注入68も上記のベース引
出し部66の分離の場合と同様であり、同種のイオンが使
用できる。深さとしては、ベース層55の下側に達する必
要があり、C+を用いた場合、300KeV、１×1013cm-2の条
件でイオン注入を行う。
イオン注入を行う。このイオン注入68も上記のベース引
出し部66の分離の場合と同様であり、同種のイオンが使
用できる。深さとしては、ベース層55の下側に達する必
要があり、C+を用いた場合、300KeV、１×1013cm-2の条
件でイオン注入を行う。
最後に素子表面に電極形成をリフトオフプロセスを用い
て行う。そのためにCVD法により素子表面にSiO2（3000
Å）を形成させる。まず、ベース引き出し部66のイオン
注入によりｎ型にしたGaAs層上にベース電極70を形成す
る。電極材料としてはAu/Ni/AuGeの多層金属を使用し、
リフトオフプロセスによつてパターン形成をした後450
℃、５分の熱処理によつてオーミツク接触を形成する。
て行う。そのためにCVD法により素子表面にSiO2（3000
Å）を形成させる。まず、ベース引き出し部66のイオン
注入によりｎ型にしたGaAs層上にベース電極70を形成す
る。電極材料としてはAu/Ni/AuGeの多層金属を使用し、
リフトオフプロセスによつてパターン形成をした後450
℃、５分の熱処理によつてオーミツク接触を形成する。
次にエミツタ部のｐ型GaAs層上及びコレクタ引き出し部
65のｐ型AlxGaAs層上にエミツタ電極71とコネクタ電極7
2を形成する。電極材料としてはAu/Crを使用する。オー
ミツク接触形成用の熱処理条件は、300℃、10分であ
る。
65のｐ型AlxGaAs層上にエミツタ電極71とコネクタ電極7
2を形成する。電極材料としてはAu/Crを使用する。オー
ミツク接触形成用の熱処理条件は、300℃、10分であ
る。
更に素子間分離のため、基板62にとどく様にイオン注入
65を行う。やはり、ベース引き出し部66の分離の場合と
同様であり、同種のイオンが使用可能である。C+を用い
た場合、350KeV、２×1013cm-2の条件でイオン注入を行
う。
65を行う。やはり、ベース引き出し部66の分離の場合と
同様であり、同種のイオンが使用可能である。C+を用い
た場合、350KeV、２×1013cm-2の条件でイオン注入を行
う。
以上説明した来たように、本実施例によれば、プレーナ
型のヘテロ接合のバイポーラ・トランジスタができ、高
集積化が可能となるとともに、動作領域とベース引き出
し部及びコレクタ引き出し部とが電気的に分離されてお
り、寄生容量が小さく高速動作可能な素子が形成でき
る。
型のヘテロ接合のバイポーラ・トランジスタができ、高
集積化が可能となるとともに、動作領域とベース引き出
し部及びコレクタ引き出し部とが電気的に分離されてお
り、寄生容量が小さく高速動作可能な素子が形成でき
る。
実施例３ 以下、本発明の第３実施例を第７図を（ａ），（ｂ）を
用いて説明する。本実施例は、第１実施例はpnp型のヘ
テロ接合バイポーラ・トランジスタの場合を示したのに
対して、npn型の場合について示したものである。
用いて説明する。本実施例は、第１実施例はpnp型のヘ
テロ接合バイポーラ・トランジスタの場合を示したのに
対して、npn型の場合について示したものである。
従つて、結晶仕様及びエミツタ、ベース、コレクタとの
オーミツク接触金属は異なるが、エミツタ、ベース、コ
レクタの引出し方法は同じであるので、以下異なる点に
ついてのみ記述する。
オーミツク接触金属は異なるが、エミツタ、ベース、コ
レクタの引出し方法は同じであるので、以下異なる点に
ついてのみ記述する。
Siをｎ型ドーパントとしたn+GaAs基板（濃度:2×1018cm
-3）73上に、MBE装置により、n+−GaAs層（Si濃度:2×1
018cm-3、厚さ:5000Å）74、n-−GaAs層（Si濃度:2×10
14cm-3、厚さ:3000Å）75、アンドープAlxGa1-xAs層
（厚さ:50Å）76、P+-AlxGa1-xAs層（Be濃度:1×1018cm
-3、厚さ:150Å）77、n+-AlxGa1-xAs層（Si濃度:1×10
18cm-3、厚さ:3000Å）78、n+−GaAs層（Si濃度:1×10
18cm-3、厚さ:2000Å）79,を順次エピタキシヤル成長さ
せる。
-3）73上に、MBE装置により、n+−GaAs層（Si濃度:2×1
018cm-3、厚さ:5000Å）74、n-−GaAs層（Si濃度:2×10
14cm-3、厚さ:3000Å）75、アンドープAlxGa1-xAs層
（厚さ:50Å）76、P+-AlxGa1-xAs層（Be濃度:1×1018cm
-3、厚さ:150Å）77、n+-AlxGa1-xAs層（Si濃度:1×10
18cm-3、厚さ:3000Å）78、n+−GaAs層（Si濃度:1×10
18cm-3、厚さ:2000Å）79,を順次エピタキシヤル成長さ
せる。
オーミツク接触は、まず、エミツタ引出し金属80とコレ
クタ引出し金属81について、Au/Ni/AuGeを用いて行う。
Au/Ni/AuGeの450℃５分の熱処理による合金化を行つた
後、ベース引出し金属82にAu/Crを用いて、蒸着、熱処
理を行い、オーミツク接触をとる。熱処理後の条件等
は、蒸着金属に応じて、実施例１と同様である。ただ、
用いる金属の耐熱性に留意し、エミツタ、ベース、コレ
クタの各オーミツク接触の工程の順序を決めることが必
要である。
クタ引出し金属81について、Au/Ni/AuGeを用いて行う。
Au/Ni/AuGeの450℃５分の熱処理による合金化を行つた
後、ベース引出し金属82にAu/Crを用いて、蒸着、熱処
理を行い、オーミツク接触をとる。熱処理後の条件等
は、蒸着金属に応じて、実施例１と同様である。ただ、
用いる金属の耐熱性に留意し、エミツタ、ベース、コレ
クタの各オーミツク接触の工程の順序を決めることが必
要である。
なお、本実施例のnpn型ヘテロ接合バイポーラトランジ
スタを第２図実施例の様なプレーナ型に作るのは、コレ
クタ及びベースの引き出し部に用いる打ち込みイオン、
及びそのエネルギー，ドーズ量を、ｐ型とｎ型が逆にな
つていることに留意し、適当なものに置き換えることに
より、可能である。
スタを第２図実施例の様なプレーナ型に作るのは、コレ
クタ及びベースの引き出し部に用いる打ち込みイオン、
及びそのエネルギー，ドーズ量を、ｐ型とｎ型が逆にな
つていることに留意し、適当なものに置き換えることに
より、可能である。
実施例４ 以下、本発明の第４実施例を第８図（ａ）〜（ｂ）を用
いて説明する。第１の実施例では、pnpヘテロ接合バイ
ポーラトランジスタのベース領域にヘテロ構造を１個持
つことを特徴としていたが、本実施例では、ベース領域
のさらに低抵抗化を図るために、ヘテロ構造を２個もつ
ことを特徴としている。第１の実施例との違いは、この
ベース領域のみであり、異なる点についてのみ説明す
る。
いて説明する。第１の実施例では、pnpヘテロ接合バイ
ポーラトランジスタのベース領域にヘテロ構造を１個持
つことを特徴としていたが、本実施例では、ベース領域
のさらに低抵抗化を図るために、ヘテロ構造を２個もつ
ことを特徴としている。第１の実施例との違いは、この
ベース領域のみであり、異なる点についてのみ説明す
る。
結晶成長の際、p-−GaAs層53に続いてn+-AlxGa1-xAs層
（Si濃度:2×1018cm-3、厚さ:150Å）83、アンドープAl
xGa1-xAs層（厚さ:50Å）84、アンドープGaAs層（厚さ:
200Å）85、さらに、アンドープAlxGa1-xAs層（厚さ:50
Å）54より上層の部分については、第１の実施例と同じ
である。〔第８図（ｃ）〕。第８図（ａ）および（ｂ）
に各々、本実施例のダブル・ヘテロ接合ベースバイポー
ラトランジスタの断面構造とバンド構造を示す。ベース
領域85からのベース引出しは、ホトリソグラフイ・プロ
セスを用いてパターン形成した後、穴あけ加工するのは
第１の実施例と同様である。ただ、ベース層引込み部は
イオン注入とアニールにより形成する〔第８図
（ｄ）〕。Siイオンの場合、注入エネルギーは約50Ke
V、ドース量は、１×1013cm-2程度である。アニール条
件はランプアニール法を用いて900℃、30秒である。こ
れは、ベースの２次元電子ガスの移動度の劣化を防ぐ効
果がある。
（Si濃度:2×1018cm-3、厚さ:150Å）83、アンドープAl
xGa1-xAs層（厚さ:50Å）84、アンドープGaAs層（厚さ:
200Å）85、さらに、アンドープAlxGa1-xAs層（厚さ:50
Å）54より上層の部分については、第１の実施例と同じ
である。〔第８図（ｃ）〕。第８図（ａ）および（ｂ）
に各々、本実施例のダブル・ヘテロ接合ベースバイポー
ラトランジスタの断面構造とバンド構造を示す。ベース
領域85からのベース引出しは、ホトリソグラフイ・プロ
セスを用いてパターン形成した後、穴あけ加工するのは
第１の実施例と同様である。ただ、ベース層引込み部は
イオン注入とアニールにより形成する〔第８図
（ｄ）〕。Siイオンの場合、注入エネルギーは約50Ke
V、ドース量は、１×1013cm-2程度である。アニール条
件はランプアニール法を用いて900℃、30秒である。こ
れは、ベースの２次元電子ガスの移動度の劣化を防ぐ効
果がある。
これ以降の工程は第１の実施例を全く同じである。本実
施例のダブルヘテロ、バイポーラトランジスタをプレー
ナ型、及びnpn型に適用する場合、本実施例でベース領
域に留意した点を考慮すれば、第２および第３の実施例
の様に可能である。
施例のダブルヘテロ、バイポーラトランジスタをプレー
ナ型、及びnpn型に適用する場合、本実施例でベース領
域に留意した点を考慮すれば、第２および第３の実施例
の様に可能である。
本実施例では、ベース領域を２個のヘテロ構造を持たせ
て形成したが、ベース領域を第９図に示す様な超格子構
造にすることも可能である。即ち、Siを２×1018cm-3含
有する80ÅのAlxGa1-xAs（Ｘ〜0.3）91と50Åのアンド
ープGaAs92は第９図に示す様に、周期的に配列する。こ
の様なベース構造を用いることもでき、ベース幅はひろ
くなるが、ベース抵抗を下げるという効果を持つ。
て形成したが、ベース領域を第９図に示す様な超格子構
造にすることも可能である。即ち、Siを２×1018cm-3含
有する80ÅのAlxGa1-xAs（Ｘ〜0.3）91と50Åのアンド
ープGaAs92は第９図に示す様に、周期的に配列する。こ
の様なベース構造を用いることもでき、ベース幅はひろ
くなるが、ベース抵抗を下げるという効果を持つ。
実施例５ 今までの例は、AlxGa1-xAsとGaAsのヘテロ接合を用いた
HBTについて説明してきたが、用いる物質はこれらに限
る必要はない。本実施例では、AlxGa1-xAs（Ｏ≦ｘ≦
１）とGeのヘテロ接合を用いた場合について説明する。
HBTについて説明してきたが、用いる物質はこれらに限
る必要はない。本実施例では、AlxGa1-xAs（Ｏ≦ｘ≦
１）とGeのヘテロ接合を用いた場合について説明する。
第10図（ａ），（ｂ）はAl組成比ｘ＝０、即ち、GaAsと
Geにより作られたnpn型HBTの主要工程を示す。主要工程
は結晶成長とGeに対するオーミツク金属が異なる以外第
３の実施例と同様である。したがつて、異なる部分につ
いてのみ説明する。リンＰをｎ型ドーパントとしたn+−
Ge基板（濃度:2×1018cm-3）93上に、MBE装置により、n
+−Ge層（Ｐ濃度:2×1018cm-3、厚さ:5000Å）94、n-−
Ge層（Ｐ濃度:2×1014cm-3、厚さ:3000Å）95、アンド
ープGe層（厚さ:50Å）96、p+−Ge層（Ｂ濃度:1×1018c
m-3、厚さ150Å）97−n+-Ga1-xAs層（Si濃度:1×1018cm
-3、厚さ:3000Å）98、n+−GaAs層（Si濃度:1×1018cm
-3、厚さ2000Å）99,を順次エピタキシヤル成長させ
る。
Geにより作られたnpn型HBTの主要工程を示す。主要工程
は結晶成長とGeに対するオーミツク金属が異なる以外第
３の実施例と同様である。したがつて、異なる部分につ
いてのみ説明する。リンＰをｎ型ドーパントとしたn+−
Ge基板（濃度:2×1018cm-3）93上に、MBE装置により、n
+−Ge層（Ｐ濃度:2×1018cm-3、厚さ:5000Å）94、n-−
Ge層（Ｐ濃度:2×1014cm-3、厚さ:3000Å）95、アンド
ープGe層（厚さ:50Å）96、p+−Ge層（Ｂ濃度:1×1018c
m-3、厚さ150Å）97−n+-Ga1-xAs層（Si濃度:1×1018cm
-3、厚さ:3000Å）98、n+−GaAs層（Si濃度:1×1018cm
-3、厚さ2000Å）99,を順次エピタキシヤル成長させ
る。
ベース引き出し部形成のための穴あけを第３実施例と同
様に行つた後、SiO258を形成し、エミツタ層n+−GaAs層
99のオーミツク接触をとるためのエミツタ引き出し金属
Au/Ni/AuGe100を蒸着し、450℃５分のアロイを行なう。
次に、ベース引き出し部の穴あけ加工を同様に行つた
後、ベース層オーミツク接触金属102及びコレクタ層オ
ーミツク接触金属101を蒸着し、200℃10分の熱処理によ
る合金化を行い、AlxGa1-xAs/Geを用いたnpn型ヘテロ接
合ベースHBT形成の工程を終了する。
様に行つた後、SiO258を形成し、エミツタ層n+−GaAs層
99のオーミツク接触をとるためのエミツタ引き出し金属
Au/Ni/AuGe100を蒸着し、450℃５分のアロイを行なう。
次に、ベース引き出し部の穴あけ加工を同様に行つた
後、ベース層オーミツク接触金属102及びコレクタ層オ
ーミツク接触金属101を蒸着し、200℃10分の熱処理によ
る合金化を行い、AlxGa1-xAs/Geを用いたnpn型ヘテロ接
合ベースHBT形成の工程を終了する。
実施例６ 電流増幅率hFEを大きくとることのできるpnp型の本発明
の実施例を第11図（ａ），（ｂ）に示す。
の実施例を第11図（ａ），（ｂ）に示す。
実施例１のn+AlxGa1-xAs層55とp+AlxGa1-xAs層56の部分
を第11図（ｂ）に示す様なAl組成として変える。他の製
造工程は実施例１と同様である。
を第11図（ｂ）に示す様なAl組成として変える。他の製
造工程は実施例１と同様である。
第11図（ｂ）に示す様にp+AlGa1-xAs層56′の組成比ｘ
をエミツタ電極側を大きくすることで、hFEを更に大き
くすることができる。n+AlxGa1-xAs層55′ではｘ＝0.2
として作成した。これは、主としてAlGaAsの結晶性を良
くするためである。実施例では、p+AlxGa1-xAs層56′の
Al組成比ｘは直線的に変化する〔第11図（ｂ）〕例を示
したが、これは必ずしも必要なくn+AlGaAs55′側が小さ
く、エミツタ電極側（p+GaAs57）が大きくなつていれば
良い。
をエミツタ電極側を大きくすることで、hFEを更に大き
くすることができる。n+AlxGa1-xAs層55′ではｘ＝0.2
として作成した。これは、主としてAlGaAsの結晶性を良
くするためである。実施例では、p+AlxGa1-xAs層56′の
Al組成比ｘは直線的に変化する〔第11図（ｂ）〕例を示
したが、これは必ずしも必要なくn+AlGaAs55′側が小さ
く、エミツタ電極側（p+GaAs57）が大きくなつていれば
良い。
この様にエミツタ層のAlxGa1-xAsのAl組成を変えること
で電流増幅率を大きくすることはnpn型の本発明〔実施
例５〕においても有効である。この場合、他のヘテロ接
合系でも適用可能であるが、npn型の場合には、実施例
６の場合と異なり、価電子帯のエネルギーギヤツプがエ
ミツタ電極側で広くなる必要がある。第11図（ｃ）にバ
ンドギヤツプの様子を示す。第11図（ｃ）に２次元正孔
の蓄積するベース層99の材料に対してエミツタ層100は
バンドギヤツプがエミツタ側で広くなる様に設計する。
で電流増幅率を大きくすることはnpn型の本発明〔実施
例５〕においても有効である。この場合、他のヘテロ接
合系でも適用可能であるが、npn型の場合には、実施例
６の場合と異なり、価電子帯のエネルギーギヤツプがエ
ミツタ電極側で広くなる必要がある。第11図（ｃ）にバ
ンドギヤツプの様子を示す。第11図（ｃ）に２次元正孔
の蓄積するベース層99の材料に対してエミツタ層100は
バンドギヤツプがエミツタ側で広くなる様に設計する。
以上の実施例では、AlxGa1-xAs-GaAs系及び、AlxGa1-xA
s-Ge系で構成した半導体装置に関して説明したが、他の
ヘテロ接合を構成する材料も用いることができる。
s-Ge系で構成した半導体装置に関して説明したが、他の
ヘテロ接合を構成する材料も用いることができる。
たとえば、AlGa1-yAs-AlxGa1-xAsGaAs-AlGaAs、InP−In
GaAsP,InP−InGaAs,InAs−GaAsSb、CdTe−InSb、GaSb−
InAs等である。
GaAsP,InP−InGaAs,InAs−GaAsSb、CdTe−InSb、GaSb−
InAs等である。
従来のHBTのベース幅は、500Å程度が下限であつたが、
本発明によれば、ベース幅を大略100Å程度に短くする
ため、ベース領域における少数担体の拡散走行時間を20
分の１程度にすることが可能となつた。また、高密度２
次元担体をベースとして用いるため、ベース層の低抵抗
化が図れ、エミツタサイズ0.8×2.3μm2、ベース電流1m
A条件のもとで、従来のベース抵抗rbb′は160Ω程度で
あつたのが、80Ω程度になつた。遮断周波数Tは従来
型が15GHzであつたのが30GHzになり、高速性能は従来の
２倍程度向上した。
本発明によれば、ベース幅を大略100Å程度に短くする
ため、ベース領域における少数担体の拡散走行時間を20
分の１程度にすることが可能となつた。また、高密度２
次元担体をベースとして用いるため、ベース層の低抵抗
化が図れ、エミツタサイズ0.8×2.3μm2、ベース電流1m
A条件のもとで、従来のベース抵抗rbb′は160Ω程度で
あつたのが、80Ω程度になつた。遮断周波数Tは従来
型が15GHzであつたのが30GHzになり、高速性能は従来の
２倍程度向上した。
第１図（ａ），第２図（ａ）は従来のヘテロ従来接合バ
イポーラ・トランジスタの動作領域の断面図、第１図
（ｂ），第２図（ｂ）はそのバンド構造を示す図、第３
図（ａ），第４図（ａ），第８図（ａ）は本発明のトラ
ンジスタを説明する断面図、第３図（ｂ），第４図
（ｂ），第８図（ｂ）はそのバンド構造を示す図、第５
図（ａ），第６図（ａ），第７図（ａ），第８図（ｃ）
第10図（ａ）はそれぞれ本発明の第1,第2,第3,第4,第５
の実施例の結晶構造の断面図、第５図（ｂ），第６図
（ｂ），第７図（ｂ），第８図（ｄ），第10図（ｂ）は
それぞれ本発明の第1,第2,第3,第4,第５の実施例を説明
するための素子の断面図、第９図は本発明のベース領域
を超格子構造にした時のバンド構造の図、第10図はnpn
型構造の本発明の断面図、第11図は、電流増幅率を大き
く設計するときのエピタキシヤル構造を説明するための
素子断面図である。 1,11,35,40,56……エミツタ層、2,12……ベース層、33,
34,38,39,54,55,83,84……ベース空乏層、34,13,14,31,
32,36,37,51,52,53……コレクタ層、26,27……２次元担
体ベース層,10,17……エミツタ電流,8,18……ベース電
流、9,16……ΔEv、7,15……ΔEv、25……フエルミレベ
ル、５……AlGaAsバンドギヤツプ、６……GaAsバンドギ
ヤツプ、56′……エミツタp+AlxGa1-xAsの組成を傾斜し
た層。
イポーラ・トランジスタの動作領域の断面図、第１図
（ｂ），第２図（ｂ）はそのバンド構造を示す図、第３
図（ａ），第４図（ａ），第８図（ａ）は本発明のトラ
ンジスタを説明する断面図、第３図（ｂ），第４図
（ｂ），第８図（ｂ）はそのバンド構造を示す図、第５
図（ａ），第６図（ａ），第７図（ａ），第８図（ｃ）
第10図（ａ）はそれぞれ本発明の第1,第2,第3,第4,第５
の実施例の結晶構造の断面図、第５図（ｂ），第６図
（ｂ），第７図（ｂ），第８図（ｄ），第10図（ｂ）は
それぞれ本発明の第1,第2,第3,第4,第５の実施例を説明
するための素子の断面図、第９図は本発明のベース領域
を超格子構造にした時のバンド構造の図、第10図はnpn
型構造の本発明の断面図、第11図は、電流増幅率を大き
く設計するときのエピタキシヤル構造を説明するための
素子断面図である。 1,11,35,40,56……エミツタ層、2,12……ベース層、33,
34,38,39,54,55,83,84……ベース空乏層、34,13,14,31,
32,36,37,51,52,53……コレクタ層、26,27……２次元担
体ベース層,10,17……エミツタ電流,8,18……ベース電
流、9,16……ΔEv、7,15……ΔEv、25……フエルミレベ
ル、５……AlGaAsバンドギヤツプ、６……GaAsバンドギ
ヤツプ、56′……エミツタp+AlxGa1-xAsの組成を傾斜し
た層。
Claims (6)
- 【請求項１】高抵抗の第１の半導体層と、当該第１の半
導体層の上に形成された当該第１の半導体層とは異なる
材料からなる第２の半導体層と、当該第２の半導体層の
上に形成された当該第２の半導体層とは異なる導電型を
有する第３の半導体層を少なくとも具備し、上記第１の
半導体層と上記第２の半導体層の間のヘテロ接合界面に
形成された２次元電子ガス層もしくは二次元ホールガス
層によって、バイポーラトランジスタのベース領域が形
成されていることを特徴とする半導体装置。 - 【請求項２】上記第２の半導体層はｎ型であり、上記ヘ
テロ接合界面には二次元電子ガス層が形成されることを
特徴とする特許請求の範囲第１項記載の半導体装置。 - 【請求項３】上記第１の半導体層はGaAsからなり、上記
第２および第３の半導体層はAlGaAsからなることを特徴
とする特許請求の範囲第２項記載の半導体装置。 - 【請求項４】上記第２の半導体層はｐ型であり、上記ヘ
テロ接合界面には二次元ホールガス層が形成されること
を特徴とする特許請求の範囲第１項記載の半導体装置。 - 【請求項５】上記第１の半導体層はGeからなり、上記第
２および第３の半導体層はAlGaAsからなることを特徴と
する特許請求の範囲第４項記載の半導体装置。 - 【請求項６】上記第１および第３の半導体層は、それぞ
れバイポーラトランジスタのコレクタおよびエミッタで
あることを特徴とする特許請求の範囲第１項より第５項
のいずれかに記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16412685A JPH0738392B2 (ja) | 1985-07-26 | 1985-07-26 | 半導体装置 |
| EP86904403A EP0240567B1 (en) | 1985-07-26 | 1986-07-23 | Semiconductor device |
| DE8686904403T DE3686944T2 (de) | 1985-07-26 | 1986-07-23 | Halbleiteranordnung. |
| PCT/JP1986/000391 WO1987000692A1 (en) | 1985-07-26 | 1986-07-23 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16412685A JPH0738392B2 (ja) | 1985-07-26 | 1985-07-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6225454A JPS6225454A (ja) | 1987-02-03 |
| JPH0738392B2 true JPH0738392B2 (ja) | 1995-04-26 |
Family
ID=15787239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16412685A Expired - Fee Related JPH0738392B2 (ja) | 1985-07-26 | 1985-07-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738392B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2633848B2 (ja) * | 1987-03-25 | 1997-07-23 | 株式会社日立製作所 | 半導体装置 |
| EP0314836A1 (en) * | 1987-11-06 | 1989-05-10 | Max-Planck-Gesellschaft zur Förderung der Wissenschaften e.V. | Semiconductor device in particular a hot electron transistor |
-
1985
- 1985-07-26 JP JP16412685A patent/JPH0738392B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6225454A (ja) | 1987-02-03 |
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