JPS6225454A

JPS6225454A - 半導体装置

Info

Publication number: JPS6225454A
Application number: JP16412685A
Authority: JP
Inventors: Masao Yamane; 正雄山根; Toshiyuki Usagawa; 利幸宇佐川; Yasunari Umemoto; 康成梅本; Tetsukazu Hashimoto; 哲一橋本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-07-26
Filing date: 1985-07-26
Publication date: 1987-02-03
Anticipated expiration: 2010-04-26
Also published as: JPH0738392B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、ヘテロ接合ベーストランジスタに係リ、特に
、高速、高電流増幅率を実現するのに好適な、トランジ
スタ構造に関する。

〔発明の背景〕

ヘテロ接合バイポーラ・トランジスタ（）ＩＢＴと略す
、）は、エミッタにベースよりもバンドギャップの広い
半導体を用いて、ベース・エミッタ接合を形成すること
により、ベースからエミッタへの少数キャリアの注入を
減らしたことを特徴とするトランジスタである。これに
より、エミッタからベースへの多数キャリアの注入効率
を高められるとともに、ベース濃度を高くでき、高電流
増幅率、低ベース抵抗のトランジスタが可能となる。

ａ　ａｘ−１Ａ　Ｑ、Ａ　ｓ−Ｇ　ａ　Ａ　ｓのヘテロ
接合を用いたＨＢＴは例えば次の文献にみられる。プロ
スイーディンゲス・オン・ザ・トウエルジス・コンファ
レンス・オン・ソリッド・ステート・デバイセズ（Ｐｒ
ｏｃｅｅｄｉｎｇｓ　ｏｆ　ｔｈａ　１２ｔｈ　Ｃｏｎ
ｆ　ｏｎ　５ｏｌｉｄＳｔａｔｅ　Ｄｅｖｉｃｅｓ）、
　１９８０’　ｐ　、　１）　ｅ第１図（ａ）および（
ｂ）に各々ｎｐｎ型１（ＢＴの動作領域の新面構造とバ
ンド構造を示す、このトランジスタはｎ型Ｇ　ａ６，７
Ａ　Ｉ２ｏ、、、Ａ　ｓから成るエミッタ１、ｐ型Ｇ　
ａ　Ａ　ｓ層から成るベース２゜ｎ型Ｇ　ａ　Ａ　ｓ層
３及びｎ３型Ｇ　ａ　Ａ　ｓ層４から成るコレクタとか
ら構成される。　Ｇ　ａ０４Ａ　Ｑｏ、３Ａｓのバンド
ギャップ５はｌ、７９　　ｅＶとＧａＡｓのそれ（６）
に比べて約０．３７　ｅ　Ｖ広い、このうち価電子帯に
は約０．０５　　ｅＶ振分けられこの分（ΔＥ、と示す
、）７だけエミッタのエネルギーレベルが低くなりホー
ルのベース電流Ｉ、８　　を押える。

また、伝導帯側のヘテロ界面において、バンドギャップ
に０．３２ｅＶのノツチ（ＡＥ、と示す）９が生じる。

エミッタ電流１０を１１とすると、電流増幅率ｈ□は次
のように表わすことができる。

ｈ□：Ｉ、／Ｉｍただし、Ｎ９はエミッタのキャリア密度、Ｎ１はベース
のキャリア密度、■、は電子の走行ドリフト速度、ｖ、
はホールの走行ドリフト速度、Ｌｌはエミッタ中におけ
るホールの拡散距離、Ｗ、はベース幅、ｋはボルツマン
定数、Ｔは温度である。

通常、従来装置では、Ｎ、は７　Ｘ　１０”ｃｓ−”程
度、ＮＡはベース抵抗を小さくするためにｌＸｌ０”１
″３程度、モしてＷ、はベースとエミッタ界面、及びベ
ースとコレクタ界面での空乏層のため、／１０００人程
度である。そのために、電流増幅率は１００程度に制限
されていたのである。

ｐｎｐ型ヘテロ接合バイポーラトランジスタはｎｐｎ型
のそれとバンド構造が異なるが、第２図（ａ）および（
ｂ）に各々その動作領域の断面構造とバンド構造を示す
。このトランジスタはｐ型ａ　ａ、、７Ａ　ｆｌ、、３
Ａ　ｓから成るエミッタ１１、ｎ型ＧａＡｓ層から成る
ベース１２、ｐ型ＧａＡｓ層１３及びｐ０型Ｇ　ａ　Ａ
　ｓ層１４から成るコレクタとから構成される＠　Ｐｎ
Ｐ型ヘテロバイポーラトランジスタがｎｐｎ型と異なる
のは、バンドギャップにおけるノツチΔＥ、１５が価電
子帯の方にできるという点である。また、伝導帯ではＡ
Ｅ。

１６だけベースのエネルギーレベルが低くなり、電子の
ベース電流工、１８　を押える。エミッタ電流１７を工
、とすると、ｐｎｐ型の場合の電流増幅４ｔ　ｈ□は次
のように表わすことができる６ｈ□＝Ｔ、／Ｉｓただし、Ｎ、はベースのキャリア密度、Ｎ、はエミッタ
のキャリア密度である。

ｎｐｎ型のｈＦＫとの大きな違いは、指数関数因子がＡ
Ｅ、からＪＥ。に２ｆ！換わることである。

ＡＥ、は０．０５ｅＶであるがＡＥ８は０．３２ｅＶ　
と約６倍大きく、常温で少なくとも１ｏｏｏｏ倍程度り
、を大きくすることが可能である。しかしながら、この
構造では、ベース幅の最小値は５００人程度に制限され
たままである。それ故に、ホールの拡散係数が電子のそ
れに比べて小さいために、ベース領域での走行時間が長
いため遮断周波数ｆ１を高くすることができなかった。

これがｐｎｐ型ヘテロ接合バイボーラントランジスタが
作られていない理由で圭る。

上記のｎｐｎ型及びｐｎｐ型構造のヘテロ接合バイポー
ラ・トランジスタでは、ベース幅の縮小化とベース領域
の低抵抗化という二つの問題を同時に解決することは、
ベース幅とベース領域の抵抗が、はぼ反比例の関係にあ
るため、ＪＭ埋的に可能である。

〔発明の目的〕

本発明の目的は、上記した従来のヘテロ接合バイポーラ
トランジスタの欠点を解決し、電流増幅率ｈ　ｖｚと遮
断周波数ｊ７を高くすること、及び、ベースの低抵抗化
を可能にするヘテロ接合バイポーラトランジスタの構造
を提供することにある。

〔発明の概要〕

本発明の基本的な原理をＡｌ、ＧａいｘＡｓ／Ｇ　ａ　
Ａ　ｓヘテロ接合を用いた場合を例にして説明する。

従来のｎｐｎ変１１　Ｂ　Ｔについては、ベース層中コ
レクタ側からの空乏層とエミッタ側の空乏層が接触しな
い様に設計され、充分なコレクタ耐圧をとれる様にし、
ベース抵抗の低下を図るためにベース層幅は５００人程
度以下にできなかった。一方ｐｎｐ型ＨＢＴでは、ΔＥ
ｅが０．３２　Ｖと空温に比べて大きいため、（２）式
に示す様にｈ□を大きくすることは可能であるが、ホー
ルのベース領域での拡散速度が遅いため、ベース走行時
間が長くなりすぎて高速にすることが可能であった。

本発明は、ｐｎｐ型ＨＢＴにおいて、ｈ□を高く　（例
えば１００００）　したままで、ベース領域をＡｌ、Ｇ
ａ１−ｘＡｓ／ＧａＡｓヘテロ接合を用いた２次元電子
ガス層でおきかえることにより、ベース層を２次元ガス
層膜厚（〜１００人）にまで短くすることができ、ホー
ルのベース領域での走行時間を事実上無視できることを
可能にし、また、移動度の高い２次元状電子ガスを用い
ることでベース抵抗を下げることを可能にし、高速動作
を可能にする新構造ＨＢ’ｒ（ヘテロ接合ベースＨＢＴ
）を提供するものである。

次に本発明のヘテロ接合ベースＨＢＴ（ｐ−Ａ　Ｑ　ｍ
　Ｇ　ａ　ｔ　−−Ａ　ｓ　／　ｎ−Ａ　（Ｉ−Ｇ　ａ
　１−　＊　Ａ　’ｓ　／　Ｐ　−Ｇ　ａ　Ａ　ｓ　Ｈ
Ｂ　Ｔ　）の構造断面図とバンド構造図（第３図（ａ）
、（ｂ））を用いて、本発明の動作原理と長所を説明す
る。

コレクタ領域２３は、ｐ　”　−Ｇ　ａ　Ａ　ｓ層３１
とアンドープ（実質的にはｐ−）ＧａＡｓ層３２の２層
から成っている。ベース領域は、アンドープ（ｐ−）　
Ｇ　ａ　Ａ　ｓ層３２とｎ−ハフマンＡｌ。

Ｇａ、−ｔＡｓ層（ｘ　−０、３程度）３３、ｎ＋−Ａ
ｌ、Ｇａ１．Ａｓ　層３４のヘテロ接合界面に形成され
る２次元電子ガスである。エミツタ層はｐ＋−Ａ　Ｑ、
Ｇ　ａ、、Ａ　ｓ層３５である。ホールのベース領域の
走行時間τは τ＝Ｗ、”／Ｄ。

の関係がある。ここでＷ、はベース幅であり、Ｄ。

は、少数キャリアがあるホールの拡散係数である。

ｐｎｐ型ＨＢＴでは拡散係数り、は、アインシュタイン
の関係によりホール易動度μ、に比例している。　　（
Ｄ、ｃ−＋μｋ）ので電子拡散係数にくらべる約２桁小
さく、結果としてτを小さくできなかった。

しかし、Ｗ、については２乗でτにきいてくるので、Ｗ
、をきわめて小さくすれば、高速化に対する制限因子と
なっているベース走行時間τを他の因子と同等以下にす
ることが可能となる。

本発明の様してベースとして２次元電子ガス層を用いれ
ば２次元電子ガス層の膜厚がベース幅となり、従来型の
５倍程度以上小さいベース幅Ｗ。

２４　（Ｉ００〜１５０人）を実現できる。

一方、ベース領域の抵抗は通常のＨＢＴではベース幅Ｗ
、を小さくすることにより、逆に大きくなるが、これを
小さいままにおさえるために、コレクタ領域とベース領
域の界面（ヘテロ接合面）に２次元電子ガス２６を形成
させる。この２次元電子ガス２６は、フェルミレベル２
５下のコレクタ側の移動度の大きいアンドープＧ　ａ　
Ａ　ｓ　Ｍに高密度（〜Ｉ　Ｘ　１０”Ｑｌ−”）に蓄
積されているために。

ベースの低抵抗化が可能となる。

また、電流増幅率ｈ□は本発明の場合も、従来型のＨＢ
Ｔと同様に。

ｈ、、−、ｊＥｃ／ｋＴという関数が、成り立つため高いｈｌでかつ、高いｊ？
、低いベース抵抗が実現できる。

以上、ｎｐｎ型ヘテロ接合ベースＨＢＴを例にとり、Ｈ
ＢＴの高速化について、本発明を説明したが、材料とし
てＡ　Ｑ　ｍ　Ｇ　ａ　ｚ　−＊　Ａ　ｓ　／　Ｇ　ａ
　Ａ　ｓ系に限る必要はないし、またｎｐｎ型の場合に
も適用することも可能である。たとえば、ｎｐｎ型ＨＢ
Ｔの高速化を図るために、Ａ　ａ、ａ　ａｌ−、Ａ　ｓ
（０≦Ｘ≦１）／Ｇｅ系を用いて説明する。

第４図（ａ）、（ｂ）にｎｐｎ型ヘテロ接合ベースＨＢ
Ｔの構造断面図とバンド構造図を示す。

コレクタ領域は、ｎ”　−Ｇｅ層３６とアンドープ−Ｇ
ｅ層３７、ベース領域は、ｐ−−Ａｌ、Ｇａ１−。

Ａｓ（０≦Ｘ≦１）層３８とｐ”−ＡｉＧａ、−。

Ａｓ　（０≦Ｘ≦１）層３９のヘテロ接合界面に形成さ
れる２次元正孔ガスである。エミツタ層はｎ”−Ａ　ｎ
、Ｇ　ａｌ−、Ａ　ｓ　　（０≦Ｘ≦１）層４０から成
っている。原理的には前記したｐｎｐ型と同様に考えら
れる。ただし、２次元電子ガス２６のかわりに、今の場
合には２次元ホールガス２７が形成される。

電子のベース領域での走行時間は、ｐｎｐ型と同様に τ”　Ｗ　ａ　”　／　Ｄ　＊の関係があるが、ｎｐｎ型の場合、少数キャリアは電子
であるから、拡散係数り、は電子の易動度に比例する。

今回にように、ベースにＧｅを用いるとり、が大きくベ
ース幅を小さくすることにより、このベース領域走行時
間の高速化に対する効果は全く無視することが可能とな
る。またベース抵抗もｐｎｐ型と同様に２次元高密度３
　Ｘ　１０２３−３程度のシート濃度ホールガスにより
、低く押さえることが可能である。また、電流増幅率ｈ
□は、従来型と同様に、ΔＥ、１５について、ｈ、、−
６Δｌｆｉ、／ｋＴという関係をもち、ＡΩ、Ｇａ□−、Ａ　ｓ　／　Ｑ　
６の系のようにΔＥ、　（０，７）が大きな場合、電流
増幅率の増大化も図れる。

以上ベースとして単一ヘテロ接合を用い、単一の２次元
状担体をベースとして用いる場合について説明してきた
が、必ずしもヘテロ接合は１個である必要はなく、２個
もしくは多重のヘテロ構造をもつ系にも同様なことが言
える。

又、電流増幅率ｈ　１１を更に大きくする構造として、
第３図中、３５に示すエミツタ層において、エミッタ電
極側のバンドギャップ大きくして、即ち、伝導帯のエネ
ルギーギャップＡＥ、をエミッタ電極側で大きくするこ
とでｈ　Ｆｌｌを更に大きくすることができる。

以上１本発明の要旨をまとめると以下の様に言うことが
できる。

■ベース領域の縮小化が可能であり、ベース領域での少
数キャリアの走行時間を小さくなり、高速化が図れる。

■本来のベース領域をコレクタ側の界面に高密度２次元
状担体を形成することにより、ベース領域が低抵抗化と
なり、高速化が図れる。

〔発明の実施例〕

以下、本発明を、実施例を通して更に詳しく、説明する
。

実施例ＩＡｌ、Ｇｏ、−ｘＡｓとＧ　ａ　Ａ　ｓのヘテロ接合を
用いたｐｎｐ型ＨＢＴについてまず説明する。

裏面にコレクタを設けた場合の実施例の主要工程を第５
図（ａ）〜（ｂ）に示す。

ＧｅをＰ型ドーパントとしたｐ”−ＧａＡｓ　　基板（
濃度：２Ｘ１０’″＋＊−’）５１上に、ＭＢＥ（分子
線エピタキシー）装置により、基板温度６５０℃の条件
のもとで、Ｂａをｐ型ドーパントとしたｐ”−ＧａＡｓ
層（濃度：　Ｉ　Ｘ　１０”０１−”厚さ５０００人）
５２．　ｐ−−Ｇ　ａ　Ａ　ｓ層（濃度：）１０”■−
１、厚さ：　３０００人）５３、アンドープＡｌＧａ１
−。

Ａｓ層（ｘ＝０．３５又１通常Ｘは０．１より０．４５
程度のものが用いられる、厚さ５０人）５４、Ｓｉをｎ
型ドーパントとしたｎ”　−Ａ　Ｑ　Ｇ　ａ　、、Ａ　
ｓ層（Ｘ＝０．３、濃度：　５　Ｘ　１０”ａｍ−”、
厚さ＝１５０人）５５、Ｂｅをｐ型ドーパントとしたｐ
ｏ−Ａ　Ｑ　、Ｇ　ａ　□−、Ａ　ｓ　Ｍ（濃度：　２
　Ｘ　１０”３−’、厚さ：　３０００人）５６、Ｂｅ
をｐ型ドーパントとしたｐ”−ＧａＡｓ層（濃度：　２
　Ｘ　１０”ｅｌｌ−３、厚さ：　２０００人）５７を
、順次エピタキシャル成長した〔第５図（ａ））−Ｐ”
　　ＧａＡｓ層５７は引き出し金属とのオーミック接触
をとりやすくするために設けたもので、トランジスタ動
作に本質的なものではない。

アンドープＡ　Ｑ　Ｇ　ａ　Ａ　ｓ層５４はヘテロ界面
での２次元電子ガスの移動度の劣化を防ぐ目的で挿入さ
れているものである。

次に、ベース引き出し部５９取り付けのために。

通常のホトリソグラフィ・プロセスを用いてパターン形
成を行い、化学エツチングにより穴あけ加工をｐ”Ｇ　
ｒ＋　Ａ　ｓ層５７及びｐ　”　−Ａ　Ｑ　、Ｇａｔ　
−、Ａｌ層５６の２層のみ行なう。層間分離のため、Ｃ
ＶＤ法によるＳｉＯ，膜５８（３０００人）を形成した
のちホトリソグラフティ・プロセスを用いて、ベース引
き出し部にＡ　ｕ　／　Ｎ　ｉ　／　Ａ　ｕ　Ｇ　ａ　
５９を蒸斉し、４５０℃５分の熱処理によりオーミック
接触を形成する。さらに、同様の方法でエミッタ引き出
し部にＡ　ｕ　／　Ｃｒを蒸着する。またコレクタ引き
出し部として、裏面にＡ　ｕ　／　Ｃｒを蒸着する。３
００’Ｃ１，０分の熱処理によりオーミック接触を形成
する。〔第５図（ｂ）］　、素素子背分はメサエッチに
より最後の工程で行った。

ｐ型ドーパントとして、Ｂｅを用いて結晶成長を行った
が、勿論、Ｍｇ、Ｇｅも適用可能である。

本工程によりエミッタサイズ、１．Ｓｉ５μｍ２のデパ
イズで、ｈ□として１０００．カットオブ周波数ｆアと
して３０ＧＨｚの高性能を得た。

本実施例では、ｐ’−Ａ　Ｑ　Ｇ　ａｌ−、Ａ　ｓ層５
６を用いた場合を示したが、これは、バイポーラトラン
ジスタ動作に不可欠のものではなく　、　ｐ　”ＧａＡ
ｓ層でおきかえてもよい、その場合には、ベース形成時
に、ＣＣ９２Ｆ、／Ｈ，のガスを用いて１選択的にＧａ
Ａｓ［をエツチング除去し、ｎ”−Ａ　Ｑ　Ｇ　ａ　Ａ
　ｓ層５５を露出させ、ベース電極金属を蒸着、リフト
オフすることでベース領域を形成することも可能である
。

実施例２表面にコレクタ引き出し部を設けたプレーナ型の場合の
実施例の主要工程を第６図（ａ）、（ｂ）に示す。本実
施例は、基板エミツタ層の結晶仕様。

コレクタ引き出し部形成、及びベース引き出し部形成以
外は全〈実施例１と同じであるので、この異なる部分に
ついてのみ記述する。

基板は半絶縁性Ｇ　ａ　Ａ　ｓ基板６２を用い、ベース
層５５までの結晶成長仕様は同じである。

エミツタ層はベース層５５に引き続きＭＢＥにより連続
成長させるのが−ｐ　＋−Ａ　ｎ　＊　Ｇ　ａ　１−＊
　Ａ　ｓ層（５Ｘ　１０”、１０００人）６３、ｐ”−
ＧａＡｓ層（５Ｘ　１０”、４０００人）６４は各層の
厚みとドーピングレベルのみ実施例１と異なる。

次に通常のホトリソグラフィ・プロセスを用いて、コレ
クタ引き出し部６５のパターン形成を行う。ここで、ド
ライプロセスのＧ　ａ　Ａ　ｓ選択エッチを用いて、ｐ
”−ＧａＡｓ層を取り除く、イオン注入とアニールによ
りｐ０型のコレクタ引き出し部を形成する。このイオン
注入は、注入イオンのピークの深さがコレクタ層５２の
深さく〜４０００人）にほぼ一致するように行い、ベー
ス層５５をｐ型に反転させることが重要である。Ｐ型不
純物としてＭ　ｇ＋を使用した場合、注入エネルギーは
約３００　Ｋ　ｅ　Ｖ　、　　ドーズ量は５　Ｘ　１０
１３ｃａｒ−３ｃｍ−”とする、Ｍｇの他にＢｅを使用
してもよい、この場合には、１００　Ｋ　ｅ　Ｖ程度に
する必要がある。この後、注入イオン活性化用のアニー
ルを行う。アニール条件は、８００℃、２０分である。

次に上記のコレクタ引出し部６５の形成プロセスと同様
にして、ベース引き出し部６６形成用のｎ型イオン注入
を行う。この場合、注入イオンのピークの深さが１１５
０人程度になるように行う。

ｎ型不純物としてＳｉ３を使用した場合は、注入エネル
ギーは約１３０ＫｅＶドーズ量はＩＸｌ、Ｏ”１４とす
る。

次に、エミッタ７１とベース引き出し部６６の分離のた
めの注入６７を行う。

このイオン注入の目的はダメージ層６７を形成すること
によって寄生容量を低減することである。

従って、注入深さとしてはダメージがエミッタ側の空乏
層に達するまでの深さでよい、この空乏層厚は、上記の
エミッタ濃度の場合数百人であり。

従ってダメージ層の深さとしては、４０００人程度でよ
い。イオン種としては、結晶内での拡散係数が小さいも
のであれば何でもよく、Ｃ”、Ｏ”、Ａｒ”。

等通常よく使用するイオンでよい、このイオン注入は動
作領域を囲むように行う、Ｃ３を用いた時のドーズ量と
注入エネルギーは、それぞれ１×１０１０１３ａ”１２
００Ｋ　ｅ　Ｖ程度が最適である。

次に動作領域とコレクタ引き出し部６Ｓとの分離のため
のイオン注入を行う。このイオン注入６８も上記のベー
ス引出し部６６の分離の場合と同様であり、同種のイオ
ンが使用できる。深さとしては、ベース層５５の下側に
達する必要があり、Ｃ０を用いた場合、３００　Ｋ　ｅ
　Ｖ、　　Ｉ　Ｘ　１０１３ａｓ−”の条件でイオン注
入を行う。

最後に素子表面に電極形成をリフトオフプロセスを用い
て行う。そのためにＣＶＤ法により素子表面にＳｉＯ□
（３０００人）を形成させる。まず、ベース引き出し部
６６のイオン注入によりｎ型にしたＧ　ａ　Ａ　ｓ層上
にベース電極７０を形成する。電極材料としてはＡ　ｕ
　／　Ｎ　ｉ　／　Ａ　ｕ　Ｇ　ｅの多層金属を使用し
、リフトオフプロセスによってパターン形成をした後４
５０℃、５分の熱処理によってオーミック接触を形成す
る。

次にエミッタ部のｐ型Ｇ　ａ　Ａｓ層上及びコレクタ引
き出し部６５のｐ型Ａρ、ＧａＡｓ　層上にエミッタ電
極７１とコネクタ１！極７２を形成する。

電極材料としてはＡ　ｕ　／　Ｃｒを使用する。オーミ
ック接触形成用の熱処理条件は、３００℃、１０分であ
る。

更して素子間分離のため、基板６２にとどく様にイオン
注入６５を行う。やはり、ベース引き出し部６６の分離
の場合と同様であり、同種のイオンが使用可能である。

Ｃ０を用いた場合、３５０ＫｅＶ、２　Ｘ　１０１３＞
−”の条件でイオン注入を行う。

以北説明した来たように、本実施例によれば、プレーナ
型のヘテロ接合のバイポーラ・トランジスタができ、高
集積化が可能となるとともに、動作領域とベース引き出
し部及びコレクタ引き出し部とが電気的に分離されてお
り、寄生容量が小さく高速動作可能な素子が形成できる
。

実施例３以下、本発明の第３実施例を第７図を（ａ）。

（ｂ）を用いて説明する０本実施例は、第１実施例がｐ
ｎｐ型のヘテロ接合バイポーラ・トランジスタの場合を
示したのに対して、ｎｐｎ型の場合について示したもの
である。

従って、結晶仕様及びエミッタ、ベース、コレクタとの
オーミック接触金属は異なるが、エミッタ、ベース、コ
レクタの引出し方法は同じであるので、以下具なる点に
ついてのみ記述する。

Ｓｉをｎ型ドーパントとしたｎ”ＧａＡｓ基板（′ａ度
：　２　Ｘ　１０”ｍ−３）　７３上ＩＣ１ＭＢＥ装置
により、ｎ　”　−Ｇ　ａ　Ａ　ｓ層（Ｓｉｉ度：２Ｘ
１０”ロー３、厚さｓ　５ｏｏｏ人）７４、ｎ　−−Ｇ
　ａ　Ａ　ｓ　Ｍ（Ｓｉ濃度：２Ｘ１０”ロー３、厚さ
：　３０００人）７５、アンドープＡｕ、Ｇａ、ｘＡｓ
Ｍ（厚さ：５０人）７６、Ｐ”　　Ａｌ、Ｇａ１−ｘＡ
ｓ層（Ｂｅ濃度＝Ｉ×１０”ａｓ−”、厚さ２１５０人
）７７、ｎ　”　−Ａ　Ｑ　。

Ｇａ１−ｘＡｓ層（Ｓｉ濃度：　Ｉ　Ｘ　１０”Ｑｌ−
’、厚さ：　３０００人）７８、ｎ”−ＧａＡｓ層（Ｓ
ｊｊＪ１度：１　Ｘ　１０”ｃｘａ−’、厚さ：　２０
００人）７９、を順次エピタキシャル成長させる。

オーミック接触は、まず、エミッタ引出し金属８０とコ
レクタ引出し金属８１について、Ａｕ／Ｎ　ｉ　／　Ａ
　ｕ　Ｇ　ｅを用いて行う。Ａ　ｕ　／　Ｎ　ｉ　／　
Ａ　ｕＧａの４５　Ｃ）Ｃ５分のアロイを行った後、ベ
ース引出し金属８２にＡ　ｕ　／　Ｃｒを用いて、蒸着
、熱処理を行い、オーミック接触をとる。熱処理の条件
等は、蒸着金属に応じて、実施例１と同様である。ただ
、用いる金属の耐熱性にＶ意し、エミッタ、ベース、コ
レクタの各オーミック接触の工程の順序を決めることが
必要である。

なお、本実施例のｎｐｎ型ヘテロ接合バイポーラトラン
ジスタを第２図実施例の様なプレーナ型に作るのは、コ
レクタ及びベースの引き出し部に用いる打ち込みイオン
、及びそのエネルギー、ドーズ量を、ｐ型とｎ型が逆に
なっていることに留意し、適当なものに置き換えること
により、可能である、実施例４以下、本発明第４実施例を第８図（ａ）〜（ｂ）を用い
て説明する。第１の実施例では、ｐｎｐヘテロ接合バイ
ポーラトランジスタのベース領域にヘテロ構造を１個持
つことを特徴としていたが、本実施例では、ベース領域
のさらに低抵抗化を図るために、ヘテロ構造を２個持つ
ことを特徴としている。第１の実施例との違いは、この
ベース領域のみであり、異なる点についてのみ説明する
。

結晶成長の際、ｐ−ＧａＡｓ層５３に続いてｎ”−Ａｌ
、Ｇａ１−ｘＡｓ層（Ｓｉ濃度：　２Ｘ１０”ａ！＋−
”、゛厚さ７１５０人）８３、アンドープＡ　Ｑ、Ｇ　
ａｘ−ｗＡｓ層（厚さ＝５０人）８４、アンドープＧａ
Ａｓ層（Ｊ！Ｘさ：２００人）８５、さらに、アンドー
プＡｌ、Ｇａ１−ｘＡｓ層（厚さ＝５０人）５４より上
層の部分については、第１の実施例と同じである。

〔第８図（Ｃ）〕。第８８図ａ）および（ｂ）に各々、
本実施例のダブル・ヘテロ接合ベースバイポーラトラン
ジスタの断面構造とバンド構造を示す。ベース領域８５
からのベース引出しは、ホトリソグラフィ・プロセスを
用いてパターン形成した後、穴あけ加工するのは第１の
実施例と同様である。ただ、ベース層引込み部はイオン
注入とアニールにより形成する〔第８図（ｄ））、Ｓｉ
イオンの場合、注入エネルギーは約５０ＫｅＶ、ドース
量は、Ｉ　Ｘ　１０１３０−２程度である。アニール条
件はランプアニール法を用いて９００℃、３０秒である
。これは、ベースの２次元電子ガスの移動度の劣化を防
ぐ効果がある。

これ以降の工程は第１の実施例と全く同じである。本実
施例のダブルヘテロ、バイポーラトランジスタをプレー
ナ型、及びｎｐｎ型に適用する場合、本実施例でベース
領域に留意した点を考慮すれば、第２および第３の実施
例の様に可能である。

本実施例では、ベース領域を２個のヘテロ構造を持たせ
て形成したが、ベース領域を第９図に示す様な超格子構
造にすることも可能である。即ち、Ｓ　ｉ　ヲ２　Ｘ　
１０”ｃｘ−”含有スル８０ＡノＡ　Ｑ。

Ｇ　ａ、、Ａ　ｓ　（ｘ　〜０．３）　９１と５０人の
アンドープＧ　ａ　Ａ　ｓ　９２は第９図に示す様に、
周期的に配列する。この様なベース構造を用いることも
でき、ベース幅はひろくなるが、ベース抵抗を下げると
いう効果を持つ。

実施例５今までの例は、Ａ　Ｑ、、Ｇ　ａ、、Ａ　ｓとＧ　ａ　
Ａ　ｓのヘテロ接合を用いたＨＢＴについて説明してき
たが、用いる物質はこれらに限る必要はない。本実施例
では、　Ａ　Ｑ　−Ｇ　ａ　１−Ａ　ｓ　　（０≦Ｘ≦
１）とＧｅのヘテロ接合を用いた場合について説明する
。

第１０図（ａ）、（ｂ）はＡ　Ｑ　ＭＬ成比Ｘ＝Ｏ１即
ち、ＧａＡｓとＧａにより作られたｎｐｎ型１１ＦＩＴ
の主要工程を示す。主要工程は結晶成長とＧｅに対する
オーミック金属が異なる以外筒３の実施例と同様である
。したがって、異なる部分についてのみ説明する。リン
Ｐをｎ型ドーパントとしたｎｏ−Ｇｅ基板（濃度：　２
　Ｘ　１０”ａ＋＋−３）　９３上に、ＭＢＥ装置によ
り、ｎ”−Ｇｅ層（Ｐ濃度：２Ｘ１０”■″′、厚さ：
　５ｏｏｏ人）９４．ｎ−−Ｇｅ層（Ｐ濃度：　２　Ｘ
　１０”ａｍ−’、厚さ３０００人）９５、アンドープ
Ｇｅ層（厚さ＝５０人）９６、ｐ　”　−Ｇ　ｅ層（８
１度：　Ｉ　Ｘ　１０”ａｎ−’、厚さ１５０人）９７
−ｎ”−Ｇａ１−ｘＡｓ層（Ｓｉ濃度：　Ｉ　Ｘ　ｔｏ
”　ＣＭ−”、厚さ３０００人）９８、ｎ”−ＧａＡｓ
層（Ｓｉ濃度：１ｘ１０”ｃｎ−３、厚さ２０００人）
９９．を順次エピタキシャル成長させる。

ベース引き出し部形成のための穴あけを第３実施例と同
様に行った後、５ｉ０２５８を形成し、エミツタ層ｎ”
−ＧａＡｓ９９　　のオーミック接触をとるためのエミ
ッタ引き出し金属Ａ　ｕ　／　Ｎ　ｉ　／ＡｕＧｅ１Ｏ
Ｏを蒸若し、４５０℃５分のアロイを行なう５次に、ベ
ース引き出し部の穴あけ加工を同様に行った後、ベース
層オーミック接触金属１０２及びコレクタ層オーミック
接触金属１０１を蒸着し、２００℃１０分のアロイを行
い、Ａｌ、Ｇａ１−ｘＡｓ／Ｇｅを用いたｎｐｎ型ヘテ
ロ接合ベースＨＢＴの工程を終了する。

実施例６電流増幅率ｈ　Ｆｌを大きくとることのできるｐｎｐ型
の本発明の実施例を第１１図（ａ）、（ｂ）に示す。

実施例１のｎ”Ａｌ、Ｇａ、−ｘＡｓ層５５とＰ０Ａｌ
、Ｇａ、ｘＡｓｓ層５の部分を第１１薗（ｂ）に示す様
なＡ　Ｄ、組成して、変える。他の製造工程は実施例１
と同様である。

第１１図（ｂ）に示す様にｐｆＡ　Ｑ　Ｇ　ａｌ−、Ａ
　ｓ層５　Ｇ　’の組成比Ｘをエミッタ′ｉ！！極側を
大きくすることで、ｈ、を更に大きくすることができる
。

ｎ”Ａｌ、Ｇａ、−ｘＡｓ層５５′ではｘ＝０．２とし
て作成した。これは、主して！”−Ｑ　Ｇ　ａ　Ａ　ｓ
の結晶性を良くするためである。実施例では、ｐ”Ａｌ
。

Ｇ　ａ、、Ａ　ｓ層　５６′のＡｌ組成比Ｘは直線的に
′変化する〔第１１図（ｂ）〕例を示したが、これは必
ずしも必要なくｎ”ＡｌＧａＡｓ５５’　　側が小さく
、エミッタ電極側（ｐ”Ｇ　ａ　Ａ　ｓ　５７）が大き
くなっていれば良い。

この様にエミツタ層のＡ　Ｑ、　、　Ｇ　ａニーｘＡｓ
のＡｌ組成を変えることで電流増幅率を大きくすること
はｎｐｎ型の本発明〔実施例５〕においても有効である
。この場合、他のヘテロ接合系でも適用可能であるが、
ｎｐｎ型の場合には、実施例６の場合と異なり、価電子
帯のエネルギーギャップがエミッタ電両側で広くなる必
要がある。７１１図（ｃ）にバンドギャップの様子を示
す。第１１図（ｃ）に２次元正孔のＭＭするベース層９
９の材料に対してエミツタ層１００はバンドギャップが
エミッタ側で広くなる様に設計する。

以上の実施例では、Ａ　Ｑ＊Ｇ　ａ、−、Ａ　ｓ　−Ｇ
　ａＡｓ系及び、Ａ　Ｑ、Ｇ　ａｔ−、Ａ　ｓ　−Ｇ　
ｅ系で構成した半導体装置に関して説明したが、他のヘ
テロ接合を構成する材料も適当である。

たとえば、　Ａ　Ｑ　Ｇ　ａｌ−、−Ａ　Ｆ；　−Ａ　
Ｑ、ｊＧ　ａｌ、Ａ　５ＧａＡｓ−ＡｌＧａＡｓＰ、Ｉ
ｎＰ−ＩｎＧａＡ　ｓ　Ｐ　、　　Ｉ　ｎ　Ｐ　−Ｉ　
ｎ　Ｇ　ａ　Ａ　ｓ　、　Ｉ　ｒｉ　Ａ　ｓ　−Ｇ　ａ
Ａ　ｓ　Ｓ　ｂ　、　Ｃｄ　Ｔ　ｅ　−Ｉ　ｎ　Ｓ　ｂ
　、　Ｇ　ａ　Ｓ　ｂ　−Ｉ　ｎＡｓ等である。

〔発明の効果〕

従来のＨＢ　Ｔのベース幅は、５００人程度が下限であ
ったが、本発明によれば、ベース幅を大略１００Ａ程度
に短くするため、ベース領域における少数担体の拡散走
行時間を２０分の１程度にすることが可能となった。ま
た、高密度２次元担体をベースとして用いるため、ベー
ス層の低抵抗化が図れ、エミッタサイズ０．８ｘ２．３
μｍ２、ベース電流１ｍＡ条件のもとで、従来のベース
抵抗ｒｂｂ′は１０００程度であったのが、８０Ω程度
になった。遮断周波数ｆ７は従来型が１５　Ｇ　Ｈｚで
あったのが３０　Ｇ　Ｈｚになり、高速性能は従来の２
倍程度向上した。

【図面の簡単な説明】

第１図（ａ）、第２図（ａ）は従来のヘテロ従来接合バ
イポーラ・トランジスタの動作領域の断面図、第１図（
ｂ）、第２図（ｂ）はそのバンド構造を示す図、第３図
（ａ）、第４図（ａ）、第８図（ａ）は本発明のトラン
ジスタを説明する断面図、第３回（ｂ）、第４［ｉ！Ｉ
　（ｂ）　、第８図（ｂ）はそのバンド構造を示す図、
第５図（ａ）、第６図（ａ）、第７図（ａ）、第８図（
ｃ）第１０図（ａ）はそれぞれ本発明の第１．第２．第
３．第４、第５の実施例の結晶借造の断面図、第５図（
ｂ）、第６図（ｂ）、第′７図（ｂ）、第８１巧（ｄ）
、第１０図（ｂ）はそれぞれ本発明の第１゜第２．第３
．第４．第５の実施例を説明するための素子の断面図、
第９図は本発明のベース領域を超格子構造にした時のバ
ンド構造の図、第１０図はｎｐｎ型構造の本発明の断面
図、第１１図は、電流増幅率を大きく設計するときのエ
ピタキシャル構造を説明するための素子断面図である。１．１１，３５，４０．５６・・・エミツタ層、２゜１
２・・・ベース層、３３，３４，３８，３９，５４゜５
５．８３，８４・・・ベース空乏層、３４，１３゜１４
．３１，３２，３６，３７，５１，５２゜５３・・・コ
レクタ層、２６．２７・・・２次元担体ベース層、１０
．１７・・・エミッタ電流、８．１８・・・ベース電流
、９．１６・・・ΔＥ、、７．１５−・・ΔＥ９．２５
・・・フェルミレベル、５・・・ＡｎＧ　ａ　Ａ　ｓバ
ンドギャップ、６・・・Ｇ　ａ　Ａ　ｓバンドギャップ
、５６′・・・エミッタｐ”Ａｎ、Ｇａ、−ｘＡｓの組
成を傾斜した層。

Claims

【特許請求の範囲】１、高抵抗半導体層（ I ）と、該半導体（ I ）層より
電子親和力の小さいｎ型不純物をドープされた半導体層
（II）或いは、該半導体層（ I ）よりも、電子親和力
とエネルギー禁止帯幅の和が小さくなるｐ型不純物をド
ープした半導体層（II）よりなるヘテロ接合界面に形成
される二次元状担体を有する層を１組以上形成し、該１
組以上の二次元状担体に電子的に接続する電極と二次元
状担体と反対符号を有する導伝型の半導体層（III、IV
）を上記２次元状担体を形成する半導体層の組の両側に
配し、該２つの半導体層（III、IV）に電子的に接続さ
れた電極を１組以上有することを特徴とする半導体装置
。２、特許請求の範囲第１項において、半導体層（II）上
に形成される半導体層（III）が、半導体層（II）側で
エネルギー禁止帯幅が小さく、電極側で大きくしたこと
を特徴とする半導体装置。３、特許請求の範囲第１項において、半導体層（III、
IV）が半導体層（II）側で、エネルギー禁止帯幅が小さ
く、電極側で大きくしたことを特徴とする半導体装置。４、特許請求の範囲第１項において半導体層（ I ）に
ＧａＡｓを半導体層（II）にＡｌ＿ｘＧａ＿１＿−＿ｘ
Ａｓを用いることを特徴とする半導体装置。５、特許請求の範囲第１項において半導体層（ I ）に
Ｇａを、半導体層（II）にＡｌ＿ｙＧａ＿１＿−＿■Ａ
ｓ（０≦ｙ≦１）を用いることを特徴とする半導体装置
。６、特許請求の範囲第４項又は第５項において、半導体
層（II）に接続する（半導体層（III）をＡｌ＿ｘＧａ
＿１＿−＿ｘＡｓとし、かつＡｌ混晶比Ｚを半導体層（
II）の側で小さく、電極側で大きくすることを特徴とす
る半導体装置。