JPH05315365A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH05315365A JPH05315365A JP11328392A JP11328392A JPH05315365A JP H05315365 A JPH05315365 A JP H05315365A JP 11328392 A JP11328392 A JP 11328392A JP 11328392 A JP11328392 A JP 11328392A JP H05315365 A JPH05315365 A JP H05315365A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 高性能ＩｎＡｌＡｓ／ＩｎＧａＡｓヘテロ接
合電界効果トランジスタを提供する。 【構成】 半絶縁性ＩｎＰ基板１１上に、バッファ層１
２、ノンドープチャネル層１３ａ、１３ｂ、１３ｃ、ｎ
型不純物がドープされた電子供給層１５がこの順で積層
された電界効果トランジスタであって、ノンドープチャ
ネル層中のＩｎ組成を階段状に変化させ、所望の位置の
Ｉｎ組成を高く設定する。 【効果】 ＩｎＡｌＡｓ／ＩｎＧａＡｓヘテロ接合によ
る２次元電子ガスＦＥＴにおいてチャネル電子密度の向
上が得られ、かつチャネル走行電子の有効質量の低減並
びに走行特性の向上が得られる。これはデバイスに於け
る高周波動作の向上に反映し、遮断周波数、雑音特性、
高出力特性等のデバイス特性の向上を実現する。
合電界効果トランジスタを提供する。 【構成】 半絶縁性ＩｎＰ基板１１上に、バッファ層１
２、ノンドープチャネル層１３ａ、１３ｂ、１３ｃ、ｎ
型不純物がドープされた電子供給層１５がこの順で積層
された電界効果トランジスタであって、ノンドープチャ
ネル層中のＩｎ組成を階段状に変化させ、所望の位置の
Ｉｎ組成を高く設定する。 【効果】 ＩｎＡｌＡｓ／ＩｎＧａＡｓヘテロ接合によ
る２次元電子ガスＦＥＴにおいてチャネル電子密度の向
上が得られ、かつチャネル走行電子の有効質量の低減並
びに走行特性の向上が得られる。これはデバイスに於け
る高周波動作の向上に反映し、遮断周波数、雑音特性、
高出力特性等のデバイス特性の向上を実現する。
Description
【０００１】
【産業上の利用分野】本発明はＳｉ材料デバイスでは動
作不可能なマイクロ波ミリ波の領域にて、良好な動作を
行う化合物半導体材料を用いた電界効果トランジスタの
構造に関するもので、特にヘテロ接合により形成される
２次元電子ガスをチャネルとして動作する２次元電子ガ
ス電界効果トランジスタのウェハ積層構造に関するもの
である。
作不可能なマイクロ波ミリ波の領域にて、良好な動作を
行う化合物半導体材料を用いた電界効果トランジスタの
構造に関するもので、特にヘテロ接合により形成される
２次元電子ガスをチャネルとして動作する２次元電子ガ
ス電界効果トランジスタのウェハ積層構造に関するもの
である。
【０００２】
【従来の技術】近年、ＩｎＧａＡｓやＩｎＧａＡｓＰ等
の三次元及び四元混晶半導体が注目を浴びる様になった
が、中でもＩｎＰ基板に格子整合するＩｎＧａＡｓは光
デバイスのみならず、各種電界効果トランジスタ材料と
して有望であり、特に、ＩｎＰやＩｎＡｌＡｓとのヘテ
ロ界面での２次元電子ガスを用いた電界効果トランジス
タの研究も盛んになりつつある。ＩｎＧａＡｓが電子輸
送デバイスとしても有望視されている理由としてはＧａ
Ａｓ等と比較した場合、（１）電子のピーク速度が大き
い、（２）電子の低電界移動度が大きい、（３）オーミ
ック電極がとりやすくコンタクト抵抗が小さい、（４）
電子速度のより大きなオーバーシュートが期待できる、
（５）谷間散乱に起因する雑音が小さい、（６）絶縁物
との界面特性が比較的良い、等を挙げることができ、更
に、上述の２次元電子ガスデバイスが実現できることも
大きな理由の一つである。
の三次元及び四元混晶半導体が注目を浴びる様になった
が、中でもＩｎＰ基板に格子整合するＩｎＧａＡｓは光
デバイスのみならず、各種電界効果トランジスタ材料と
して有望であり、特に、ＩｎＰやＩｎＡｌＡｓとのヘテ
ロ界面での２次元電子ガスを用いた電界効果トランジス
タの研究も盛んになりつつある。ＩｎＧａＡｓが電子輸
送デバイスとしても有望視されている理由としてはＧａ
Ａｓ等と比較した場合、（１）電子のピーク速度が大き
い、（２）電子の低電界移動度が大きい、（３）オーミ
ック電極がとりやすくコンタクト抵抗が小さい、（４）
電子速度のより大きなオーバーシュートが期待できる、
（５）谷間散乱に起因する雑音が小さい、（６）絶縁物
との界面特性が比較的良い、等を挙げることができ、更
に、上述の２次元電子ガスデバイスが実現できることも
大きな理由の一つである。
【０００３】現在、このＩｎＧａＡｓ／ＩｎＡｌＡｓ界
面の２次元電子ガスを用いた電界効果トランジスタは高
性能マイクロ波ミリ波素子として有望視され各方面で研
究開発が為されている。特に低雑音素子としてはその有
効性は実験レベルで確認されており、例えばアイ・イー
・イー・イー・マイクロウェーヴ・アンド・ガイディッ
ド・ウェーヴ・レターズ、第１巻、第７号、１１４頁
（ＩＥＥＥ ＭＩＣＲＯＷＡＶＥ ＡＮＤ ＧＵＩＤＥ
Ｄ ＷＡＶＥ ＬＥＴＴＥＲＳ、ＶＯＬ．１、ＮＯ．
５、Ｐ．１１４）にドゥーら（Ｋ．Ｈ．Ｄｕｈ ｅｔ
ａｌ．）が報告しているように、室温下で、９４ＧＨｚ
に於ける雑音指数１．２ｄＢ、付随利得７．２ｄＢが確
認されるまでに至っている。
面の２次元電子ガスを用いた電界効果トランジスタは高
性能マイクロ波ミリ波素子として有望視され各方面で研
究開発が為されている。特に低雑音素子としてはその有
効性は実験レベルで確認されており、例えばアイ・イー
・イー・イー・マイクロウェーヴ・アンド・ガイディッ
ド・ウェーヴ・レターズ、第１巻、第７号、１１４頁
（ＩＥＥＥ ＭＩＣＲＯＷＡＶＥ ＡＮＤ ＧＵＩＤＥ
Ｄ ＷＡＶＥ ＬＥＴＴＥＲＳ、ＶＯＬ．１、ＮＯ．
５、Ｐ．１１４）にドゥーら（Ｋ．Ｈ．Ｄｕｈ ｅｔ
ａｌ．）が報告しているように、室温下で、９４ＧＨｚ
に於ける雑音指数１．２ｄＢ、付随利得７．２ｄＢが確
認されるまでに至っている。
【０００４】図１０にその構造図を、図１１に伝導帯の
バンドダイアグラムを示す。これらはＩｎＰ基板上に格
子整合する系、すなわちＩｎ0 . 5 3 Ｇａ0 . 4 7 Ａｓ
／Ｉｎ0 . 5 2 Ａｌ0 . 4 8 ＡｓとなるようにＩｎ組成
を規定した材料系でデバイスを作製している。この系で
はＩｎ0 . 5 3 Ｇａ0 . 4 7 Ａｓ層に２次元電子ガスが
形成されるが、尚一層の特性向上を意図して、例えばア
イ・イー・イー・イー・エレクトロン・デバイス・レタ
ーズ、第１０巻、第３号、１１４頁（ＩＥＥＥＥＬＥＣ
ＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ、ＶＯＬ．１
０、ＮＯ．３、Ｐ．１１４）にングら（Ｇ．Ｉ．ＮＧ
ｅｔ ａｌ．）が報告しているようにこの部分のＩｎ組
成を０．５３以上の値に設定し、デバイス特性を向上さ
せようとする試みが為されれている。但し、ＩｎＰ基板
とＩｎ組成０．５３以上にＩｎＧａＡｓでは格子不整が
存在し、結晶成長上可能な膜厚がＩｎ組成比によって限
定されるため、ＩｎＧａＡｓチャネルの厚みが制限され
る。図１２にその構造図を、図１３にバンドダイアグラ
ムを示す。
バンドダイアグラムを示す。これらはＩｎＰ基板上に格
子整合する系、すなわちＩｎ0 . 5 3 Ｇａ0 . 4 7 Ａｓ
／Ｉｎ0 . 5 2 Ａｌ0 . 4 8 ＡｓとなるようにＩｎ組成
を規定した材料系でデバイスを作製している。この系で
はＩｎ0 . 5 3 Ｇａ0 . 4 7 Ａｓ層に２次元電子ガスが
形成されるが、尚一層の特性向上を意図して、例えばア
イ・イー・イー・イー・エレクトロン・デバイス・レタ
ーズ、第１０巻、第３号、１１４頁（ＩＥＥＥＥＬＥＣ
ＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ、ＶＯＬ．１
０、ＮＯ．３、Ｐ．１１４）にングら（Ｇ．Ｉ．ＮＧ
ｅｔ ａｌ．）が報告しているようにこの部分のＩｎ組
成を０．５３以上の値に設定し、デバイス特性を向上さ
せようとする試みが為されれている。但し、ＩｎＰ基板
とＩｎ組成０．５３以上にＩｎＧａＡｓでは格子不整が
存在し、結晶成長上可能な膜厚がＩｎ組成比によって限
定されるため、ＩｎＧａＡｓチャネルの厚みが制限され
る。図１２にその構造図を、図１３にバンドダイアグラ
ムを示す。
【０００５】また、ＩｎＧａＡｓチャネル中にＩｎＡｓ
の薄層を挿入し、閉じこめ効果の高い二次元電子層を形
成することを意図したデバイスが、電子情報通信学会技
術研究報告第９１巻、３２１号、１３頁に於いて赤崎ら
により報告されている。
の薄層を挿入し、閉じこめ効果の高い二次元電子層を形
成することを意図したデバイスが、電子情報通信学会技
術研究報告第９１巻、３２１号、１３頁に於いて赤崎ら
により報告されている。
【０００６】
【発明が解決しようとする課題】従来例で述べたＩｎＡ
ｌＡｓ／ＩｎＧａＡｓヘテロ接合２次元電子ガストラン
ジスタはＩｎＧａＡｓ層をチャネルとする。ＩｎＰ基板
に格子整合させる場合にはＩｎＧａＡｓ中Ｉｎ組成は
０．５３であるが、０．５３以上に設定しても結晶にミ
スフィット転移が生じない膜厚範囲内であれば結晶に歪
が導入された形で良好な結晶が得られる。ＩｎＧａＡｓ
中の走行電子の有効質量はＩｎの組成が増大するにつれ
て小さくなる。チャネル電子の電子有効質量をできるだ
け小さくしようとするならば転移が生じない範囲ででき
る限りＩｎの組成を大きくすることが有効である。但
し、転移の生じない臨界膜厚はＩｎ組成増大に従って薄
くなり、組成によっては良好なデバイス特性を得るため
の充分な２次元電子ガス密度を得ることができなくな
る。又、Ｉｎの割合が大きくなるにつれてチャネルのバ
ンドギャップは小さくなり、高電界のもとでは衝突イオ
ン化の起こる確率が増大し、かえって高速性に支障をも
たらす結果となる。従来例で示したようなＩｎＧａＡｓ
チャネル中にＩｎＡｓ層を挿入する構造では、高電界動
作に於いてこのＩｎＡｓ中での電子はホットエレクトロ
ンになり、衝突イオン化が生じ易くなる。これはすなわ
ち、例えばドレインコンダクタンスが大きくなるなどの
弊害を及ぼし、デバイス性能の向上を阻害する可能性が
ある。
ｌＡｓ／ＩｎＧａＡｓヘテロ接合２次元電子ガストラン
ジスタはＩｎＧａＡｓ層をチャネルとする。ＩｎＰ基板
に格子整合させる場合にはＩｎＧａＡｓ中Ｉｎ組成は
０．５３であるが、０．５３以上に設定しても結晶にミ
スフィット転移が生じない膜厚範囲内であれば結晶に歪
が導入された形で良好な結晶が得られる。ＩｎＧａＡｓ
中の走行電子の有効質量はＩｎの組成が増大するにつれ
て小さくなる。チャネル電子の電子有効質量をできるだ
け小さくしようとするならば転移が生じない範囲ででき
る限りＩｎの組成を大きくすることが有効である。但
し、転移の生じない臨界膜厚はＩｎ組成増大に従って薄
くなり、組成によっては良好なデバイス特性を得るため
の充分な２次元電子ガス密度を得ることができなくな
る。又、Ｉｎの割合が大きくなるにつれてチャネルのバ
ンドギャップは小さくなり、高電界のもとでは衝突イオ
ン化の起こる確率が増大し、かえって高速性に支障をも
たらす結果となる。従来例で示したようなＩｎＧａＡｓ
チャネル中にＩｎＡｓ層を挿入する構造では、高電界動
作に於いてこのＩｎＡｓ中での電子はホットエレクトロ
ンになり、衝突イオン化が生じ易くなる。これはすなわ
ち、例えばドレインコンダクタンスが大きくなるなどの
弊害を及ぼし、デバイス性能の向上を阻害する可能性が
ある。
【０００７】
【課題を解決するための手段】本発明では以上の問題点
を解消し、良好なデバイス特性を与えるデバイス構造を
提供する。本発明の具体的意図は、ＩｎＡｌＡｓ／Ｉｎ
ＧａＡｓ系２次元電子ガス電界効果トランジスタに於い
て、トランジスタ動作の際に、チャネル電子が量子井戸
中で最も大きな分布確率を有する領域のＩｎ組成を大き
くし、チャネル走行電子の実効的なドリフト速度を向上
させようとするものである。但し、高電界のもとで、衝
突イオン化の影響があまり顕著とならない程度のＩｎ組
成比を実現させることが必要となる。
を解消し、良好なデバイス特性を与えるデバイス構造を
提供する。本発明の具体的意図は、ＩｎＡｌＡｓ／Ｉｎ
ＧａＡｓ系２次元電子ガス電界効果トランジスタに於い
て、トランジスタ動作の際に、チャネル電子が量子井戸
中で最も大きな分布確率を有する領域のＩｎ組成を大き
くし、チャネル走行電子の実効的なドリフト速度を向上
させようとするものである。但し、高電界のもとで、衝
突イオン化の影響があまり顕著とならない程度のＩｎ組
成比を実現させることが必要となる。
【０００８】本発明による電界効果トランジスタは、半
絶縁性ＩｎＰ基板上に、バッファ層、ノンドープチャネ
ル層、ｎ型不純物がドープされた電子供給層がこの順で
積層された電界効果トランジスタに於いて、前記ノンド
ープチャネル層がＩｎx Ｇａ1 - x Ａｓ層（０．４＜ｘ
＜０．９）であるとともに、そのＩｎ組成比ｘは層厚方
向に段階状に変化していることを特徴とし、所望の位置
のＩｎ組成を大きく設定することでデバイス中のチャネ
ル電子の走行特性の向上を達成することを意図するもの
である。
絶縁性ＩｎＰ基板上に、バッファ層、ノンドープチャネ
ル層、ｎ型不純物がドープされた電子供給層がこの順で
積層された電界効果トランジスタに於いて、前記ノンド
ープチャネル層がＩｎx Ｇａ1 - x Ａｓ層（０．４＜ｘ
＜０．９）であるとともに、そのＩｎ組成比ｘは層厚方
向に段階状に変化していることを特徴とし、所望の位置
のＩｎ組成を大きく設定することでデバイス中のチャネ
ル電子の走行特性の向上を達成することを意図するもの
である。
【０００９】
【作用】チャネル中の２次元電子は量子井戸中で均一に
分布するものではなく、チャネルからみて電子供給層並
びに基板側の両界面付近は必然的に電子の存在確率は低
くなる。従ってこの付近のＩｎ組成はあえて大きくせず
とも２次元電子ガス濃度や電子の実効ドリフト速度に大
きな影響を与えない。
分布するものではなく、チャネルからみて電子供給層並
びに基板側の両界面付近は必然的に電子の存在確率は低
くなる。従ってこの付近のＩｎ組成はあえて大きくせず
とも２次元電子ガス濃度や電子の実効ドリフト速度に大
きな影響を与えない。
【００１０】本発明においてはチャネルＩｎＧａＡｓ層
の表面側、基板側のＩｎ組成に比べ、該チャネル層の中
央付近のＩｎ組成を大きく設定することにより、チャネ
ルの電子濃度の向上、チャネルを走行する全電子の平均
ドリフト速度の向上を可能にしている。つまりチャネル
ＩｎＧａＡｓ層の実効的なＩｎ組成を高くすることと等
価な効果が得られる。
の表面側、基板側のＩｎ組成に比べ、該チャネル層の中
央付近のＩｎ組成を大きく設定することにより、チャネ
ルの電子濃度の向上、チャネルを走行する全電子の平均
ドリフト速度の向上を可能にしている。つまりチャネル
ＩｎＧａＡｓ層の実効的なＩｎ組成を高くすることと等
価な効果が得られる。
【００１１】
【実施例】本発明の実施例を図面を参照しながら詳細に
説明する。
説明する。
【００１２】実施例１ 図１に本発明（請求項１）の半導体装置の構造の１例を
表わす断面図を示す。
表わす断面図を示す。
【００１３】半絶縁性ＩｎＰ基板１１上にノンドープＩ
ｎ0 . 5 2 Ａｌ0 . 4 2 Ａｓ層１２が８００ｎｍの厚さ
で、第１のノンドープＩｎ0 . 6 Ｇａ0 . 4 Ａｓ層１３
ａが５ｎｍの厚さで、第２のノンドープＩｎ0 . 8 Ｇａ
0 . 2 Ａｓ層１３ｂが５ｎｍの厚さで、第３のノンドー
プＩｎ0 . 6 Ｇａ0 . 4 Ａｓ層１３ｃが５ｎｍの厚さ
で、ノンドープＩｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ層１４が
３ｎｍの厚さで、２×１０1 8 ｃｍ- 3 の濃度にｎ型Ｓ
ｉドープされたＩｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ電子供給
層１５が３０ｎｍの厚さで、ノンドープＩｎ0 . 5 2 Ａ
ｌ0 . 4 8 Ａｓショットキー層１６が２０ｎｍの厚さ
で、５×１０1 8 ｃｍ- 3 の濃度にｎ型にＳｉドープさ
れたＩｎ0 . 5 3 Ｇａ0 . 4 7 Ａｓキャップ層１７が３
０ｎｍの厚さで、それぞれ順次結晶成長される。
ｎ0 . 5 2 Ａｌ0 . 4 2 Ａｓ層１２が８００ｎｍの厚さ
で、第１のノンドープＩｎ0 . 6 Ｇａ0 . 4 Ａｓ層１３
ａが５ｎｍの厚さで、第２のノンドープＩｎ0 . 8 Ｇａ
0 . 2 Ａｓ層１３ｂが５ｎｍの厚さで、第３のノンドー
プＩｎ0 . 6 Ｇａ0 . 4 Ａｓ層１３ｃが５ｎｍの厚さ
で、ノンドープＩｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ層１４が
３ｎｍの厚さで、２×１０1 8 ｃｍ- 3 の濃度にｎ型Ｓ
ｉドープされたＩｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ電子供給
層１５が３０ｎｍの厚さで、ノンドープＩｎ0 . 5 2 Ａ
ｌ0 . 4 8 Ａｓショットキー層１６が２０ｎｍの厚さ
で、５×１０1 8 ｃｍ- 3 の濃度にｎ型にＳｉドープさ
れたＩｎ0 . 5 3 Ｇａ0 . 4 7 Ａｓキャップ層１７が３
０ｎｍの厚さで、それぞれ順次結晶成長される。
【００１４】ｎ型ＩｎＧａＡｓキャップ層１７上にオー
ミック電極であるソース電極１８及びドレイン電極１９
がＡｕＧｅとＮｉの蒸着及びそれに続く熱処理アロイに
よって形成されており、該オーミック電極間にノンドー
プＩｎＡｌＡｓショットキー層１６の途中までエッチン
グ除去されたリセス領域内部にＴｉとＰｔとＡｕにより
構成されるショットキーゲート電極２０が形成されてい
る。
ミック電極であるソース電極１８及びドレイン電極１９
がＡｕＧｅとＮｉの蒸着及びそれに続く熱処理アロイに
よって形成されており、該オーミック電極間にノンドー
プＩｎＡｌＡｓショットキー層１６の途中までエッチン
グ除去されたリセス領域内部にＴｉとＰｔとＡｕにより
構成されるショットキーゲート電極２０が形成されてい
る。
【００１５】本実施例の電界効果トランジスタに於いて
は、第１、第２及び第３のノンドープＩｎＧａＡｓ層そ
れぞれ１３ａ、１３ｂ、１３ｃで形成される量子井戸中
に２次元電子ガスが主として形成され、この２次元電子
ガスをチャネルとして動作する。２次元電子ガスはある
分布をもってこの３層に跨る量子井戸に存在するが、両
界面付近に比べるとチャネルの中央付近である第２のノ
ンドープＩｎＧａＡｓ層１３ｂ中に電子分布の中心は存
在する。
は、第１、第２及び第３のノンドープＩｎＧａＡｓ層そ
れぞれ１３ａ、１３ｂ、１３ｃで形成される量子井戸中
に２次元電子ガスが主として形成され、この２次元電子
ガスをチャネルとして動作する。２次元電子ガスはある
分布をもってこの３層に跨る量子井戸に存在するが、両
界面付近に比べるとチャネルの中央付近である第２のノ
ンドープＩｎＧａＡｓ層１３ｂ中に電子分布の中心は存
在する。
【００１６】第２のノンドープＩｎＧａＡｓ層１３ｂに
於けるＩｎ組成が第１のノンドープＩｎＧａＡｓ層１３
ａ及び第３のノンドープＩｎＧａＡｓ層１３ｃのＩｎ組
成である０．６を越える０．８であり、従って、走行電
子の多くはこのＩｎ濃度を反映して高速動作し、デバイ
スの特性向上に寄与する。図２に本実施例に於けるデバ
イス構造のゲート直下の伝導帯のエネルギーバンドダイ
アグラム及び電子の分布状態を、チャネル中のＩｎ組成
比と対応させて示す。
於けるＩｎ組成が第１のノンドープＩｎＧａＡｓ層１３
ａ及び第３のノンドープＩｎＧａＡｓ層１３ｃのＩｎ組
成である０．６を越える０．８であり、従って、走行電
子の多くはこのＩｎ濃度を反映して高速動作し、デバイ
スの特性向上に寄与する。図２に本実施例に於けるデバ
イス構造のゲート直下の伝導帯のエネルギーバンドダイ
アグラム及び電子の分布状態を、チャネル中のＩｎ組成
比と対応させて示す。
【００１７】チャネルに用いられているＩｎＧａＡｓ層
１３ａ、１３ｂ、１３ｃのＩｎ組成は本実施例に於いて
は０．６に設定した第１及び第３のノンドープＩｎＧａ
Ａｓ層の間に０．８設定のＩｎＧａＡｓ層を第２のノン
ドープチャネル層１３ｂに用いているが、本発明はこの
第２のノンドープＩｎＧａＡｓ層１３ｂに於けるＩｎ組
成比をこの値に限定するものではなく、歪層としてミス
フィット転移が発生しない範囲に於いては該Ｉｎ組成比
を更に大きくすることが可能である。
１３ａ、１３ｂ、１３ｃのＩｎ組成は本実施例に於いて
は０．６に設定した第１及び第３のノンドープＩｎＧａ
Ａｓ層の間に０．８設定のＩｎＧａＡｓ層を第２のノン
ドープチャネル層１３ｂに用いているが、本発明はこの
第２のノンドープＩｎＧａＡｓ層１３ｂに於けるＩｎ組
成比をこの値に限定するものではなく、歪層としてミス
フィット転移が発生しない範囲に於いては該Ｉｎ組成比
を更に大きくすることが可能である。
【００１８】同様に第１及び第３のノンドープＩｎＧａ
Ａｓ層１３ａ、１３ｃについてもそのＩｎ組成を変化さ
せることが可能であり、ＩｎＰ材料に格子整合する０．
５３を選んでも良い。特に、この第１及び第３のノンド
ープＩｎＧａＡｓ層１３ａ、１３ｃについてはそのＩｎ
組成比を逆に０．５３より小さい値に選んでも良い。こ
うすることでチャネル層のチャネルの歪が緩和され、臨
界膜厚は増加し、トータルのチャネル膜厚を大きくする
ことが可能となる。
Ａｓ層１３ａ、１３ｃについてもそのＩｎ組成を変化さ
せることが可能であり、ＩｎＰ材料に格子整合する０．
５３を選んでも良い。特に、この第１及び第３のノンド
ープＩｎＧａＡｓ層１３ａ、１３ｃについてはそのＩｎ
組成比を逆に０．５３より小さい値に選んでも良い。こ
うすることでチャネル層のチャネルの歪が緩和され、臨
界膜厚は増加し、トータルのチャネル膜厚を大きくする
ことが可能となる。
【００１９】実施例２ 図３に本発明の（請求項２）の半導体装置の構造の１例
を表わす断面図を示す。
を表わす断面図を示す。
【００２０】半絶縁性ＩｎＰ基板１１１上にノンドープ
Ｉｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ層１１２が８００ｎｍの
厚さで、第１のノンドープＩｎ0 . 6 Ｇａ0 . 4 Ａｓ層
１１３ａが３ｎｍ、第２のノンドープＩｎ0 . 8 Ｇａ
0 . 2 Ａｓ層１１３ｂが５ｎｍの厚さで、第３のノンド
ープＩｎ0 . 7 Ｇａ0 . 3 Ａｓ層１１３ｃが４ｎｍの厚
さで、第４のノンドープＩｎ0 . 6 Ｇａ0 . 4 Ａｓ層１
１３ｄが３ｎｍの厚さで、ノンドープＩｎ0 . 5 2 Ａｓ
0 . 4 8 Ａｓ層１１４が３ｎｍの厚さで、２×１０1 8
ｃｍ- 3 の濃度にｎ型にＳｉドープされたＩｎ0 . 5 2
Ａｌ0 . 4 8 Ａｓ電子供給層１１５が３０ｎｍの厚さ
で、ノンドープＩｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓショット
キー層１１６が２０ｎｍの厚さで、５×１０1 8 ｃｍ
- 3 の濃度にｎ型にＳｉドープされたＩｎ0 . 5 3 Ｇａ
0 . 4 7 Ａｓキャップ層１１７が３０ｎｍの厚さで、そ
れぞれ順次結晶成長される。
Ｉｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ層１１２が８００ｎｍの
厚さで、第１のノンドープＩｎ0 . 6 Ｇａ0 . 4 Ａｓ層
１１３ａが３ｎｍ、第２のノンドープＩｎ0 . 8 Ｇａ
0 . 2 Ａｓ層１１３ｂが５ｎｍの厚さで、第３のノンド
ープＩｎ0 . 7 Ｇａ0 . 3 Ａｓ層１１３ｃが４ｎｍの厚
さで、第４のノンドープＩｎ0 . 6 Ｇａ0 . 4 Ａｓ層１
１３ｄが３ｎｍの厚さで、ノンドープＩｎ0 . 5 2 Ａｓ
0 . 4 8 Ａｓ層１１４が３ｎｍの厚さで、２×１０1 8
ｃｍ- 3 の濃度にｎ型にＳｉドープされたＩｎ0 . 5 2
Ａｌ0 . 4 8 Ａｓ電子供給層１１５が３０ｎｍの厚さ
で、ノンドープＩｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓショット
キー層１１６が２０ｎｍの厚さで、５×１０1 8 ｃｍ
- 3 の濃度にｎ型にＳｉドープされたＩｎ0 . 5 3 Ｇａ
0 . 4 7 Ａｓキャップ層１１７が３０ｎｍの厚さで、そ
れぞれ順次結晶成長される。
【００２１】ｎ型ＩｎＧａＡｓキャップ層１１７上にソ
ース電極１１８、ドレイン電極１１９がＡｕＧｅとＮｉ
の蒸着及び熱処理によるアロイにより形成されており、
該オーミック電極間にノンドープＩｎＡｌＡｓショット
キー層１１６の途中までエッチング除去されたリセス中
にＴｉとＰｔとＡｕにより構成されるショットキーゲー
ト電極１２０が形成されている。
ース電極１１８、ドレイン電極１１９がＡｕＧｅとＮｉ
の蒸着及び熱処理によるアロイにより形成されており、
該オーミック電極間にノンドープＩｎＡｌＡｓショット
キー層１１６の途中までエッチング除去されたリセス中
にＴｉとＰｔとＡｕにより構成されるショットキーゲー
ト電極１２０が形成されている。
【００２２】本実施例の電界効果トランジスタに於いて
は、第１、第２、第３及び第４のノンドープＩｎＧａＡ
ｓ層それぞれ１１３ａ、１１３ｂ、１１３ｃ、１１３ｄ
で形成される量子井戸中に２次元電子ガスが形成され、
この２次元電子ガスをチャネルとして動作する。２次元
電子ガスはある分布をもってこの４層に跨る量子井戸に
存在するが、両界面付近に比べるとチャネルの中央付近
である第２のノンドープＩｎＧａＡｓ層１１３ｂ、乃至
第３のノンドープＩｎＧａＡｓ層１１３ｃ中に電子分布
の中心は存在する。
は、第１、第２、第３及び第４のノンドープＩｎＧａＡ
ｓ層それぞれ１１３ａ、１１３ｂ、１１３ｃ、１１３ｄ
で形成される量子井戸中に２次元電子ガスが形成され、
この２次元電子ガスをチャネルとして動作する。２次元
電子ガスはある分布をもってこの４層に跨る量子井戸に
存在するが、両界面付近に比べるとチャネルの中央付近
である第２のノンドープＩｎＧａＡｓ層１１３ｂ、乃至
第３のノンドープＩｎＧａＡｓ層１１３ｃ中に電子分布
の中心は存在する。
【００２３】第３のノンドープＩｎＧａＡｓ層１１３ｃ
に於けるＩｎ組成が第１のノンドープＩｎＧａＡｓ層１
１３ａ及び第４のノンドープＩｎＧａＡｓ層１１３ｄの
Ｉｎ組成である０．６を越える０．７であり、更に第２
のノンドープＩｎＧａＡｓ層１１３ｂのＩｎ組成はそれ
を越える０．８に設定している。量子井戸の構造をこの
ようにすることでそこに蓄積するチャネル電子の中心は
チャネルの基板側に移ることになり、デバイスの動作バ
イアスがピンチオフ近傍で動作する場合に有効な電子分
布となる。走行電子の多くはチャネルのこのようなＩｎ
濃度分布を反映して高速動作し、デバイスの特性向上を
保証する。図４に本実施例に於けるデバイス構造のゲー
ト直下のバンドダイアグラム及び電子の分布状態を、チ
ャネル中のＩｎ組成比と対応させて示す。
に於けるＩｎ組成が第１のノンドープＩｎＧａＡｓ層１
１３ａ及び第４のノンドープＩｎＧａＡｓ層１１３ｄの
Ｉｎ組成である０．６を越える０．７であり、更に第２
のノンドープＩｎＧａＡｓ層１１３ｂのＩｎ組成はそれ
を越える０．８に設定している。量子井戸の構造をこの
ようにすることでそこに蓄積するチャネル電子の中心は
チャネルの基板側に移ることになり、デバイスの動作バ
イアスがピンチオフ近傍で動作する場合に有効な電子分
布となる。走行電子の多くはチャネルのこのようなＩｎ
濃度分布を反映して高速動作し、デバイスの特性向上を
保証する。図４に本実施例に於けるデバイス構造のゲー
ト直下のバンドダイアグラム及び電子の分布状態を、チ
ャネル中のＩｎ組成比と対応させて示す。
【００２４】チャネルに用いられているＩｎＧａＡｓ層
１１３ａ、１１３ｂ、１１３ｃ、１１３ｄのＩｎ組成は
本実施例に於いては０．６に設定した第１及び第４のノ
ンドープＩｎＧａＡｓ層の間に０．７設定のＩｎＧａＡ
ｓ層を第３のノンドープチャネル層１１３ｃに、又０．
８設定のＩｎＧａＡｓ層を第２のノンドープチャネル層
１１３ｂに用いているが、本発明はこれらのノンドープ
ＩｎＧａＡｓ層に於けるＩｎ組成比をこの値に限定する
ものではなく、それぞれの層のＩｎ組成比ｘ１、ｘ２、
ｘ３、ｘ４の大小関係ｘ１＜ｘ２及びｘ４＜ｘ３＜ｘ２
が保証されているならば、歪層としてミスフィット転移
が発生しない範囲に於いて該Ｉｎ組成比を適宜変更する
ことが可能である。
１１３ａ、１１３ｂ、１１３ｃ、１１３ｄのＩｎ組成は
本実施例に於いては０．６に設定した第１及び第４のノ
ンドープＩｎＧａＡｓ層の間に０．７設定のＩｎＧａＡ
ｓ層を第３のノンドープチャネル層１１３ｃに、又０．
８設定のＩｎＧａＡｓ層を第２のノンドープチャネル層
１１３ｂに用いているが、本発明はこれらのノンドープ
ＩｎＧａＡｓ層に於けるＩｎ組成比をこの値に限定する
ものではなく、それぞれの層のＩｎ組成比ｘ１、ｘ２、
ｘ３、ｘ４の大小関係ｘ１＜ｘ２及びｘ４＜ｘ３＜ｘ２
が保証されているならば、歪層としてミスフィット転移
が発生しない範囲に於いて該Ｉｎ組成比を適宜変更する
ことが可能である。
【００２５】同様に第１及び第４のノンドープＩｎＧａ
Ａｓ層１１３ａ、１１３ｄについてもそのＩｎ組成を変
化させることが可能であり、ＩｎＰ材料に格子整合する
０．５３を選んでも良い。特に、この第１及び第４のノ
ンドープＩｎＧａＡｓ層１１３ａ、１１３ｄについては
そのＩｎ組成比を逆に０．５３より小さい値に選んでも
良い。こうすることでチャネルの臨界膜厚は増加し、ト
ータルチャネル膜厚を大きくすることが可能となる。
Ａｓ層１１３ａ、１１３ｄについてもそのＩｎ組成を変
化させることが可能であり、ＩｎＰ材料に格子整合する
０．５３を選んでも良い。特に、この第１及び第４のノ
ンドープＩｎＧａＡｓ層１１３ａ、１１３ｄについては
そのＩｎ組成比を逆に０．５３より小さい値に選んでも
良い。こうすることでチャネルの臨界膜厚は増加し、ト
ータルチャネル膜厚を大きくすることが可能となる。
【００２６】実施例３ 本発明（請求項３）を適用した半導体装置の構造の１例
を示す。構造図は実施例２と同じ（図３）であるがＩｎ
ＧａＡｓ層の組成比の関係が異なっている。
を示す。構造図は実施例２と同じ（図３）であるがＩｎ
ＧａＡｓ層の組成比の関係が異なっている。
【００２７】半絶縁性ＩｎＰ基板１１１上にノンドープ
Ｉｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ層１１２が８００ｎｍの
厚さで、第１のノンドープＩｎ0 . 6 Ｇａ0 . 4 Ａｓ層
１１３ａが３ｎｍの厚さで、第２のノンドープＩｎ
0 . 7 Ｇａ0 . 3 Ａｓ層１１３ｂが４ｎｍの厚さで、第
３のノンドープＩｎ0 . 8 Ｇａ0 . 2 Ａｓ層１１３ｃが
５ｎｍの厚さで、第４のノンドープＩｎ0 . 6 Ｇａ
0 . 4 Ａｓ層１１３ｄが３ｎｍの厚さで、ノンドープＩ
ｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ層１１４が３ｎｍの厚さ
で、２×１０1 8 ｃｍ- 3 の濃度にｎ型にＳｉドープさ
れたＩｎ0 . 5 2 Ａｌ0 .4 8 Ａｓ電子供給層１１５が
３０ｎｍの厚さで、ノンドープＩｎ0 . 5 2 Ａｌ
0. 4 8 Ａｓショットキー層１１６が２０ｎｍの厚さ
で、５×１０1 8 ｃｍ- 3 の濃度にｎ型にＳｉドープさ
れたＩｎ0 . 5 3 Ｇａ0 . 4 7 Ａｓキャップ層１１７が
３０ｎｍの厚さで、それぞれ順次結晶成長される。
Ｉｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ層１１２が８００ｎｍの
厚さで、第１のノンドープＩｎ0 . 6 Ｇａ0 . 4 Ａｓ層
１１３ａが３ｎｍの厚さで、第２のノンドープＩｎ
0 . 7 Ｇａ0 . 3 Ａｓ層１１３ｂが４ｎｍの厚さで、第
３のノンドープＩｎ0 . 8 Ｇａ0 . 2 Ａｓ層１１３ｃが
５ｎｍの厚さで、第４のノンドープＩｎ0 . 6 Ｇａ
0 . 4 Ａｓ層１１３ｄが３ｎｍの厚さで、ノンドープＩ
ｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ層１１４が３ｎｍの厚さ
で、２×１０1 8 ｃｍ- 3 の濃度にｎ型にＳｉドープさ
れたＩｎ0 . 5 2 Ａｌ0 .4 8 Ａｓ電子供給層１１５が
３０ｎｍの厚さで、ノンドープＩｎ0 . 5 2 Ａｌ
0. 4 8 Ａｓショットキー層１１６が２０ｎｍの厚さ
で、５×１０1 8 ｃｍ- 3 の濃度にｎ型にＳｉドープさ
れたＩｎ0 . 5 3 Ｇａ0 . 4 7 Ａｓキャップ層１１７が
３０ｎｍの厚さで、それぞれ順次結晶成長される。
【００２８】ｎ型ＩｎＧａＡｓキャップ層１１７上にソ
ース電極１１８、ドレイン電極１１９がＡｕＧｅとＮｉ
の熱処理アロイ工程によって形成されており、該オーミ
ック電極間にノンドープＩｎＡｌＡｓショットキー層１
１６の途中までエッチング除去されたリセス中にショッ
トキーゲート電極１２０が例えばＴｉとＰｔとＡｕの蒸
着によって形成されている。
ース電極１１８、ドレイン電極１１９がＡｕＧｅとＮｉ
の熱処理アロイ工程によって形成されており、該オーミ
ック電極間にノンドープＩｎＡｌＡｓショットキー層１
１６の途中までエッチング除去されたリセス中にショッ
トキーゲート電極１２０が例えばＴｉとＰｔとＡｕの蒸
着によって形成されている。
【００２９】本実施例の電界効果トランジスタに於いて
は、第１、第２、第３及び第４のノンドープＩｎＧａＡ
ｓ層それぞれ１１３ａ、１１３ｂ、１１３ｃ、１１３ｄ
で形成される量子井戸中に２次元電子ガスが形成され、
この２次元電子ガスをチャネルとして動作する。２次元
電子ガスはある分布をもってこの４層に跨る量子井戸に
存在するが、両界面付近に比べるとチャネルの中央付近
である第２のノンドープＩｎＧａＡｓ層１１３ｂ、乃至
第３のノンドープＩｎＧａＡｓ層１１３ｃ中に電子分布
の中心は存在する。
は、第１、第２、第３及び第４のノンドープＩｎＧａＡ
ｓ層それぞれ１１３ａ、１１３ｂ、１１３ｃ、１１３ｄ
で形成される量子井戸中に２次元電子ガスが形成され、
この２次元電子ガスをチャネルとして動作する。２次元
電子ガスはある分布をもってこの４層に跨る量子井戸に
存在するが、両界面付近に比べるとチャネルの中央付近
である第２のノンドープＩｎＧａＡｓ層１１３ｂ、乃至
第３のノンドープＩｎＧａＡｓ層１１３ｃ中に電子分布
の中心は存在する。
【００３０】第２のノンドープＩｎＧａＡｓ層１１３ｂ
に於けるＩｎ組成が第１のノンドープＩｎＧａＡｓ層１
１３ａ及び第４のノンドープＩｎＧａＡｓ層１１３ｄの
Ｉｎ組成である。０．６を越える０．７であり、更に第
３のノンドープＩｎＧａＡｓ層１１３ｃのＩｎ組成はそ
れを越える０．８に設定している。量子井戸の構造をこ
のようにすることでそこに蓄積するチャネル電子の分布
の中心はチャネルの表面側にシフトする事になり、デバ
イスの動作バイアスが大電流で動作する場合には有効な
電子分布となる。走行電子の多くはチャネルのこのよう
なＩｎ濃度分布を反映して高速動作し、デバイスの特性
向上を保証する。図５に本実施例に於けるデバイス構造
のゲート直下のバンドダイアグラム及び電子の分布状態
を、チャネル中のＩｎ組成比と対応させて示す。
に於けるＩｎ組成が第１のノンドープＩｎＧａＡｓ層１
１３ａ及び第４のノンドープＩｎＧａＡｓ層１１３ｄの
Ｉｎ組成である。０．６を越える０．７であり、更に第
３のノンドープＩｎＧａＡｓ層１１３ｃのＩｎ組成はそ
れを越える０．８に設定している。量子井戸の構造をこ
のようにすることでそこに蓄積するチャネル電子の分布
の中心はチャネルの表面側にシフトする事になり、デバ
イスの動作バイアスが大電流で動作する場合には有効な
電子分布となる。走行電子の多くはチャネルのこのよう
なＩｎ濃度分布を反映して高速動作し、デバイスの特性
向上を保証する。図５に本実施例に於けるデバイス構造
のゲート直下のバンドダイアグラム及び電子の分布状態
を、チャネル中のＩｎ組成比と対応させて示す。
【００３１】チャネルに用いられているＩｎＧａＡｓ層
１１３ａ、１１３ｂ、１１３ｃ、１１３ｄのＩｎ組成は
本実施例に於いては０．６に設定した第１及び第４のノ
ンドープＩｎＧａＡｓ層の間に０．７設定のＩｎＧａＡ
ｓ層を第２のノンドープチャネル層１１３ｂに、又０．
８設定のＩｎＧａＡｓ層第３のノンドープチャネル層１
１３ｃに用いているが、本発明はこれらのノンドープＩ
ｎＧａＡｓ層に於けるＩｎ組成比をこの値に限定するも
のではなく、それぞれの層のＩｎ組成比ｘ１、ｘ２、ｘ
３、ｘ４の大小関係がｘ１＜ｘ２＜ｘ３及びｘ４＜ｘ３
が保証されているならば、歪層としてミスフィット転移
が発生しない範囲に於いて該Ｉｎ組成比を適宜変更する
ことが可能である。
１１３ａ、１１３ｂ、１１３ｃ、１１３ｄのＩｎ組成は
本実施例に於いては０．６に設定した第１及び第４のノ
ンドープＩｎＧａＡｓ層の間に０．７設定のＩｎＧａＡ
ｓ層を第２のノンドープチャネル層１１３ｂに、又０．
８設定のＩｎＧａＡｓ層第３のノンドープチャネル層１
１３ｃに用いているが、本発明はこれらのノンドープＩ
ｎＧａＡｓ層に於けるＩｎ組成比をこの値に限定するも
のではなく、それぞれの層のＩｎ組成比ｘ１、ｘ２、ｘ
３、ｘ４の大小関係がｘ１＜ｘ２＜ｘ３及びｘ４＜ｘ３
が保証されているならば、歪層としてミスフィット転移
が発生しない範囲に於いて該Ｉｎ組成比を適宜変更する
ことが可能である。
【００３２】同様に第１及び第４のノンドープＩｎＧａ
Ａｓ層１１３ａ、１１３ｄについてもそのＩｎ組成を変
化させることが可能であり、ＩｎＰ材料に格子整合する
０．５３を選んでも良い。特に、この第１及び第４のノ
ンドープＩｎＧａＡｓ層１１３ａ、１１３ｄについては
そのＩｎ組成比を逆に０．５３より小さい値に選んでも
良い。こうすることでチャネルの臨界膜厚は増加し、ト
ータルチャネル膜厚を大きくすることが可能となる。
Ａｓ層１１３ａ、１１３ｄについてもそのＩｎ組成を変
化させることが可能であり、ＩｎＰ材料に格子整合する
０．５３を選んでも良い。特に、この第１及び第４のノ
ンドープＩｎＧａＡｓ層１１３ａ、１１３ｄについては
そのＩｎ組成比を逆に０．５３より小さい値に選んでも
良い。こうすることでチャネルの臨界膜厚は増加し、ト
ータルチャネル膜厚を大きくすることが可能となる。
【００３３】実施例４ 図６に本発明（請求項４）の半導体装置の構造の１例を
表す断面図を示す。
表す断面図を示す。
【００３４】半絶縁性ＩｎＰ基板２１１上にノンドープ
Ｉｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ層２１２が８００ｎｍの
厚さで、第１のノンドープＩｎ0 . 6 Ｇａ0 . 4 Ａｓ層
２１３ａが３ｎｍの厚さで、第２のノンドープＩｎ
0 . 8 Ｇａ0 . 2 Ａｓ層２１３ｂが３ｎｍの厚さで、第
３のノンドープＩｎ0 . 7 2 Ｇａ0 . 2 8 Ａｓ層２１３
ｃが３ｎｍの厚さで、第４のノンドープＩｎ0 . 6 5 Ｇ
ａ0 . 3 5 Ａｓ層２１３ｄが３ｎｍの厚さで、第５のノ
ンドープＩｎ0 . 6 Ｇａ0 . 4 Ａｓ層２１３ｅが３ｎｍ
の厚さで、ノンドープＩｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ層
２１４が３ｎｍの厚さで、２×１０1 8 ｃｍ- 3 の濃度
にｎ型にＳｉドープされたＩｎ0 . 5 2 Ａｌ0 . 4 8 Ａ
ｓ電子供給層２１５が例３０ｎｍの厚さで、ノンドープ
Ｉｎ0 . 5 2Ａｌ0 . 4 8 Ａｓショットキー層２１６が
２０ｎｍの厚さで、５×１０1 8 ｃｍ- 3 の濃度にｎ型
にＳｉドープされたＩｎ0 . 5 3 Ａｌ0 . 4 7 Ａｓキャ
ップ層２１７が３０ｎｍの厚さで、それぞれ順次結晶成
長される。
Ｉｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ層２１２が８００ｎｍの
厚さで、第１のノンドープＩｎ0 . 6 Ｇａ0 . 4 Ａｓ層
２１３ａが３ｎｍの厚さで、第２のノンドープＩｎ
0 . 8 Ｇａ0 . 2 Ａｓ層２１３ｂが３ｎｍの厚さで、第
３のノンドープＩｎ0 . 7 2 Ｇａ0 . 2 8 Ａｓ層２１３
ｃが３ｎｍの厚さで、第４のノンドープＩｎ0 . 6 5 Ｇ
ａ0 . 3 5 Ａｓ層２１３ｄが３ｎｍの厚さで、第５のノ
ンドープＩｎ0 . 6 Ｇａ0 . 4 Ａｓ層２１３ｅが３ｎｍ
の厚さで、ノンドープＩｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ層
２１４が３ｎｍの厚さで、２×１０1 8 ｃｍ- 3 の濃度
にｎ型にＳｉドープされたＩｎ0 . 5 2 Ａｌ0 . 4 8 Ａ
ｓ電子供給層２１５が例３０ｎｍの厚さで、ノンドープ
Ｉｎ0 . 5 2Ａｌ0 . 4 8 Ａｓショットキー層２１６が
２０ｎｍの厚さで、５×１０1 8 ｃｍ- 3 の濃度にｎ型
にＳｉドープされたＩｎ0 . 5 3 Ａｌ0 . 4 7 Ａｓキャ
ップ層２１７が３０ｎｍの厚さで、それぞれ順次結晶成
長される。
【００３５】ｎ型ＩｎＧａＡｓキャップ２１７上にソー
ス電極２１８、ドレイン電極２１９がＡｕＧｅ及びＮｉ
の蒸着及びそれに続く熱処理アロイにより形成されてお
り、該オーミック電極間に前記ノンドープＩｎＡｌＡｓ
ショットキー層２１６の途中までエッチング除去された
リセス領域内部にＴｉとＰｔとＡｕの蒸着からよりなる
ショットキーゲート電極２０２が形成されている。
ス電極２１８、ドレイン電極２１９がＡｕＧｅ及びＮｉ
の蒸着及びそれに続く熱処理アロイにより形成されてお
り、該オーミック電極間に前記ノンドープＩｎＡｌＡｓ
ショットキー層２１６の途中までエッチング除去された
リセス領域内部にＴｉとＰｔとＡｕの蒸着からよりなる
ショットキーゲート電極２０２が形成されている。
【００３６】本実施例の電界効果トランジスタに於いて
は、第１、第２、第３、第４及び第５のノンドープＩｎ
ＧａＡｓ層それぞれ２１３ａ、２１３ｂ、２１３ｃ、２
１３ｄ、２１３ｅで形成される量子井戸中に２次元電子
ガスが形成され、この２次元電子ガスをチャネルとして
動作する。２次元電子ガスはある分布をもってこの５層
に跨る量子井戸に存在するが、両界面付近に比べるとチ
ャネルの中央付近である第２、第３、第４のノンドープ
ＩｎＧａＡｓ層２１３ｂ、２１３ｃ、２１３ｄ中に電子
分布の中心は存在する。
は、第１、第２、第３、第４及び第５のノンドープＩｎ
ＧａＡｓ層それぞれ２１３ａ、２１３ｂ、２１３ｃ、２
１３ｄ、２１３ｅで形成される量子井戸中に２次元電子
ガスが形成され、この２次元電子ガスをチャネルとして
動作する。２次元電子ガスはある分布をもってこの５層
に跨る量子井戸に存在するが、両界面付近に比べるとチ
ャネルの中央付近である第２、第３、第４のノンドープ
ＩｎＧａＡｓ層２１３ｂ、２１３ｃ、２１３ｄ中に電子
分布の中心は存在する。
【００３７】第４のノンドープＩｎＧａＡｓ層２１３ｄ
に於けるＩｎ組成が第１のノンドープＩｎＧａＡｓ層２
１３ａ及び第５のノンドープＩｎＧａＡｓ層２１３ｅの
Ｉｎ組成である０．６を越える０．６５であり、更に第
３のノンドープＩｎＧａＡｓ層２１３ｃのＩｎ組成はそ
れを越える０．７２に設定している。又更に、第２のノ
ンドープＩｎＧａＡｓ層２１３ｂのＩｎ組成は０．８に
設定され、チャネル中で最もＩｎ組成が高くなってい
る。量子井戸の構造をこのようにすることでそこに蓄積
するチャネル電子の分布中心はチャネルの基板側にシフ
トする事になり、デバイスがピンチオフ近傍で動作する
際は有効な電子分布となる。走行電子の多くはチャネル
のこのようなＩｎ濃度分布を反映して高速動作し、デバ
イスの特性向上を保証する。図７に本実施例に於けるデ
バイス構造のゲート直下のデバイス構造のゲート直下の
バンドダイアグラム及び電子の分布状態を、チャネル中
のＩｎ組成比と対応させて示す。
に於けるＩｎ組成が第１のノンドープＩｎＧａＡｓ層２
１３ａ及び第５のノンドープＩｎＧａＡｓ層２１３ｅの
Ｉｎ組成である０．６を越える０．６５であり、更に第
３のノンドープＩｎＧａＡｓ層２１３ｃのＩｎ組成はそ
れを越える０．７２に設定している。又更に、第２のノ
ンドープＩｎＧａＡｓ層２１３ｂのＩｎ組成は０．８に
設定され、チャネル中で最もＩｎ組成が高くなってい
る。量子井戸の構造をこのようにすることでそこに蓄積
するチャネル電子の分布中心はチャネルの基板側にシフ
トする事になり、デバイスがピンチオフ近傍で動作する
際は有効な電子分布となる。走行電子の多くはチャネル
のこのようなＩｎ濃度分布を反映して高速動作し、デバ
イスの特性向上を保証する。図７に本実施例に於けるデ
バイス構造のゲート直下のデバイス構造のゲート直下の
バンドダイアグラム及び電子の分布状態を、チャネル中
のＩｎ組成比と対応させて示す。
【００３８】チャネルに用いられているＩｎＧａＡｓ層
２１３ａ、２１３ｂ、２１３ｃ、２１３ｄ、２１３ｅの
Ｉｎ組成は本実施例に於いては０．６に設定した第１及
び第５のノンドープＩｎＧａＡｓ層の間に０．６５設定
のＩｎＧａＡｓ層を第４のノンドープチャネル層２１３
ｄに、又０．７２設定のＩｎＧａＡｓ層を第３のノンド
ープチャネル層２１３ｃに、又０．８設定のＩｎＧａＡ
ｓ層を第２のノンドープチャネル層２１３ｂに用いてい
るが、本発明はこれらのノンドープＩｎＧａＡｓ層に於
けるＩｎ組成比をこの値に限定するものではなく、それ
ぞれの層のＩｎ組成比ｘ１、ｘ２、ｘ３、ｘ４、ｘ５の
大小関係ｘ１＜ｘ２、及びｘ５＜ｘ４＜ｘ３＜ｘ２が保
証されているならば、歪層としてミスフィット転移が発
生しない範囲に於いて該Ｉｎ組成比を適宜変更すること
が可能である。
２１３ａ、２１３ｂ、２１３ｃ、２１３ｄ、２１３ｅの
Ｉｎ組成は本実施例に於いては０．６に設定した第１及
び第５のノンドープＩｎＧａＡｓ層の間に０．６５設定
のＩｎＧａＡｓ層を第４のノンドープチャネル層２１３
ｄに、又０．７２設定のＩｎＧａＡｓ層を第３のノンド
ープチャネル層２１３ｃに、又０．８設定のＩｎＧａＡ
ｓ層を第２のノンドープチャネル層２１３ｂに用いてい
るが、本発明はこれらのノンドープＩｎＧａＡｓ層に於
けるＩｎ組成比をこの値に限定するものではなく、それ
ぞれの層のＩｎ組成比ｘ１、ｘ２、ｘ３、ｘ４、ｘ５の
大小関係ｘ１＜ｘ２、及びｘ５＜ｘ４＜ｘ３＜ｘ２が保
証されているならば、歪層としてミスフィット転移が発
生しない範囲に於いて該Ｉｎ組成比を適宜変更すること
が可能である。
【００３９】同様に第１及び第５のノンドープＩｎＧａ
Ａｓ層２１３ａ、２１３ｅについてもそのＩｎ組成を変
化させることが可能であり、ＩｎＰ材料に格子整合する
０．５３を選んでも良い。特に、この第１及び第５のノ
ンドープＩｎＧａＡｓ層２１３ａ、２１３ｅについては
そのＩｎ組成比を逆に０．５３より小さい値に選んでも
良い。こうすることでチャネルの臨界膜厚は増加し、ト
ータルのチャネル膜厚を大きくすることがか可能とな
る。
Ａｓ層２１３ａ、２１３ｅについてもそのＩｎ組成を変
化させることが可能であり、ＩｎＰ材料に格子整合する
０．５３を選んでも良い。特に、この第１及び第５のノ
ンドープＩｎＧａＡｓ層２１３ａ、２１３ｅについては
そのＩｎ組成比を逆に０．５３より小さい値に選んでも
良い。こうすることでチャネルの臨界膜厚は増加し、ト
ータルのチャネル膜厚を大きくすることがか可能とな
る。
【００４０】実施例５ 本発明（請求項５）の半導体装置の１例の構造を示す。
構造は実施例４の図６と同じであるがＩｎＧａＡｓ層の
組成の関係が異なっている。
構造は実施例４の図６と同じであるがＩｎＧａＡｓ層の
組成の関係が異なっている。
【００４１】半絶縁性ＩｎＰ基板２１１上にノンドープ
Ｉｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ層２１２が８００ｎｍの
厚さで、第１のノンドープＩｎ0 . 6 Ｇａ0 . 4 Ａｓ層
２１３ａが３ｎｍの厚さで、第２のノンドープＩｎ
0 . 7 Ｇａ0 . 3 Ａｓ層２１３ｂが３ｎｍの厚さで、第
３のノンドープＩｎ0 . 8 Ｇａ0 . 2 Ａｓ層２１３ｃが
３ｎｍの厚さで、第４のノンドープＩｎ0 . 7 Ｇａ
0 . 3 Ａｓ層２１３ｄが３ｎｍの厚さで、第５のノンド
ープＩｎ0 . 6 Ｇａ0 . 4 Ａｓ層２１３ｅが３ｎｍの厚
さで、ノンドープＩｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ層２１
４が３ｎｍの厚さで、２×１０1 8 ｃｍ- 3 の濃度にｎ
型にＳｉドープされたＩｎ0 . 5 2 Ａｌ0 . 4 8Ａｓ電
子供給層２１５が３０ｎｍの厚さで、ノンドープＩｎ
0 . 5 2 Ａｌ0 . 4 8 Ａｓショットキー層２１６が２０
ｎｍの厚さで、５×１０1 8 ｃｍ- 3 の濃度にｎ型にＳ
ｉドープされたＩｎ0 . 5 3 Ｇａ0 . 4 7 Ａｓキャップ
層２１７が３０ｎｍの厚さで、それぞれ順次結晶成長さ
れる。
Ｉｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ層２１２が８００ｎｍの
厚さで、第１のノンドープＩｎ0 . 6 Ｇａ0 . 4 Ａｓ層
２１３ａが３ｎｍの厚さで、第２のノンドープＩｎ
0 . 7 Ｇａ0 . 3 Ａｓ層２１３ｂが３ｎｍの厚さで、第
３のノンドープＩｎ0 . 8 Ｇａ0 . 2 Ａｓ層２１３ｃが
３ｎｍの厚さで、第４のノンドープＩｎ0 . 7 Ｇａ
0 . 3 Ａｓ層２１３ｄが３ｎｍの厚さで、第５のノンド
ープＩｎ0 . 6 Ｇａ0 . 4 Ａｓ層２１３ｅが３ｎｍの厚
さで、ノンドープＩｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ層２１
４が３ｎｍの厚さで、２×１０1 8 ｃｍ- 3 の濃度にｎ
型にＳｉドープされたＩｎ0 . 5 2 Ａｌ0 . 4 8Ａｓ電
子供給層２１５が３０ｎｍの厚さで、ノンドープＩｎ
0 . 5 2 Ａｌ0 . 4 8 Ａｓショットキー層２１６が２０
ｎｍの厚さで、５×１０1 8 ｃｍ- 3 の濃度にｎ型にＳ
ｉドープされたＩｎ0 . 5 3 Ｇａ0 . 4 7 Ａｓキャップ
層２１７が３０ｎｍの厚さで、それぞれ順次結晶成長さ
れる。
【００４２】ｎ型ＩｎＧａＡｓキャップ層２１７上にソ
ース電極２１８、ドレイン電極２１９がＡｕＧｅ及びＮ
ｉの蒸着及びそれに続く熱処理アロイにより形成されて
おり、該オーミック電極間にノンドープＩｎＡｌＡｓシ
ョットキー層２１６の途中までエッチング除去されたリ
セス領域内部にＴｉとＰｔとＡｕからよりなるショット
キーゲート電極２２０が形成されている。
ース電極２１８、ドレイン電極２１９がＡｕＧｅ及びＮ
ｉの蒸着及びそれに続く熱処理アロイにより形成されて
おり、該オーミック電極間にノンドープＩｎＡｌＡｓシ
ョットキー層２１６の途中までエッチング除去されたリ
セス領域内部にＴｉとＰｔとＡｕからよりなるショット
キーゲート電極２２０が形成されている。
【００４３】本実施例の電界効果トランジスタに於いて
は、第１、第２、第３、第４及び第５のノンドープＩｎ
ＧａＡｓ層それぞれ２１３ａ、２１３ｂ、２１３ｃ、２
１３ｄ、２１３ｅで形成される量子井戸中に２次元電子
ガスが形成され、この２次元電子ガスをチャネルとして
動作する。２次元電子ガスはある分布をもってこの５層
に跨る量子井戸に存在するが、両界面付近に比べるとチ
ャネルの中央付近である第２、第３、第４のノンドープ
ＩｎＧａＡｓ層２１３ｂ、２１３ｃ、２１３ｄ中に電子
分布の中心は存在する。
は、第１、第２、第３、第４及び第５のノンドープＩｎ
ＧａＡｓ層それぞれ２１３ａ、２１３ｂ、２１３ｃ、２
１３ｄ、２１３ｅで形成される量子井戸中に２次元電子
ガスが形成され、この２次元電子ガスをチャネルとして
動作する。２次元電子ガスはある分布をもってこの５層
に跨る量子井戸に存在するが、両界面付近に比べるとチ
ャネルの中央付近である第２、第３、第４のノンドープ
ＩｎＧａＡｓ層２１３ｂ、２１３ｃ、２１３ｄ中に電子
分布の中心は存在する。
【００４４】第４のノンドープＩｎＧａＡｓ層２１３ｂ
と２１３ｄに於けるＩｎ組成が第１のノンドープＩｎＧ
ａＡｓ層２１３ａ及び第５のノンドープＩｎＧａＡｓ層
２１３ｅのＩｎ組成である０．６を越える０．７であ
る。更に第３のノンドープＩｎＧａＡｓ層２１３ｃのＩ
ｎ組成は０．８に設定され、チャネル中で最もＩｎ組成
が高くなっている。量子井戸の構造をこのようにするこ
とでそこに蓄積するチャネル電子の分布中心は中央にシ
フトする事になり、デバイスが動作上有効な電子分布と
なる。走行電子の多くはチャネルのこのようなＩｎ濃度
分布を反映して高速動作し、デバイスの特性向上を保証
する。図８に本実施例に於けるデバイス構造のゲート直
下のバンドダイアグラム及び電子の分布状態を、チャネ
ル中のＩｎ組成比と対応させて示す。
と２１３ｄに於けるＩｎ組成が第１のノンドープＩｎＧ
ａＡｓ層２１３ａ及び第５のノンドープＩｎＧａＡｓ層
２１３ｅのＩｎ組成である０．６を越える０．７であ
る。更に第３のノンドープＩｎＧａＡｓ層２１３ｃのＩ
ｎ組成は０．８に設定され、チャネル中で最もＩｎ組成
が高くなっている。量子井戸の構造をこのようにするこ
とでそこに蓄積するチャネル電子の分布中心は中央にシ
フトする事になり、デバイスが動作上有効な電子分布と
なる。走行電子の多くはチャネルのこのようなＩｎ濃度
分布を反映して高速動作し、デバイスの特性向上を保証
する。図８に本実施例に於けるデバイス構造のゲート直
下のバンドダイアグラム及び電子の分布状態を、チャネ
ル中のＩｎ組成比と対応させて示す。
【００４５】チャネルに用いられているＩｎＧａＡｓ層
２１３ａ、２１３ｂ、２１３ｃ、２１３ｄ、２１３ｅの
Ｉｎ組成は本実施例に於いては０．６に設定した第１及
び第５のノンドープＩｎＧａＡｓ層の間に０．７設定の
ＩｎＧａＡｓ層を第２のノンドープチャネル層２１３ｂ
と第４のノンドープチャネル層２１３ｄに、又０．８設
定のＩｎＧａＡｓ層を第３のノンドープチャネル層２１
３ｃに用いているが、本発明はこれらのノンドープＩｎ
ＧａＡｓ層に於けるＩｎ組成比をこの値に限定するもの
ではなく、それぞれの層のＩｎ組成比ｘ１、ｘ２、ｘ
３、ｘ４、ｘ５の大小関係がｘ１＜ｘ２＜ｘ３、ｘ５＜
ｘ４＜ｘ３が保証されているならば、歪層としてミスフ
ィット転移が発生しない範囲に於いて該Ｉｎ組成比を適
宜変更することが可能である。
２１３ａ、２１３ｂ、２１３ｃ、２１３ｄ、２１３ｅの
Ｉｎ組成は本実施例に於いては０．６に設定した第１及
び第５のノンドープＩｎＧａＡｓ層の間に０．７設定の
ＩｎＧａＡｓ層を第２のノンドープチャネル層２１３ｂ
と第４のノンドープチャネル層２１３ｄに、又０．８設
定のＩｎＧａＡｓ層を第３のノンドープチャネル層２１
３ｃに用いているが、本発明はこれらのノンドープＩｎ
ＧａＡｓ層に於けるＩｎ組成比をこの値に限定するもの
ではなく、それぞれの層のＩｎ組成比ｘ１、ｘ２、ｘ
３、ｘ４、ｘ５の大小関係がｘ１＜ｘ２＜ｘ３、ｘ５＜
ｘ４＜ｘ３が保証されているならば、歪層としてミスフ
ィット転移が発生しない範囲に於いて該Ｉｎ組成比を適
宜変更することが可能である。
【００４６】同様に第１及び第５のノンドープＩｎＧａ
Ａｓ層２１３ａ、２１３ｅについてもそのＩｎ組成を変
化させることが可能であり、ＩｎＰ材料に格子整合する
０．５３を選んでも良い。特に、この第１及び第５のノ
ンドープＩｎＧａＡｓ層２１３ａ、２１３ｅについては
そのＩｎ組成比を逆に０．５３より小さい値に選んでも
良い。こうすることでチャネルの臨界膜厚は増加し、ト
ータルのチャネル膜厚を大きくすることが可能となる。
Ａｓ層２１３ａ、２１３ｅについてもそのＩｎ組成を変
化させることが可能であり、ＩｎＰ材料に格子整合する
０．５３を選んでも良い。特に、この第１及び第５のノ
ンドープＩｎＧａＡｓ層２１３ａ、２１３ｅについては
そのＩｎ組成比を逆に０．５３より小さい値に選んでも
良い。こうすることでチャネルの臨界膜厚は増加し、ト
ータルのチャネル膜厚を大きくすることが可能となる。
【００４７】実施例６ 本発明（請求項６）の半導体装置の構造の１例を示す構
造は実施例４の図６と同じであるがＩｎＧａＡｓ層の組
成の関係が異なっている。
造は実施例４の図６と同じであるがＩｎＧａＡｓ層の組
成の関係が異なっている。
【００４８】半絶縁性ＩｎＰ基板２１１上にノンドープ
Ｉｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ層２１２が８００ｎｍの
厚さで、第１のノンドープＩｎ0 . 6 Ｇａ0 . 4 Ａｓ層
２１３ａが３ｎｍの厚さで、第２のノンドープＩｎ
0 . 6 5 Ｇａ0 . 3 5 Ａｓ層２１３ｂが３ｎｍの厚さ
で、第３のノンドープＩｎ0 . 7 2 Ｇａ0 . 2 8 Ａｓ層
２１３ｃが３ｎｍの厚さで、第４のノンドープＩｎ
0 . 8 Ｇａ0 . 2 Ａｓ層２１３ｄが３ｎｍの厚さで、第
５のノンドープＩｎ0 . 6 Ｇａ0 . 4 Ａｓ層２１３ｅが
３ｎｍの厚さで、ノンドープＩｎ0 . 5 2 Ａｌ0 . 4 8
Ａｓ層２１４が３ｎｍの厚さで、２×１０1 8 ｃｍ- 3
ｎ型にドープされたＩｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ電子
供給層２１５が３０ｎｍの厚さで、ノンドープＩｎ
0 . 5 2 Ａｌ0 . 4 8 Ａｓショットキー層２１６が２０
ｎｍの厚さで、５×１０1 8 ｃｍ- 3 の濃度にｎ型にＳ
ｉドープされたＩｎ0 . 5 3 Ｇａ0 . 4 7 Ａｓキャップ
層２１７が３０ｎｍの厚さで、それぞれ順次結晶成長さ
れる。
Ｉｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ層２１２が８００ｎｍの
厚さで、第１のノンドープＩｎ0 . 6 Ｇａ0 . 4 Ａｓ層
２１３ａが３ｎｍの厚さで、第２のノンドープＩｎ
0 . 6 5 Ｇａ0 . 3 5 Ａｓ層２１３ｂが３ｎｍの厚さ
で、第３のノンドープＩｎ0 . 7 2 Ｇａ0 . 2 8 Ａｓ層
２１３ｃが３ｎｍの厚さで、第４のノンドープＩｎ
0 . 8 Ｇａ0 . 2 Ａｓ層２１３ｄが３ｎｍの厚さで、第
５のノンドープＩｎ0 . 6 Ｇａ0 . 4 Ａｓ層２１３ｅが
３ｎｍの厚さで、ノンドープＩｎ0 . 5 2 Ａｌ0 . 4 8
Ａｓ層２１４が３ｎｍの厚さで、２×１０1 8 ｃｍ- 3
ｎ型にドープされたＩｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ電子
供給層２１５が３０ｎｍの厚さで、ノンドープＩｎ
0 . 5 2 Ａｌ0 . 4 8 Ａｓショットキー層２１６が２０
ｎｍの厚さで、５×１０1 8 ｃｍ- 3 の濃度にｎ型にＳ
ｉドープされたＩｎ0 . 5 3 Ｇａ0 . 4 7 Ａｓキャップ
層２１７が３０ｎｍの厚さで、それぞれ順次結晶成長さ
れる。
【００４９】ｎ型ＩｎＧａＡｓキャップ層２１７上にソ
ース電極２１８、ドレイン電極２１９がＡｕＧｅとＮｉ
の蒸着及びそれに続く熱処理アロイ工程により形成され
ており、該オーミック電極間にノンドープＩｎＡｌＡｓ
ショツトキー層２１６の途中までエッチング除去された
リセス領域内部にＴｉとＰｔとＡｕにより構成されたシ
ョットキーゲート電極２２０が形成されてなる。
ース電極２１８、ドレイン電極２１９がＡｕＧｅとＮｉ
の蒸着及びそれに続く熱処理アロイ工程により形成され
ており、該オーミック電極間にノンドープＩｎＡｌＡｓ
ショツトキー層２１６の途中までエッチング除去された
リセス領域内部にＴｉとＰｔとＡｕにより構成されたシ
ョットキーゲート電極２２０が形成されてなる。
【００５０】本実施例の電界効果トランジスタに於いて
は、第１、第２、第３、第４及び第５のノンドープＩｎ
ＧａＡｓ層それぞれ２１３ａ、２１３ｂ、２１３ｃ、２
１３ｄ、２１３ｅで形成される量子井戸中に２次元電子
ガスが形成され、この２次元電子ガスをチャネルとして
動作する。２次元電子ガスはある分布をもってこの５層
に跨る量子井戸に存在するが、両界面付近に比べるとチ
ャネルの中央付近である第２、第３、第４のノンドープ
ＩｎＧａＡｓ層２１３ｂ、２１３ｃ、２１３ｄ中に電子
分布の中心は存在する。
は、第１、第２、第３、第４及び第５のノンドープＩｎ
ＧａＡｓ層それぞれ２１３ａ、２１３ｂ、２１３ｃ、２
１３ｄ、２１３ｅで形成される量子井戸中に２次元電子
ガスが形成され、この２次元電子ガスをチャネルとして
動作する。２次元電子ガスはある分布をもってこの５層
に跨る量子井戸に存在するが、両界面付近に比べるとチ
ャネルの中央付近である第２、第３、第４のノンドープ
ＩｎＧａＡｓ層２１３ｂ、２１３ｃ、２１３ｄ中に電子
分布の中心は存在する。
【００５１】第２のノンドープＩｎＧａＡｓ層２１３ｂ
に於けるＩｎ組成が第１のノンドープＩｎＧａＡｓ層２
１３ａ及び第５のノンドープＩｎＧａＡｓ層２１３ｅの
Ｉｎ組成である０．６を越える０．６５であり、更に第
３のノンドープＩｎＧａＡｓ層２１３ｃのＩｎ組成はそ
れを越える０．７２に設定している。又更に、第４のノ
ンドープＩｎＧａＡｓ層２１３ｄのＩｎ組成は０．８に
設定され、チャネル中で最もＩｎ組成が高くなってい
る。量子井戸の構造をこのようにすることでそこに蓄積
するチャネル電子の分布中心はチャネルの表面側にシフ
トする事になり、デバイスの動作バイアスが大電流で動
作する際は有効な電子分布となる。走行電子の多くはチ
ャネルのこのようなＩｎ濃度分布を反映して高速動作
し、デバイスの特性向上を保証する。図９に本実施例に
於けるデバイス構造のゲート直下のバンドダイアグラム
及び電子の分布状態を、チャネル中のＩｎ組成比と対応
させて示す。
に於けるＩｎ組成が第１のノンドープＩｎＧａＡｓ層２
１３ａ及び第５のノンドープＩｎＧａＡｓ層２１３ｅの
Ｉｎ組成である０．６を越える０．６５であり、更に第
３のノンドープＩｎＧａＡｓ層２１３ｃのＩｎ組成はそ
れを越える０．７２に設定している。又更に、第４のノ
ンドープＩｎＧａＡｓ層２１３ｄのＩｎ組成は０．８に
設定され、チャネル中で最もＩｎ組成が高くなってい
る。量子井戸の構造をこのようにすることでそこに蓄積
するチャネル電子の分布中心はチャネルの表面側にシフ
トする事になり、デバイスの動作バイアスが大電流で動
作する際は有効な電子分布となる。走行電子の多くはチ
ャネルのこのようなＩｎ濃度分布を反映して高速動作
し、デバイスの特性向上を保証する。図９に本実施例に
於けるデバイス構造のゲート直下のバンドダイアグラム
及び電子の分布状態を、チャネル中のＩｎ組成比と対応
させて示す。
【００５２】チャネルに用いられているＩｎＧａＡｓ層
２１３ａ、２１３ｂ、２１３ｃ、２１３ｄ、２１３ｅの
Ｉｎ組成は本実施例に於いては０．６に設定した第１及
び第５のノンドープＩｎＧａＡｓ層の間に０．６５設定
のＩｎＧａＡｓ層を第２のノンドープチャネル層２１３
ｂに、又０．７２設定のＩｎＧａＡｓ層を第３のノンド
ープチャネル層２１３ｃに、又０．８設定のＩｎＧａＡ
ｓ層を第４のノンドープチャネル層２１３ｄに用いてい
るが、本発明はこれらのノンドープＩｎＧａＡｓ層に於
けるＩｎ組成比をこの値に限定するものではなく、それ
ぞれの層のＩｎ組成比ｘ１、ｘ２、ｘ３、ｘ４、ｘ５の
大小関係ｘ１＜ｘ２＜ｘ３＜ｘ４、ｘ５＜ｘ４が保証さ
れているならば、歪層としてミスフィット転移が発生し
ない範囲に於いて該Ｉｎ組成比を適宜変更することが可
能である。
２１３ａ、２１３ｂ、２１３ｃ、２１３ｄ、２１３ｅの
Ｉｎ組成は本実施例に於いては０．６に設定した第１及
び第５のノンドープＩｎＧａＡｓ層の間に０．６５設定
のＩｎＧａＡｓ層を第２のノンドープチャネル層２１３
ｂに、又０．７２設定のＩｎＧａＡｓ層を第３のノンド
ープチャネル層２１３ｃに、又０．８設定のＩｎＧａＡ
ｓ層を第４のノンドープチャネル層２１３ｄに用いてい
るが、本発明はこれらのノンドープＩｎＧａＡｓ層に於
けるＩｎ組成比をこの値に限定するものではなく、それ
ぞれの層のＩｎ組成比ｘ１、ｘ２、ｘ３、ｘ４、ｘ５の
大小関係ｘ１＜ｘ２＜ｘ３＜ｘ４、ｘ５＜ｘ４が保証さ
れているならば、歪層としてミスフィット転移が発生し
ない範囲に於いて該Ｉｎ組成比を適宜変更することが可
能である。
【００５３】同様に第１及び第５のノンドープＩｎＧａ
Ａｓ層２１３ａ、２１３ｅについてもそのＩｎ組成を変
化させることが可能であり、ＩｎＰ材料に格子整合する
０．５３を選んでも良い。特に、この第１及び第５のノ
ンドープＩｎＧａＡｓ層２１３ａ、２１３ｅについては
そのＩｎ組成比を逆に０．５３より小さい値に選んでも
良い。こうすることでチャネルの臨界膜厚は増加し、ト
ータルのチャネル膜厚を大きくすることがか可能とな
る。
Ａｓ層２１３ａ、２１３ｅについてもそのＩｎ組成を変
化させることが可能であり、ＩｎＰ材料に格子整合する
０．５３を選んでも良い。特に、この第１及び第５のノ
ンドープＩｎＧａＡｓ層２１３ａ、２１３ｅについては
そのＩｎ組成比を逆に０．５３より小さい値に選んでも
良い。こうすることでチャネルの臨界膜厚は増加し、ト
ータルのチャネル膜厚を大きくすることがか可能とな
る。
【００５４】以上、実施例１から実施例６まで、本発明
の具体例を提示した。これらの実施例に於いては特定の
材料、特定の具体的数字を挙げて説明したがこれは理解
を容易にするためのものであり、例えばゲート電極に用
いる金属として使用できるものはＴｉ／Ｐｔ／Ａｕに限
るものではなく、ショットキー接合を形成するものであ
ればよく、この金属組成が本発明の本質的な効果に変化
をもたらせるものではない。又、各層の厚さに関して
も、必ずしもここに例として示したものに限らない。
の具体例を提示した。これらの実施例に於いては特定の
材料、特定の具体的数字を挙げて説明したがこれは理解
を容易にするためのものであり、例えばゲート電極に用
いる金属として使用できるものはＴｉ／Ｐｔ／Ａｕに限
るものではなく、ショットキー接合を形成するものであ
ればよく、この金属組成が本発明の本質的な効果に変化
をもたらせるものではない。又、各層の厚さに関して
も、必ずしもここに例として示したものに限らない。
【００５５】更に、本実施例に於いては電子供給層の不
純物分布は一様ドープとしているが、これに限られるも
のではなく、例えば深さ方向に段階状に不純物濃度が変
化したり、不純物分布を局在させたり（例えばプレーナ
ドープ）する事も可能である。
純物分布は一様ドープとしているが、これに限られるも
のではなく、例えば深さ方向に段階状に不純物濃度が変
化したり、不純物分布を局在させたり（例えばプレーナ
ドープ）する事も可能である。
【００５６】
【発明の効果】本発明により、ＩｎＡｌＡｓ／ＩｎＧａ
Ａｓヘテロ接合による２次元電子ガスＦＥＴにおいてチ
ャネル電子濃度の向上が図られ、かつチャネル走行電子
の有効質量の低減並びに実効ドリフト速度の向上が得ら
れる。これはデバイスに於ける高周波動作の向上に反映
し、遮断周波数、雑音特性、高出力特性等のデバイス特
性の向上を実現する。
Ａｓヘテロ接合による２次元電子ガスＦＥＴにおいてチ
ャネル電子濃度の向上が図られ、かつチャネル走行電子
の有効質量の低減並びに実効ドリフト速度の向上が得ら
れる。これはデバイスに於ける高周波動作の向上に反映
し、遮断周波数、雑音特性、高出力特性等のデバイス特
性の向上を実現する。
【図１】本発明を説明するための構造断面図である。
【図２】本発明を説明するためのバンドダイアグラムを
チャネルのＩｎ組成比と対応させて示した図である。
チャネルのＩｎ組成比と対応させて示した図である。
【図３】本発明を説明するための構造断面図である。
【図４】本発明を説明するためのバンドダイアグラムを
チャネルのＩｎ組成比と対応させて示した図である。
チャネルのＩｎ組成比と対応させて示した図である。
【図５】本発明を説明するためのバンドダイアグラムを
チャネルのＩｎ組成比と対応させて示した図である。
チャネルのＩｎ組成比と対応させて示した図である。
【図６】本発明を説明するための構造断面図である。
【図７】本発明を説明するためのバンドダイアグラムを
チャネルのＩｎ組成比と対応させて示した図である。
チャネルのＩｎ組成比と対応させて示した図である。
【図８】本発明を説明するためのバンドダイアグラムを
チャネルのＩｎ組成比と対応させて示した図である。
チャネルのＩｎ組成比と対応させて示した図である。
【図９】本発明を説明するためのバンドダイアグラムを
チャネルのＩｎ組成比と対応させて示した図である。
チャネルのＩｎ組成比と対応させて示した図である。
【図１０】従来例を説明するための構造断面図である。
【図１１】従来例を説明するためのバンドダイアグラム
をチャネルのＩｎ組成比と対応させて示した図である。
をチャネルのＩｎ組成比と対応させて示した図である。
【図１２】従来例を説明するための構造断面図である。
【図１３】従来例を説明するためのバンドダイアグラム
をチャネルのＩｎ組成比と対応させて示した図である。
をチャネルのＩｎ組成比と対応させて示した図である。
１１、１１１、２１１ 半絶縁性ＩｎＰ基板 １２、１１２、２１２ ノンドープＩｎ0 . 5 2 Ａｌ
0 . 4 8 Ａｓバッファ層 １３ａ、１１３ａ、２１３ａ 第１のノンドープＩｎＧ
ａＡｓ層 １３ｂ、１１３ｂ、２１３ｂ 第２のノンドープＩｎＧ
ａＡｓ層 １３ｃ、１１３ｃ、２１３ｃ 第３のノンドープＩｎＧ
ａＡｓ層 １１３ｄ、２１３ｄ 第４のノンドープＩｎＧａＡｓ層 ２１３ｅ 第５のノンドープＩｎＧａＡｓ層 １４、１１４、２１４ ノンドープＩｎ0 . 5 2 Ａｌ
0 . 4 8 Ａｓスペーサ層 １５、１１５、２１５ ｎ型ノンドープＩｎ0 . 5 2 Ａ
ｌ0 . 4 8 Ａｓ電子供給層 １６、１１６、２１６ ノンドープＩｎ0 . 5 2 Ａｌ
0 . 4 8 Ａｓショットキー層 １７、１１７、２１７ ｎ型ドープＩｎＧａＡｓキャッ
プ層 １８、１１８、２１８ ソース電極 １９、１１９、２１９ ドレイン電極 ２０、１２０、２２０ ゲート電極 ４１１、５１１ 半絶縁性ＩｎＰ基板 ４１２、５１２ａ ノンドープＩｎ0 . 5 2 Ａｌ
0 . 4 8 Ａｓバッファ層 ５１２ｂ ノンドープＩｎ0 . 5 3 Ｇａ0 . 4 7 Ａｓス
ムージング層 ４１３、５１３ ノンドープＩｎＧａＡｓチャネル層 ４１４、５１４ ノンドープＩｎ0 . 5 2 Ａｌ0 . 4 8
Ａｓスペーサ層 ４１５、５１５ ｎ型ドープＩｎ0 . 5 2 Ａｌ0 . 4 8
Ａｓ電子供給層 ４１６、５１６ ノンドープＩｎ0 . 5 2 Ａｌ0 . 4 7
Ａｓショットキー層 ４１７、５１７ ｎ型ドープＩｎＧａＡｓキャップ層 ４１８、５１８ ソース電極 ４１９、５１９ ドレイン電極 ４２０、５２０ ゲート電極
0 . 4 8 Ａｓバッファ層 １３ａ、１１３ａ、２１３ａ 第１のノンドープＩｎＧ
ａＡｓ層 １３ｂ、１１３ｂ、２１３ｂ 第２のノンドープＩｎＧ
ａＡｓ層 １３ｃ、１１３ｃ、２１３ｃ 第３のノンドープＩｎＧ
ａＡｓ層 １１３ｄ、２１３ｄ 第４のノンドープＩｎＧａＡｓ層 ２１３ｅ 第５のノンドープＩｎＧａＡｓ層 １４、１１４、２１４ ノンドープＩｎ0 . 5 2 Ａｌ
0 . 4 8 Ａｓスペーサ層 １５、１１５、２１５ ｎ型ノンドープＩｎ0 . 5 2 Ａ
ｌ0 . 4 8 Ａｓ電子供給層 １６、１１６、２１６ ノンドープＩｎ0 . 5 2 Ａｌ
0 . 4 8 Ａｓショットキー層 １７、１１７、２１７ ｎ型ドープＩｎＧａＡｓキャッ
プ層 １８、１１８、２１８ ソース電極 １９、１１９、２１９ ドレイン電極 ２０、１２０、２２０ ゲート電極 ４１１、５１１ 半絶縁性ＩｎＰ基板 ４１２、５１２ａ ノンドープＩｎ0 . 5 2 Ａｌ
0 . 4 8 Ａｓバッファ層 ５１２ｂ ノンドープＩｎ0 . 5 3 Ｇａ0 . 4 7 Ａｓス
ムージング層 ４１３、５１３ ノンドープＩｎＧａＡｓチャネル層 ４１４、５１４ ノンドープＩｎ0 . 5 2 Ａｌ0 . 4 8
Ａｓスペーサ層 ４１５、５１５ ｎ型ドープＩｎ0 . 5 2 Ａｌ0 . 4 8
Ａｓ電子供給層 ４１６、５１６ ノンドープＩｎ0 . 5 2 Ａｌ0 . 4 7
Ａｓショットキー層 ４１７、５１７ ｎ型ドープＩｎＧａＡｓキャップ層 ４１８、５１８ ソース電極 ４１９、５１９ ドレイン電極 ４２０、５２０ ゲート電極
Claims (6)
- 【請求項１】 半絶縁性ＩｎＰ基板上に、バッファ層、
ノンドープチャネル層、ｎ型不純物ドープされた電子供
給層がこの順で積層された電界効果トランジスタに於い
て、前記ノンドープチャネル層はＩｎx 1 Ｇａ1 - x 1
Ａｓ層、Ｉｎx 2 Ｇａ1 - x 2 Ａｓ層、Ｉｎx 3 Ｇａ
1 - x 3 Ａｓ層がこの順で前記バッファ層から前記電子
供給層にむかう方向に積層された構造であると共に、
０．４＜ｘ１＜ｘ２＜０．９及び０．４＜ｘ３＜ｘ２＜
０．９を充たすことを特徴とする電界効果トランジス
タ。 - 【請求項２】 半絶縁性ＩｎＰ基板上に、バッファ層、
ノンドープチャネル層、ｎ型不純物がドープされた電子
供給層がこの順で積層された電界効果トランジスタに於
いて、前記ノンドープチャネル層はＩｎx 1 Ｇａ
1 - x 1 Ａｓ層、Ｉｎx 2 Ｇａ1 - x 2 Ａｓ層、Ｉｎ
x 3 Ｇａ1 - x 3 Ａｓ層、Ｉｎx 4 Ｇａ1 - x4 Ａｓ層
がこの順で前記バッファ層から前記電子供給層にむかう
方向に積層された構造であると共に、０．４＜ｘ１＜ｘ
２＜０．９及び０．４＜ｘ４＜ｘ３＜ｘ２＜０．９を充
たすことを特徴とする電界効果トランジスタ。 - 【請求項３】 半絶縁性ＩｎＰ基板上に、バッファ層、
ノンドープチャネル層、ｎ型不純物がドープされた電子
供給層がこの順で積層された電界効果トランジスタに於
いて、前記ノンドープチャネル層はＩｎx 1 Ｇａ
1 - x 1 Ａｓ層、Ｉｎx 2 Ｇａ1 - x 2 Ａｓ層、Ｉｎ
x 3 Ｇａ1 - x 3 Ａｓ層、Ｉｎx 4 Ｇａ1 - x4 Ａｓ層
がこの順で前記バッファ層から前記電子供給層にむかう
方向に積層された構造であると共に、０．４＜ｘ１＜ｘ
２＜ｘ３＜０．９及び０．４＜ｘ４＜ｘ３＜０．９を充
たすことを特徴とする電界効果トランジスタ。 - 【請求項４】 半絶縁性ＩｎＰ基板上に、バッファ層、
ノンドープチャネル層、ｎ型不純物がドープされた電子
供給層がこの順で積層された電界効果トランジスタに於
いて、前記ノンドープチャネル層はＩｎx 1 Ｇａ
1 - x 1 Ａｓ層、Ｉｎx 2 Ｇａ1 - x 2 Ａｓ層、Ｉｎ
x 3 Ｇａ1 - x 3 Ａｓ層、Ｉｎx 4 Ｇａ1 - x 4 Ａｓ
層、Ｉｎx 5 Ｇａ1 - x 5 Ａｓ層がこの順で前記バッフ
ァ層から前記電子供給層にむかう方向に積層された構造
であると共に、０．４＜ｘ１＜ｘ２＜０．９及び０．４
＜ｘ５＜ｘ４＜ｘ３＜ｘ２＜０．９を充たすことを特徴
とする電界効果トランジスタ。 - 【請求項５】 半絶縁性ＩｎＰ基板上に、バッファ層、
ノンドープチャネル層、ｎ型不純物がドープされた電子
供給層がこの順で積層された電界効果トランジスタに於
いて、前記ノンドープチャネル層はＩｎx 1 Ｇａ
1 - x 1 Ａｓ層、Ｉｎx 2 Ｇａ1 - x 2 Ａｓ層、Ｉｎ
x 3 Ｇａ1 - x 3 Ａｓ層、Ｉｎx 4 Ｇａ1 - x4 Ａｓ
層、Ｉｎx 5 Ｇａ1 - x 5 Ａｓ層がこの順で前記バッフ
ァ層から前記電子供給層にむかう方向に積層された構造
であると共に、０．４＜ｘ１＜ｘ２＜ｘ３＜０．９及び
０．４＜ｘ５＜ｘ４＜ｘ３＜０．９を充たすことを特徴
とする電界効果トランジスタ。 - 【請求項６】 半絶縁性ＩｎＰ基板上に、バッファ層、
ノンドープチャネル層、ｎ型不純物がドープされた電子
供給層がこの順で積層された電界効果トランジスタに於
いて、前記ノンドープチャネル層はＩｎx 1 Ｇａ
1 - x 1 Ａｓ層、Ｉｎx 2 Ｇａ1 - x 2 Ａｓ層、Ｉｎ
x 3 Ｇａ1 - x 3 Ａｓ層、Ｉｎx 4 Ｇａ1 - x4 Ａｓ
層、Ｉｎx 5 Ｇａ1 - x 5 Ａｓ層がこの順で前記バッフ
ァ層から前記電子供給層にむかう方向に積層された構造
であると共に、０．４＜ｘ１＜ｘ２＜ｘ３＜ｘ４＜０．
９及び０．４＜ｘ５＜ｘ４＜０．９を充たすことを特徴
とする電界効果トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4113283A JP2674420B2 (ja) | 1992-05-06 | 1992-05-06 | 電界効果トランジスタ |
| US08/056,540 US5453631A (en) | 1992-05-06 | 1993-05-05 | Field effect transistor having a multi-layer channel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4113283A JP2674420B2 (ja) | 1992-05-06 | 1992-05-06 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05315365A true JPH05315365A (ja) | 1993-11-26 |
| JP2674420B2 JP2674420B2 (ja) | 1997-11-12 |
Family
ID=14608257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4113283A Expired - Lifetime JP2674420B2 (ja) | 1992-05-06 | 1992-05-06 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2674420B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06140435A (ja) * | 1992-10-27 | 1994-05-20 | Nippondenso Co Ltd | ヘテロ接合を有する化合物半導体基板およびそれを用いた電界効果トランジスタ |
| EP0658941A2 (en) * | 1993-12-16 | 1995-06-21 | Nec Corporation | Field effect transistor |
| JPH07312421A (ja) * | 1994-05-17 | 1995-11-28 | Nec Corp | 電界効果トランジスタ及びその製造方法 |
| JP2014033080A (ja) * | 2012-08-03 | 2014-02-20 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果型トランジスタ構造の製造方法及び電界効果型トランジスタ構造 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05160162A (ja) * | 1991-12-05 | 1993-06-25 | Nec Corp | 電界効果トランジスタ |
-
1992
- 1992-05-06 JP JP4113283A patent/JP2674420B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05160162A (ja) * | 1991-12-05 | 1993-06-25 | Nec Corp | 電界効果トランジスタ |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06140435A (ja) * | 1992-10-27 | 1994-05-20 | Nippondenso Co Ltd | ヘテロ接合を有する化合物半導体基板およびそれを用いた電界効果トランジスタ |
| EP0658941A2 (en) * | 1993-12-16 | 1995-06-21 | Nec Corporation | Field effect transistor |
| EP0658941A3 (en) * | 1993-12-16 | 1995-07-05 | Nec Corporation | Field effect transistor |
| US5608239A (en) * | 1993-12-16 | 1997-03-04 | Nec Corporation | Field effect transistor |
| JPH07312421A (ja) * | 1994-05-17 | 1995-11-28 | Nec Corp | 電界効果トランジスタ及びその製造方法 |
| JP2014033080A (ja) * | 2012-08-03 | 2014-02-20 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果型トランジスタ構造の製造方法及び電界効果型トランジスタ構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2674420B2 (ja) | 1997-11-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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