JP2017523589A - 同じダイ上にＧｅ／ＳｉＧｅチャネルおよびＩＩＩ−Ｖ族チャネルのトランジスタを形成するための技術 - Google Patents

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Abstract

同じダイの上にＧｅ／ＳｉＧｅチャネルおよびＩＩＩ−Ｖ族チャネルトランジスタを形成するための複数の技術が、開示される。技術は、Ｇｅ／ＳｉＧｅまたはＩＩＩ−Ｖ族材料の疑似基板をＳｉまたは絶縁体基板の上に堆積させる段階を含む。疑似基板は、次に、複数のフィンへとパターニングされ得、複数のフィンのサブセットは、Ｇｅ／ＳｉＧｅまたはＩＩＩ−Ｖ族材料のうち他方によって置き換えられ得る。例えば、複数のＧｅ／ＳｉＧｅフィンは、ｐ−ＭＯＳトランジスタに使用され得、ＩＩＩ−Ｖ族材料のフィンは、ｎ−ＭＯＳトランジスタに使用され得、両方のセットのフィンは、ＣＭＯＳデバイスに使用され得る。場合によっては、複数のフィンのサブセットのチャネル領域だけが、例えば置き換えゲートプロセス中に置き換えられる。場合によっては、複数のフィンのいくつかまたは全てが、１または複数のナノワイヤまたはナノリボンへと形成されてよく、またはそれらによって置き換えられてよい。

Description

半導体基板上に形成されるトランジスタ、ダイオード、レジスタ、コンデンサ、および他の受動および能動電子デバイスを含む、基板上の回路デバイスの性能および収益の増加を図ることが、これらのデバイスの設計、製造および動作中における主要な因子と通常みなされている。例えば、相補型金属酸化膜半導体（ＣＭＯＳ）デバイスにおいて使用されるもの等の、金属酸化膜半導体（ＭＯＳ）のトランジスタ半導体デバイスの設計および製造または形成中に、ｎ型ＭＯＳデバイス（ｎ−ＭＯＳ）チャネルにおける複数の電子（キャリア）の動きを増加させ、ｐ型ＭＯＳデバイス（ｐ−ＭＯＳ）チャネルにおける複数の正電荷のホール（キャリア）の動きを増加させることが、しばしば望まれる。
本開示の１または複数の実施形態による、集積回路を形成する方法を示す。 様々な実施形態による、図１の方法を実行する場合に形成される複数の例示的構造を示す。 様々な実施形態による、図１の方法を実行する場合に形成される複数の例示的構造を示す。 様々な実施形態による、図１の方法を実行する場合に形成される複数の例示的構造を示す。 様々な実施形態による、図１の方法を実行する場合に形成される複数の例示的構造を示す。 様々な実施形態による、図１の方法を実行する場合に形成される複数の例示的構造を示す。 様々な実施形態による、図１の方法を実行する場合に形成される複数の例示的構造を示す。 様々な実施形態による、図１の方法を実行する場合に形成される複数の例示的構造を示す。 様々な実施形態による、図１の方法を実行する場合に形成される複数の例示的構造を示す。 一実施形態による、複数のフィン型構成を有する２つのトランジスタ、Ｇｅ／ＳｉＧｅまたはＩＩＩ−Ｖ族材料を備える第１のトランジスタ、および、Ｇｅ／ＳｉＧｅまたはＩＩＩ−Ｖ族材料のうち他方を備える第２のトランジスタを含む集積回路を示す。 一実施形態による、複数のフィン型構成を有する２つのトランジスタ、Ｇｅ／ＳｉＧｅまたはＩＩＩ−Ｖ族材料を備える第１のトランジスタと、Ｇｅ／ＳｉＧｅまたはＩＩＩ−Ｖ族材料を備えるソース／ドレイン領域、および、Ｇｅ／ＳｉＧｅまたはＩＩＩ−Ｖ族材料のうち他方を含むチャネル領域を含む第２のトランジスタと、を含む集積回路を示す。 一実施形態による、複数のトランジスタがナノワイヤ構成を有する点を除いては、図３Ａに示されるものと同様である集積回路を示す。 一実施形態による、複数のトランジスタがナノワイヤ構成を有する点を除いては、図３Ｂに示されるものと同様である集積回路を示す。 いくつかの実施形態に従って、それらのトランジスタのうち一方がフィン型構成を有し、他方がナノワイヤ構成を有する点を除いては、図３Ａ〜図３Ｂで示されるものとそれぞれ同様である集積回路を示す。 いくつかの実施形態による、上記トランジスタのうち一方がフィン型構成を有し、他方がナノワイヤ構成を有する点を除いては図３Ａ〜図３Ｂで示されるものとそれぞれ同様である集積回路を示す。 例示的実施形態による、本明細書において開示される複数の技術を用いて形成される集積回路構造またはデバイスで実装されるコンピューティングシステムを示す。
複数の技術は、同じダイの上にＧｅ／ＳｉＧｅチャネルおよびＩＩＩ−Ｖ族チャネルトランジスタを形成することについて、開示される。複数の技術は、Ｓｉまたは絶縁体基板の上にＧｅ／ＳｉＧｅまたはＩＩＩ−Ｖ族材料の疑似基板を堆積することを含む。疑似基板は、次に、複数のフィンへとパターニングされ得、複数のフィンのサブセットは、Ｇｅ／ＳｉＧｅまたはＩＩＩ−Ｖ族材料のうち他方によって置き換えられ得る。複数のＧｅ／ＳｉＧｅフィンは、複数のｐ−ＭＯＳトランジスタに使用され得、複数のＩＩＩ−Ｖ族材料のフィンは、ｎ−ＭＯＳトランジスタに使用され得、両方のセットのフィンは、ＣＭＯＳデバイスに使用され得る。いくつかの例において、複数のフィンのサブセットの複数のチャネル領域だけが、例えば置き換えゲートプロセス中に置き換えられる。いくつかの例において、複数のフィンのいくつかまたは全てが、１または複数のナノワイヤまたはナノリボンへと形成されるか、またはそれらと置き換えられる。多数の構成および変形が、本開示に照らせば明らかであろう。
概要 いくつかの用途において、ゲルマニウム（Ｇｅ）またはシリコンゲルマニウム（ＳｉＧｅ）チャネルを有するトランジスタ（例えば、ｐ−ＭＯＳデバイス用）およびＩＩＩ−Ｖ族材料チャネルを有するトランジスタ（例えば、ｎ−ＭＯＳデバイス用）を形成することが望ましくてよい。ＣＭＯＳデバイス等のＧｅ／ＳｉＧｅチャネルおよびＩＩＩ−Ｖ族チャネルトランジスタデバイスの両方を含む構造およびデバイスを形成することは、例えば、性能および歩留まりに影響を及ぼし得る重要な課題を伴う。シリコン（Ｓｉ）は比較的一般的で、安価で豊富なウェハ材料であるが、それは、その上に直接作成されたＧｅ／ＳｉＧｅチャネルおよびＩＩＩ−Ｖ族チャネルトランジスタデバイスの両方を適切にサポートできない場合がある。例えば、電気キャリア移動度の劣化、界面トラップ密度およびドーパントが複数の転位へと移行／分離する（および可能性としてそれによって全体的に短絡させる）の可能性等の複数の問題は、Ｇｅ／ＳｉＧｅおよびＩＩＩ−Ｖ族材料の両方をＳｉ基板の上に直接堆積する場合にもたらされる著しい欠陥密度に起因して発生し得る。
従って、本開示の１または複数の実施形態に従って、複数の技術が、同じダイの上にＧｅ／ＳｉＧｅチャネルおよびＩＩＩ−Ｖ族チャネルトランジスタの両方を形成するために開示される。いくつかの実施形態において、複数の技術は、Ｓｉ基板の上にＧｅ／ＳｉＧｅまたはＩＩＩ−Ｖ族の疑似基板を最初にブランケット堆積することを含み、その後に疑似基板においてＧｅ／ＳｉＧｅまたはＩＩＩ−Ｖ族材料のうち他方を形成することが続く。例えば、ＧｅまたはＳｉＧｅが（例えば、ｐ−ＭＯＳデバイスを形成すべく）Ｓｉ基板の上にブランケット堆積される場合、Ｇｅ／ＳｉＧｅの疑似基板が、（例えば、ｎ−ＭＯＳデバイスを形成すべく）ＩＩＩ−Ｖ族材料の堆積用の基板として使用され得る。別の例において、ＩＩＩ−Ｖ族材料が（例えば、ｎ−ＭＯＳデバイスを形成すべく）Ｓｉ基板の上にブランケット堆積される場合、ＩＩＩ−Ｖ族層が次に、（例えば、ｐ−ＭＯＳデバイスを形成すべく）Ｇｅ／ＳｉＧｅ材料の堆積のための疑似基板として使用され得る。Ｓｉ基板の上にブランケット形態で、Ｇｅ／ＳｉＧｅまたはＩＩＩ−Ｖ族材料のうち１つを最初に堆積することを実行することによって、（例えば、Ｓｉ基板の上に複数の材料のフィン構造またはチャネル領域だけを製造すること等、複数の材料の非ブランケット堆積と比較して）より高い品質の堆積が実現され得る。ブランケット堆積は、また、疑似基板の上で複数のエッチングおよび熱処理を実行する際に、例えば、同じ処理をパターニングされたＳｉウェハの上で実行することと比較して、より高い柔軟性を提供する。さらに、ＩＩＩ−Ｖ族材料の上にＧｅ／ＳｉＧｅを堆積すること、およびＧｅ／ＳｉＧｅの上にＩＩＩ−Ｖ族材料を堆積することは、Ｓｉの上にＧｅ／ＳｉＧｅまたはＩＩＩ−Ｖ族材料を堆積することと比較して（例えば、少なくとも適合性の観点から）、有利であり得る。
複数の他の実施形態において、Ｇｅ／ＳｉＧｅまたはＩＩＩ−Ｖ族材料の最初のブランケット堆積は、例えば、Ｇｅ・オン・インシュレータ（ＧＯＩ）、ＳｉＧｅ・オン・インシュレータ（ＳＧＯＩ）、またはＩＩＩ−Ｖ族材料・オン・インシュレータ（例えば、ＧａＡｓＯＩ）構造を形成すべく、Ｓｉ基板とは異なり、絶縁体基板の上で実行され得る。そのような実施形態において、例えばｐ−ＭＯＳおよびｎ−ＭＯＳデバイスの両方を同じダイの上で集積すべく、Ｇｅ／ＳｉＧｅまたはＩＩＩ−Ｖ族材料のうち他方が次に、形成された構造の上に堆積され得る。本開示に照らして明らかであるように、本明細書において開示される複数の技術は、プレーナ型、フィン型、および／またはナノワイヤトランジスタ構成を形成するのに使用されてもよい。いくつかの実施形態において、複数の異なるトランジスタ構成の組み合わせが、同じダイまたは集積回路の上で、本明細書で記載された複数の技術を用いて使用され得る。例えば、実施形態において、ＣＭＯＳデバイスは、Ｇｅ／ＳｉＧｅチャネルのｐ−ＭＯＳデバイスおよびＩＩＩ−Ｖ族チャネルのｎ−ＭＯＳデバイスを含んで形成されてよく、本明細書でさらに詳細に説明されるように、ｐ−ＭＯＳまたはｎ−ＭＯＳデバイスのうち一方がフィン型構成を有し、他方がナノワイヤ構成を有する。ブランケット堆積は、本明細書で様々に使用されるように、材料（例えば、疑似基板の材料）の堆積または成長を含み、ここで堆積／成長させられた材料は、複数のトランジスタが本明細書に記載される複数の技術を用いて形成される基板領域のかなりの部分を覆う。場合によっては、ブランケット堆積は、ウェハまたはダイまたは他の適切なサイズを有する基板の全体を覆ってよい一方で、他の場合、ブランケット堆積は、複数のトランジスタが形成されるウェハ／ダイ／基板の領域を覆うだけであってもよい。
いくつかの実施形態において、Ｇｅ／ＳｉＧｅ材料は（Ｓｉまたは絶縁体基板の上にブランケット堆積されようと、ＩＩＩ−Ｖ族の疑似基板の上に堆積されようと）、Ｇｅおよび／またはＳｉ１‐ｘＧｅｘ（例えば、ｘ＞０．８または０．４＞ｘ＞０．２）を備えてよい。いくつかの実施形態において、ＩＩＩ−Ｖ族層は（Ｓｉまたは絶縁体基板の上にブランケット堆積されようと、Ｇｅ／ＳｉＧｅの疑似基板の上に堆積されようと）、単一のＩＩＩ−Ｖ族材料または複数のＩＩＩ−Ｖ族材料のスタックを備えてよい。例えば、いくつかの実施形態において、ＩＩＩ−Ｖ族層は、砒化ガリウム（ＧａＡｓ）またはリン化インジウム（ＩｎＰ）の単一の層、あるいはＩｎＰ／ＩｎＧａＡｓ／ＩｎＡｓ等のＩＩＩ−Ｖ族材料の多層スタックを備えてよい。本開示に照らし、多数の他のＧｅ／ＳｉＧｅおよびＩＩＩ−Ｖ族材料の構成が明らかであろう。本明細書において様々に説明されるように、Ｇｅ／ＳｉＧｅおよびＩＩＩ−Ｖ族材料は、最終用途または対象の用途に応じて、歪ませられ、および／またはドープを含む。いくつかの実施形態において、ＩＩＩ−Ｖ族材料は（単一層スタックであろうと多層スタックであろうと）、例えば、ＩＩＩ−Ｖ族材料がその上に堆積される基板／層へのリーク電流の流れを停止するか、または妨げる内蔵ダイオードを形成すべく、底部付近にｐ型ドープおよび上部付近にｎ型ドープを含んでよい。
いくつかの実施形態において、Ｇｅ／ＳｉＧｅまたはＩＩＩ−Ｖ族の疑似基板が（例えば、Ｓｉまたは絶縁体層の上のブランケット堆積を介して）形成された後、複数のフィンが基板において形成され、シャロートレンチアイソレーションが実行される。置き換えが望まれる複数のフィンのサブセットが、次に、エッチングされ得、Ｇｅ／ＳｉＧｅまたはＩＩＩ−Ｖ族材料のうち他方を堆積させることによって置き換えられ得る。いくつかの実施形態において、置き換えは、そのサブセット内の各フィンのかなりの部分または全体に実行されてよい。しかしながら、複数の他の実施形態において、サブセットのチャネル領域だけが、例えば、置き換え金属ゲート（ＲＭＧ）処理の間に置き換えられてよい。いくつかのそのような実施形態において、（チャネル領域が置き換えられた）複数のフィンのサブセットのソースおよびドレイン領域は、元のＧｅ／ＳｉＧｅまたはＩＩＩ−Ｖ族の基板材料として維持されてよい。
分析すると（例えば、走査／透過電子顕微鏡法（ＳＥＭ／ＴＥＭ）および／または組成マッピングを用いて）、１または複数の実施形態に従って構成された構造またはデバイスは、Ｇｅ／ＳｉＧｅチャネルデバイス（例えば、ｐ−ＭＯＳデバイス）およびＩＩＩ−Ｖ族チャネルデバイス（例えば、ｎ−ＭＯＳデバイス）の両方を含むＳｉまたは絶縁体基板を含むダイを効果的に示し、ここで、材料のうち一方が、他方の上に堆積させられる（例えば、Ｇｅ／ＳｉＧｅがＩＩＩ−Ｖ族材料の疑似基板上に堆積させられるか、またはＩＩＩ−Ｖ族材料が、Ｇｅ／ＳｉＧｅの疑似基板上に堆積させられる）。場合によっては、デバイスは、Ｇｅ／ＳｉＧｅチャネルデバイス（例えば、ｐ−ＭＯＳデバイス）およびＩＩＩ−Ｖ族チャネルデバイス（例えば、ｎ−ＭＯＳデバイス）の両方を含むＣＭＯＳデバイスであってよい。いくつかの実施形態において、性能に関する利点は、例えば、Ｇｅ／ＳｉＧｅまたはＩＩＩ−Ｖ族材料を選択的に堆積することと比較して（例えば、そのような材料の複数のフィンだけを形態すべく）、Ｓｉまたは絶縁体基板の上のＧｅ／ＳｉＧｅまたはＩＩＩ−Ｖ族の疑似基板のブランケット堆積から実現され得る。性能に関する利点は、また、Ｓｉ基板の上にＧｅ／ＳｉＧｅまたはＩＩＩ−Ｖ族材料を堆積させることと比較して、（例えば、複数の疑似基板フィンのサブセットを置き換える場合に）ＩＩＩ−Ｖ族の疑似基板の上にＧｅ／ＳｉＧｅを堆積させること、またはＧｅ／ＳｉＧｅの疑似基板の上にＩＩＩ−Ｖ族材料を堆積させることで実現されてよい。そのような性能に関する利点は、改善された電気キャリア移動度、改善された界面トラップ密度、およびドーパントが複数の転位へと移行／分離する（可能性としてそれによって全体を短絡させる）可能性の減少または排除を含み得る。多数の構成および変形が本開示に照らし、明らかであろう。
アーキテクチャおよび方法論 図１は、本開示の１または複数の実施形態による、集積回路を形成する方法１００を示す。図２Ａ〜図２Ｈは、様々な実施形態による、図１の方法１００を実行した場合に形成される複数の例示的構造を示す。図２Ａ〜図２Ｈの構造は、本明細書において、複数のフィン型トランジスタ構成（例えば、トライゲートまたはｆｉｎＦＥＴ）を形成するコンテキストにおいて主に描かれ記載されるが、本開示は、そのように限定される必要はない。例えば、当該開示に照らして明らかであるように、プレーナ型、デュアルゲート、フィン型、および／またはナノワイヤ（あるいは、ゲートオールアラウンドまたはナノリボン）トランジスタ構成、または他の複数の適切な構成を形成するのに複数の技術が使用され得る。図３Ａ〜図３Ｂ、図４Ａ〜図４Ｂ、および図５Ａ〜図５Ｂは、いくつかの実施形態による、本明細書で記載される複数の技術を用いて形成される様々なトランジスタ構成を含む集積回路を示す。
図１に見られるように、方法１００は、一実施形態による、Ｇｅ／ＳｉＧｅまたはＩＩＩ−Ｖ族の疑似基板２１０をＳｉまたは絶縁体基板２００の上にブランケット堆積することを実行し、図２Ａに示される、例示の結果として生じる構造を形成する段階１０２を含む。基板２００は、Ｓｉバルク基板、Ｓｉ・オン・インシュレータ（ＳＯＩ）構造、または上部層がＳｉであり、その上に疑似基板２１０が堆積され得る基板として用いられ得る何らかの他の適切な多層構造を含んでよい。基板２００は、また、疑似基板２１０が上に形成される酸化物材料または誘電体材料または何らかの他の電気的絶縁材料等の絶縁体であってもよい。基板２００が絶縁体である複数の実施形態において、疑似基板２１０の絶縁体２００の上への堆積は、例えば、Ｇｅ・オン・インシュレータ（ＧＯＩ）、ＳｉＧｅ・オン・インシュレータ（ＳＧＯＩ）、またはＩＩＩ−Ｖ族材料・オン・インシュレータ（例えば、ＧａＡｓＯＩ）構造を形成し得る。ブランケット堆積１０２は、化学気相成長法（ＣＶＤ）、原子層成長法（ＡＬＤ）、液相エピタキシ（ＬＰＥ）、物理気相成長法（ＰＶＤ）、分子ビームエピタキシ（ＭＢＥ）、または疑似基板２１０が基板２００上に形成されることを可能にする任意の他の好適なプロセスを含んでよい。いくつかの例において、疑似基板２１０のブランケットエピタキシャル堆積１０２のための基板２００の表面を準備すべく、化学処理および／または熱処理が別の場所またはその場で実行されてもよい。ブランケット堆積１０２は、疑似基板２１０材料の均一な堆積を含んでよく、またはそれは、（例えば、疑似基板２１０の貫通転位密度を低減すべく）段階的もしくは多層堆積を含んでもよい。ブランケット堆積１０２は、周期的または堆積後のアニールを含んでよく、疑似基板２１０の表面の平滑性を回復させるべく、堆積後の研磨を含んでよい。
疑似基板２１０は、以前に記載されたように、Ｇｅ／ＳｉＧｅまたは少なくとも１つのＩＩＩ−Ｖ族材料を備えてよい。いくつかの実施形態において、疑似基板２１０がＧｅ／ＳｉＧｅ材料を備える場合、疑似基板２１０は、Ｇｅおよび／またはＳｉ１‐ｘＧｅｘ（例えば、ｘ＞０．８または０．４＞ｘ＞０．２）を備えてよい。例えば、いくつかの実施形態において、疑似基板２１０は、ＧｅまたはＳｉＧｅの単一の層、またはＧｅおよび／またはＳｉＧｅを含む段階的もしくは多層スタック（例えば、様々な割合のＧｅを有するＳｉＧｅ層を含む多層スタック）を備えてよい。いくつかの実施形態において、疑似基板２１０がＩＩＩ−Ｖ族材料を備える場合、疑似基板２１０は、単一のＩＩＩ−Ｖ族材料または複数のＩＩＩ−Ｖ族材料のスタックを備えてよい。例えば、いくつかの実施形態において、疑似基板２１０は、砒化ガリウム（ＧａＡｓ）、リン化インジウム（ＩｎＰ）、砒化インジウム（ＩｎＡｓ）、インジウムガリウム砒素（ＩｎＧａＡｓ）、砒化アルミニウム（ＡｌＡｓ）、またはインジウムアルミニウム砒素（ＩｎＡｌＡｓ）、または任意の他の好適なＩＩＩ−Ｖ族材料の単一層を備えてよい。複数の他の実施形態において、疑似基板２１０は、ＩｎＰ／ＩｎＧａＡｓ／ＩｎＡｓ、ＧａＡｓ／ＩｎＰ／ＩｎＡｓ、ＧａＡｓ／ＩｎＧａＡｓ／ＩｎＡｓ、ＧａＡｓ／ＩｎＡｌＡｓ／ＩｎＡｓ、ＩｎＰ／ＩｎＧａＡｓ／ＩｎＰ、ＧａＡｓ／ＩｎＡｓ、ＧａＡｓ／ＩｎＧａＡｓ、またはＩｎＰ／ＩｎＧａＡｓ等のＩＩＩ−Ｖ族材料の多層スタック、または２またはそれより多くのＩＩＩ−Ｖ族材料を備える任意の他の適切な多層スタックを備えてよい。疑似基板２１０がＩＩＩ−Ｖ族の多層スタックである複数の実施形態において、例えば、ＧａＡｓ、ＩｎＰ、ＩｎＡｌＡｓ、またはＡｌＡｓ等の高バンドギャップのＩＩＩ−Ｖ族材料が、（例えば、接地までのリーク電流を低減するのに役立てるべく）スタックの底部付近で使用されてよい。また、ＩＩＩ−Ｖ族の多層スタックは、例えばＩｎＡｓまたはＩｎＧａＡｓ等の低バンドギャップのＩＩＩ−Ｖ族材料を（例えば、スタックにコンタクトするのに役立てるべく）、スタックの上部付近で用いてもよい。
Ｇｅ／ＳｉＧｅおよびＩＩＩ−Ｖ族材料は、本明細書において様々に説明されるように、最終用途または対象の用途に応じて歪ませられ、および／またはドープされてよい。疑似基板２１０の一部をドープする段階は、当該開示に照らして明らかであるように、方法１００の別の段階で行われてもよい。いくつかの実施形態において、ＩＩＩ−Ｖ族材料（単一の層であろうと多層スタックであろうと）は、例えばリーク電流が基板２１０へ流れることを停止するかまたは妨げる内蔵ダイオードを形成すべく、底部付近にｐ型ドープおよび上部付近にｎ型ドープを含んでよい。
方法１００は、一実施形態による、図２Ｂに示される結果として生じる例示的構造を形成すべく、疑似基板２１０において複数のフィン２１２をパターニングする段階１０４を継続し、シャロートレンチアイソレーション（ＳＴＩ）を実行する。複数のフィン２１２をパターニングまたは形成する段階１０４は、任意の数のマスキング／エッチング工程、および／または任意の他の好適な技術を含んでよい。例えば、この例示的実施形態において、ＳＴＩトレンチエッチング工程は、複数のフィン２１２を形成すべく実行された。この例示的実施形態において、ＳＴＩトレンチエッチングが実行された後、複数のトレンチは、ＳＴＩ酸化物２３０で充填され、その構造は、図２Ｂに示される構造を形成すべく、平坦に研磨された。この例示的実施形態において、複数のフィン２１２は、疑似基板の材料２１０が依然としてＳＴＩ材料２３０の下方に存在するように形成されることに留意されたい。この例示的実施形態では４つのフィンだけが示されるが、最終用途または対象の用途に応じて、変化するかまたは一定のいずれかである形状およびサイズからなる任意の数のフィン２１２が、疑似基板２１０の上に形成され得ることにも留意されたい。
方法１００は、一実施形態による、図２Ｃに示される、結果として生じる例示的構造を形成すべく、保持／保たれるように意図された複数のフィン２１２の上にハードマスク２４０をパターニングする段階１０６を継続する。パターニングする段階１０４は、任意の数のマスキング／エッチング工程、および／または任意の他の好適な技術を含んでよい。ハードマスク２４０は、例えば窒化チタン等の任意の好適な材料から構成されてよい。この例示的実施形態において、１つおきのフィン２１２は、これらのフィンがこの例示的な場合において保たれるように意図されているので、見て分かるようにパターニングされたハードマスク２４０を上に有することに留意されたい。しかしながら、パターニングする段階１０６は、ハードマスク２４０が最終用途または対象の用途に応じて、異なるセットの複数のフィンの上にあるように、実行され得る。また、置き換えられるように意図された複数のフィンは、本明細書において説明されるように、この例示的実施形態において、２１２´として示されることにも留意されたい。
方法１００は、一実施形態による、図２Ｄに示される例示的構造に見られるように、複数のトレンチ２５０を形成すべく置き換えられるように意図された複数のフィン２１２´をエッチングする段階１０８を継続する。エッチングする段階１０８は、様々なドライおよび／またはウェットエッチング工程等の任意の好適なエッチング技術を用いて実行されてよい。いくつかの実施形態において、エッチングする段階１０８は、その場で大気開放することなく実行されてよいが、複数の他の実施形態においては、エッチングする段階１０８は別の場所で実行されてよい。
方法１００は、一実施形態による、図２Ｅに示される、結果として生じる例示的構造を形成すべく、複数のトレンチ２５０においてＧｅ／ＳｉＧｅまたはＩＩＩ−Ｖ族材料２２０のうち他方を堆積させる段階１１０を継続する。置き換え材料２２０を堆積させる段階１１０は、本明細書に記載された任意の堆積工程（例えば、ＣＶＤ、ＡＬＤ、ＬＰＥ、ＰＶＤ、ＭＢＥ）、または任意の他の好適な堆積工程を含んでよい。図２Ｅに見られるように、堆積させる段階１１０は、置き換え材料２２０が複数のトレンチ２５０にだけ保持され（かつ、ＳＴＩ材料２３０またはハードマスク材料２４０上に保持されない）ように、この例示的実施形態では選択的な堆積である。堆積させる段階１１０は、置き換え材料２２０の均一な堆積を含んでよく、あるいはそれは、段階的または多層堆積を含んでよい。この例示的実施形態において、置き換え堆積材料２２０は、疑似基板２１０の材料に依存する。例えば、疑似基板２１０がＧｅ／ＳｉＧｅ材料を備える場合、置き換え材料２２０は、ＩＩＩ−Ｖ族材料を備える。別の例において、疑似基板２１０がＩＩＩ−Ｖ族材料を備える場合、置き換え材料２２０はＧｅ／ＳｉＧｅ材料を備える。本明細書における疑似基板２１０のためのＧｅ／ＳｉＧｅおよびＩＩＩ−Ｖ族材料に関連する説明は、置き換え材料２２０にも同様に適用可能である。例えば、置き換え材料２２０は、本明細書に様々に記載されるように、単一のＧｅ／ＳｉＧｅまたはＩＩＩ−Ｖ族材料または多層スタックを備えてよい。さらに、置き換え材料２２０は、最終用途または対象の用途に応じて歪ませられてよい、および／またはドープされてよい。
方法１００は、一実施形態による、図２Ｆに示される、結果として生じる例示的構造を形成すべく、ハードマスク２４０を除去し、かつ置き換え材料２２０を平坦化／研磨する段階１１２を継続する。ハードマスク２４０は、任意の適切な技術を用いて除去されてよく、場合によっては、ハードマスク２４０は、構造を平坦化するときに除去されてよい。研磨工程は、例えば面の平滑性を回復すべく実行されてよい。しかしながら、そのような工程は実行される必要はない。図２Ｆに見られるように、置き換え材料２２０は、各フィン２２２の両側にＳＴＩ材料２３０を有する複数のフィン２２２へと形成されている。従って、フィン２１２または２２２のいずれかがＧｅ／ＳｉＧｅ材料であって、フィン２１２または２２２のうち他方がＩＩＩ−Ｖ族材料であるので、構造は、Ｇｅ／ＳｉＧｅ材料およびＩＩＩ−Ｖ族材料が交互に並んでいるフィンを有する。
方法１００は、ＳＴＩ材料２３０に凹部を形成する段階１１４を継続して、フィン２１２および２２２がＳＴＩ面の上方に出ることを可能にし、一実施形態による、図２Ｇに示される結果として生じる例示的構造を形成する段階を継続する。ＳＴＩ材料２３０に凹部を形成する段階１１４は、当該開示に照らして明らかであるように、任意の適切な技術を用いて実行され得、それは、フィン型およびナノワイヤトランジスタ構成に対して有益であってよい。しかしながら、プレーナ型トランジスタ構成が方法１００を用いて形成される複数の実施形態において、凹部工程１１４は実行されなくてもよく、従って凹部工程１１４はオプションである。代替の実施形態において、図２Ｇに示される構造は、ゲートの下方の疑似基板フィン２１２のチャネル領域または活性部分だけが置き換えられる置き換えゲートセクション内の図であり得る。チャネル領域だけが置き換えられる、結果として生じる構造の複数の例が、本明細書においてさらに詳細に説明されるように、図３Ｂ、４Ｂおよび５Ｂに示される。図３Ｂ、４Ｂおよび５Ｂに示されるような構造は、例えば、疑似基板フィンの全体が置き換えられる図３Ａ、４Ａおよび５Ａと比較され得る。フィン全体が置き換えられる複数の実施形態において、置き換えは、任意のゲート処理が実行される前に実行され得ることに留意されたい。疑似基板フィンの活性部分／チャネル領域だけが置き換えられる複数の実施形態において、その置き換えは、複数の疑似基板フィンのチャネル領域を露出させるべくダミーゲートが除去された場合に、ゲート処理中に実行され得ることに更に留意されたい。
方法１００は、１または複数のトランジスタの形成を完了する段階１１６を継続する。様々な異なる工程が、１または複数のトランジスタの形成を完了１１６すべく実行され得、そのような工程は、一実施形態による、図２Ｈに見られるような複数のフィン２１２および２２２の上にゲートまたはゲートスタック２５０を形成する段階を含んでよい。ゲート２５０の形成は、ダミーゲート酸化物堆積、ダミーゲート電極（例えば、ｐｏｌｙ‐Ｓｉ）堆積、およびパターニングするハードマスクの堆積を含んでよい。付加的な処理は、複数のダミーゲートのパターニングおよびスペーサ材料の堆積／エッチングを含んでよい。そのような工程に続いて、方法は、置き換え金属ゲート工程について行われるように、絶縁体堆積、平坦化、および次に複数のトランジスタのチャネル領域を露出させるべく、ダミーゲート電極およびゲート酸化物の除去を継続してよい。チャネル領域の開放に続いて、ダミーゲート酸化物および電極は、それぞれ、例えば高誘電率（ｈｉｇｈ−ｋ）誘電体および置き換え金属ゲートと置き換えられてよい。ソース／ドレインコンタクトトレンチの処理ループが、次に実行されてよく、それは、例えば複数のソース／ドレイン金属コンタクトまたはコンタクト層の堆積を含んでよい。方法１００は、本開示に照らし明らかであるように、様々な適切な付加的または代替の工程を含んでよい。
図３Ａは、一実施形態による、フィン型構成を有する２つのトランジスタを含む集積回路を示し、第１のトランジスタは、Ｇｅ／ＳｉＧｅまたはＩＩＩ−Ｖ族材料を備え、第２のトランジスタは、Ｇｅ／ＳｉＧｅまたはＩＩＩ−Ｖ族材料のうち他方を備える。見て分かるように、集積回路は、基板２００、疑似基板２１０、フィン２１２および２２２、およびフィンを分離するＳＴＩ２３０を含み、それらの全ては、図２Ａ〜図２Ｈを参照して以前に記載されている。集積回路は、ゲート電極２５４およびゲート電極２５４の直下に形成されたゲート誘電体（説明の容易さのため図示せず）も含む。ゲート誘電体およびゲート電極は、任意の適切な技術を用いて、かつ任意の好適な材料から形成されてよい。例えば、ゲートスタックは、以前に記載されたように、置き換え金属ゲート工程の間に形成されていてもよく、そのような工程は、任意の好適な堆積技術（例えば、ＣＶＤ、ＰＶＤ等）を含んでよい。さらに、ゲート電極は、ポリシリコン、または例えばアルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、または銅（Ｃｕ）等の様々な適切な金属または金属合金等の様々な材料を備えてよい。見てもまた分かるように、複数のスペーサ２５６およびハードマスク２５８は、ゲートスタックの周りに形成される。フィン２１２および２２２のソース／ドレイン領域は、複数のコンタクト２６０も含み、それらは、ソース／ドレインコンタクトトレンチエッチングがこれらの領域を露出させるべく実行された後に形成されてよい。複数のコンタクト２６０は、例えばシリサイド化工程（一般的に、コンタクト金属の堆積およびそれに続くアニール）を用いて形成され得る。
図３Ａを見て分かるように、フィン２１２および２２２のチャネル領域３１２および３２２は、それぞれ、形状および材料の両方の点でこれらのそれぞれのフィンに一致する。例えば、疑似基板２１０が、本明細書において様々に記載されるようなＧｅ／ＳｉＧｅを備える場合、疑似基板２１０から形成されたフィン２１２もＧｅ／ＳｉＧｅを含み、フィン２１２のチャネル領域３１２もＧｅ／ＳｉＧｅを含む。そのような例において、疑似基板２１０の上に形成されたフィン２２２は、ＩＩＩ−Ｖ族材料を含み、フィン２２２のチャネル領域３２２もＩＩＩ−Ｖ族材料を含む。さらに、そのような例において、Ｇｅ／ＳｉＧｅのチャネル領域３１２は、（例えば、ｐ−ＭＯＳトランジスタを形成すべく）ｐ型にドープされてよく、ＩＩＩ−Ｖ族のチャネル領域３２２は、（例えば、ｎ−ＭＯＳトランジスタを形成すべく）ｎ型にドープされてよい。別の例において、疑似基板２１０が、本明細書において様々に記載されるように、ＩＩＩ−Ｖ族材料を備える場合、疑似基板２１０から形成されたフィン２１２もＩＩＩ−Ｖ族材料を含み、フィン２１２のチャネル領域３１２もＩＩＩ−Ｖ族材料を含む。そのような例において、疑似基板２１０の上に形成されたフィン２２２は、Ｇｅ／ＳｉＧｅを含み、フィン２２２のチャネル領域３２２もＧｅ／ＳｉＧｅを含む。さらに、そのような例において、ＩＩＩ−Ｖ族のチャネル領域３１２は、（例えば、ｎ−ＭＯＳトランジスタを形成すべく）ｎ型にドープされてよく、Ｇｅ／ＳｉＧｅのチャネル領域３２２は、（例えば、ｐ−ＭＯＳトランジスタを形成すべく）ｐ型にドープされてよい。本明細書において様々に記載されるように、ドープは、例えば、ドープされる材料、所望されるｎ型またはｐ型ドープの結果、および／または対象の用途に応じて、任意の適切な技術およびドーパントを用いて実行されてよい。例えば、Ｇｅ／ＳｉＧｅのためのｐ型ドーパントのいくつかの例を挙げると、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、および／またはインジウム（Ｉｎ）が含まれ得る。さらに、ＩＩＩ−Ｖ族材料のためのｎ型ドーパントのいくつかの例を挙げると、炭素（Ｃ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、セレン（Ｓｅ）、および／またはテルリウム（Ｔｅ）が含まれ得る。本開示に照らし、多数の異なるドープスキームが明らかであろう。
図３Ｂは、一実施形態による、複数のフィン型構成を有する２つのトランジスタを含む集積回路を示し、第１のトランジスタは、Ｇｅ／ＳｉＧｅまたはＩＩＩ−Ｖ族材料を備え、第２のトランジスタは、Ｇｅ／ＳｉＧｅまたはＩＩＩ−Ｖ族材料を備えるソース／ドレイン領域を含み、チャネル領域は、Ｇｅ／ＳｉＧｅまたはＩＩＩ−Ｖ族材料のうち他方を備える。この例示的実施形態において、疑似基板の材料２１０の置き換えは、フィン２１２´のチャネル領域だけが置き換えられるように、置き換え金属ゲート工程の間に実行された。これは、図２Ｂにおいて複数のフィン２１２を無傷の状態で維持する段階と、（例えば、図２Ｇを参照して記載されるように）ＳＴＩ２４０の凹部生成を実行する段階と、次に、（例えば、置き換え金属ゲート処理中に）チャネル領域が露出されている間に、複数の疑似基板フィンのサブセットの活性部分またはチャネル領域だけを置き換える段階とによって実現されていてもよい。そのような場合、図３Ｂに示されるように、置き換えチャネル領域３２２を含む複数のフィン２１２´を形成すべく、複数のフィン２１２のチャネル領域のサブセットだけが、置き換えられてよい。さらに、そのような例示的な場合において、以前に記載されたように、図２Ｇは、複数の疑似基板フィンのサブセットのチャネル領域だけが置き換えられた後に、ゲート電極トレンチ内の露出されたチャネル領域を表してよい。図３Ｂに示される例示的実施形態において、複数のトランジスタのソース／ドレイン領域は、同じ材料を含む（Ｇｅ／ＳｉＧｅまたはＩＩＩ−Ｖ族材料のうち一方）が、複数のチャネル領域は、（一方がＧｅ／ＳｉＧｅまたはＩＩＩ−Ｖ族材料を含み、他方がＧｅ／ＳｉＧｅまたはＩＩＩ−Ｖ族材料のうち他方を含む）異なる材料を含むことに留意されたい。
図４Ａは、一実施形態によって、複数のトランジスタがナノワイヤ構成を有する点を除いては、図３Ａに示されるものと同様の集積回路を示す。ナノワイヤトランジスタ（場合によってはゲートオールアラウンドまたはナノリボンと称される）がフィンベースのトランジスタと同様に構成されるが、ゲートが３つの側面上にある（および、従って、３つの効果的なゲートがある）フィン型チャネル領域の代わりに１または複数のナノワイヤが使用され、ゲート材料は、概して、複数のナノワイヤの全ての側面を取り囲む。特定の設計に応じて、いくつかのナノワイヤトランジスタは、例えば、４つの効果的なゲートを有する。図４Ａを見て分かるように、他の複数の実施形態が任意の数のナノワイヤを有し得るが、複数のトランジスタは、それぞれが２つのナノワイヤを有するナノワイヤチャネルアーキテクチャ４１２および４２２をそれぞれ有する。ナノワイヤ４１２および４２２は、例えばダミーゲートが除去された後、置き換え金属ゲート工程の間、チャネル領域が露出された間に形成されていてもよい。そのような例において、複数のＧｅ／ＳｉＧｅおよび／またはＩＩＩ−Ｖ族材料のフィンは、フィン型構造からナノワイヤ構造への変換を容易にすることを援助すべく、多層構造であってよい。例示的な場合において、ＧａＡｓまたはＩｎＰの層がエッチング除去されてＩｎＧａＡｓナノワイヤを形成する、ＧａＡｓ／ＩｎＧａＡｓまたはＩｎＰ／ＩｎＧａＡｓ等のＩＩＩ−Ｖ族の多層スタックが形成されてよい。しかしながら、本開示に照らして明らかであるように、多数の異なる材料および技術が、Ｇｅ／ＳｉＧｅまたはＩＩＩ−Ｖ族材料のナノワイヤチャネルアーキテクチャを形成するのに使用され得る。
図４Ｂは、複数のトランジスタが、実施形態に従って、ナノワイヤ構成を有する点を除いては、図３Ｂに示されるものと同様の集積回路を示す。この例示的実施形態において、複数のトランジスタのソース／ドレイン領域は、同じ材料（Ｇｅ／ＳｉＧｅまたはＩＩＩ−Ｖ族材料のうち一方）を備える一方で、複数のチャネル領域は、異なる材料（一方はＧｅ／ＳｉＧｅまたはＩＩＩ−Ｖ族材料を備えるが、他方はＧｅ／ＳｉＧｅまたはＩＩＩ−Ｖ族材料のうちのうち他方を備える）を備えることに留意されたい。
図５Ａ〜図５Ｂは、複数のトランジスタのうち一方がフィン型構成を有し、他方は、いくつかの実施形態に従って、ナノワイヤ構成を有する点を除いては、図３Ａ〜図３Ｂに示されたものと同様の集積回路をそれぞれ示す。図５Ａ〜図５Ｂにおける複数の実施形態は、複数の異なるトランジスタ構成が同じ集積回路上に形成されてよいことを示す。これらの例示的実施形態において、集積回路は、疑似基板２１０と同じ材料で構成されるフィン型チャネル領域３１２と、疑似基板の材料２１０とは異なる材料で構成されるナノワイヤチャネル領域４２２とを含む。これらの実施形態は、２つの異なる構成として提供される。しかしながら、プレーナ型、デュアルゲート、フィン型、および／またはナノワイヤトランジスタ構成を有する集積回路を含む任意の数の構成が形成されてもよい。図３Ａ〜図３Ｂ、図４Ａ〜図４Ｂおよび図５Ａ〜図５Ｂ（または、本開示に照らして明らかであるように、任意の他の好適な構成）に示される複数の実施形態のいずれかにおいて、２つのトランジスタがＣＭＯＳデバイスを形成してよい。
例示的システム 図６は、例示的実施形態による、本明細書で開示された複数の技術を用いて形成された集積回路構造またはデバイスで実装されるコンピューティングシステム１０００を示す。見られるように、コンピューティングシステム１０００は、マザーボード１００２を収容する。マザーボード１００２は、限定されないが、プロセッサ１００４および少なくとも１つの通信チップ１００６を含むいくつかの構成要素を含む。それらの各々は、マザーボード１００２に物理的かつ電気的に結合されるか、またはさもなければマザーボード１００２に統合され得る。理解される通り、マザーボード１００２は、例えば、メインボード、メインボードに取り付けられるドーターボード、またはシステム１０００のただ１つのボード等であろうと、任意のプリント回路基板であってよい。
その複数のアプリケーションに応じて、コンピューティングシステム１０００は、マザーボード１００２に物理的かつ電気的に結合してもしなくてもよい、１または複数の他の構成要素を含んでよい。これらの他の構成要素は、限定されないが、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、グラフィックスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、および（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多目的ディスク（ＤＶＤ）等の）大容量記憶装置を含み得る。コンピューティングシステム１０００に含まれる複数の構成要素のうちのいずれも、例示的実施形態による複数の開示された技術を用いて形成される１または複数の集積回路構造またはデバイスを含んでよい。いくつかの実施形態において、複数の機能は、１または複数のチップの中に統合され得る（例えば、例として、通信チップ１００６はプロセッサ１００４の一部であり得るか、またはそうでなければそれに統合され得ることに留意されたい）。
通信チップ１００６は、コンピューティングシステム１０００との間でデータ転送するために、複数の無線通信を可能にする。「無線」という用語およびその複数の派生語は、非固体媒体を介した変調された電磁放射の使用によりデータを通信し得る、複数の回路、デバイス、システム、方法、技術、通信チャネル等を説明すべく、用いられてよい。用語は、関連するデバイスが有線を含まないことを暗示するものではないが、いくつかの実施形態において、含まないことがある。通信チップ１００６は、限定されないが、Ｗｉ−Ｆｉ（登録商標）（ＩＥＥＥ８０２．１１系統）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６系統）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）、それらの派生物、並びに、３Ｇ、４Ｇ、５Ｇおよびそれ以降として指定されるあらゆる他の無線プロトコルを含む多数の無線規格またはプロトコルのうちのいずれかを実装してよい。コンピューティングシステム１０００は、複数の通信チップ１００６を含んでよい。例えば、第１の通信チップ１００６は、Ｗｉ‐Ｆｉ（登録商標）およびブルートゥース（登録商標）等の短距離無線通信専用であってよく、第２の通信チップ１００６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ（登録商標）、ＬＴＥ、Ｅｖ−ＤＯおよびその他等の長距離無線通信専用であってよい。
コンピューティングシステム１０００のプロセッサ１００４は、プロセッサ１００４内でパッケージ化された集積回路ダイを含む。いくつかの実施形態において、プロセッサの集積回路ダイは、本明細書において様々に記載されるように、複数の開示された技術を用いて形成される１または複数の集積回路構造またはデバイスで実装されるオンボード回路を含む。「プロセッサ」という用語は、例えば、複数のレジスタおよび／またはメモリからの電子データを処理して、その電子データを複数のレジスタおよび／またはメモリに格納され得る他の電子データへと変換する任意のデバイスまたはデバイスの一部を指してよい。
通信チップ１００６は、また、通信チップ１００６内でパッケージ化された集積回路ダイを含んでもよい。いくつかのそのような例示的実施形態に従って、通信チップの集積回路ダイは、本明細書において様々に記載されるような、複数の開示された技術を用いて形成される１または複数の集積回路構造またはデバイスを含む。本開示に照らせば理解されるように、マルチスタンダードの無線機能が、プロセッサ１００４内に直接統合されてよい（例えば、別個の複数の通信チップを有するのではなく、むしろあらゆるチップ１００６の機能が、プロセッサ１００４内に統合される）ことに留意されたい。プロセッサ１００４は、そのような無線機能を有するチップセットであり得ることに更に留意されたい。要するに、任意の数のプロセッサ１００４および／または通信チップ１００６が使用され得る。同様に、任意の１つのチップ、またはチップセットは、その中に統合される複数の機能を有し得る。
様々な実装において、コンピューティングデバイス１０００は、ラップトップ、ネットブック、ノートブック、スマートフォン、タブレット、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテイメントコントロールユニット、デジタルカメラ、ポータブル音楽プレーヤー、デジタルビデオレコーダ、またはデータを処理する、あるいは本明細書に様々に記載されたような複数の開示技術を用いて形成された、１または複数の集積回路構造またはデバイスを用いる任意の他の電子デバイスであってよい。
さらなる例示的実施形態
以下の複数の例は、さらなる複数の実施形態に関するものであり、そこから多数の変形および構成が明らかになるであろう。
例１は、シリコン（Ｓｉ）または絶縁体の基板と、基板の上に形成され、ゲルマニウム（Ｇｅ）および／またはシリコンゲルマニウム（ＳｉＧｅ）、または少なくとも１つのＩＩＩ−Ｖ族材料のうち一方を備える疑似基板と、チャネル領域を含む第１のトランジスタであって、第１のトランジスタのチャネル領域は、疑似基板の一部から形成されており、疑似基板の材料を備える、第１のトランジスタと、チャネル領域を含む第２のトランジスタであって、第２のトランジスタのチャネル領域は、疑似基板の上に形成され、Ｇｅおよび／またはＳｉＧｅ、または少なくとも１つのＩＩＩ−Ｖ族材料のうち他方を備える、第２のトランジスタと、を備える集積回路である。
例２は、疑似基板が基板の上に堆積されたブランケットである、請求項１の主題を含む。
例３は、Ｇｅおよび／またはＳｉＧｅのチャネル領域がｐ型にドープされ、ＩＩＩ−Ｖ族のチャネル領域がｎ型にドープされる、請求項１または２の主題を含む。
例４は、Ｇｅおよび／またはＳｉＧｅのチャネル領域を有するトランジスタが、Ｓｉ１‐ｘＧｅｘから成り、ｘ＞０．８または０．４＞ｘ＞０．２である、請求項１−３のいずれかの主題を含む。
例５は、第２のトランジスタが基板の上に形成されたソース／ドレイン領域を含み、第２のトランジスタのチャネル領域材料を備える、請求項１−４のいずれかの主題を含む。
例６は、第２のトランジスタが疑似基板の一部から形成されたソース／ドレイン領域を含み、疑似基板の材料を備える、請求項１−４のいずれかの主題を含む。
例７は、少なくとも１つのＩＩＩ−Ｖ族材料が少なくとも２つのＩＩＩ−Ｖ族材料のスタックを含む、請求項１−６のいずれかの主題を含む。
例８は、スタックにおける底部の材料が、砒化ガリウム（ＧａＡｓ）、リン化インジウム（ＩｎＰ）、砒化アルミニウム（ＡｌＡｓ）、およびインジウムアルミニウム砒素（ＩｎＡｌＡｓ）のうち１つである、請求項７の主題を含む。
例９は、スタックにおける上部の材料が、インジウムガリウム砒素（ＩｎＧａＡｓ）および砒化インジウム（ＩｎＡｓ）のうち１つである、請求項７または８の主題を含む。
例１０は、少なくとも１つのＩＩＩ−Ｖ族材料が底部付近でｐ型にドープされており、上部付近でｎ型にドープされている、請求項１−９のいずれかの主題を含む。
例１１は、第１および第２のトランジスタのうち少なくとも１つがフィン型構成を有する、請求項１−１０のいずれかの主題を含む。
例１２は、第１および第２のトランジスタのうち少なくとも１つがナノワイヤまたはナノリボン構成を有する、請求項１−１１のいずれかの主題を含む。
例１３は、請求項１−１２のいずれかの主題を備える相補型金属酸化膜半導体（ＣＭＯＳ）デバイスである。例１４は、請求項１−１２のいずれかの主題を備えるコンピューティングシステムである。
例１５は、シリコン（Ｓｉ）または絶縁体の基板と、基板の上に形成され、ゲルマニウム（Ｇｅ）および／またはシリコンゲルマニウム（ＳｉＧｅ）、または少なくとも１つのＩＩＩ−Ｖ族材料のうち一方を含む疑似基板と、疑似基板から形成された第１のフィンと、疑似基板の上に形成され、Ｇｅおよび／またはＳｉＧｅ、または少なくとも１つのＩＩＩ−Ｖ族材料のうち他方を含む第２のフィンと、を備える集積回路である。
例１６は、請求項１５の主題を含み、第１のフィンの上に形成された第１のトランジスタと、第２のフィンの上に形成された第２のトランジスタとをさらに備える。
例１７は、請求項１５の主題を含み、第１のフィンから形成されたチャネル領域を含む第１のトランジスタと、第２のフィンから形成されたチャネル領域を含む第２のトランジスタと、をさらに備える。
例１８は、第１のトランジスタがｐ−ＭＯＳトランジスタであり、第２のトランジスタがｎ−ＭＯＳトランジスタである、請求項１６または１７の主題を含む。
例１９は、第１のおよび第２のフィンのうち一方の少なくとも一部が、１または複数のナノワイヤまたはナノリボンへと形成される、請求項１６−１８のいずれかの主題を含む。
例２０は、疑似基板が基板の上にブランケット堆積される、請求項１５−１９のいずれかの主題を含む。
例２１は、Ｇｅおよび／またはＳｉＧｅを含むフィンが、Ｓｉ１‐ｘＧｅｘから成り、ここでｘ＞０．８または０．４＞ｘ＞０．２である、請求項１５−２０のいずれかの主題を含む。
例２２は、少なくとも１つのＩＩＩ−Ｖ族材料が少なくとも２つのＩＩＩ−Ｖ族材料のスタックを含む、請求項１５−２１のいずれかの主題を含む。
例２３は、スタックにおける底部の材料が、砒化ガリウム（ＧａＡｓ）、リン化インジウム（ＩｎＰ）、砒化アルミニウム（ＡｌＡｓ）、およびインジウムアルミニウム砒素（ＩｎＡｌＡｓ）のうち１つである、請求項２２の主題を含む。
例２４は、スタックにおける上部の材料がインジウムガリウム砒素（ＩｎＧａＡｓ）および砒化インジウム（ＩｎＡｓ）のうち一方である、請求項２２−２３のいずれかの主題を含む。
例２５は、少なくとも１つのＩＩＩ−Ｖ族材料が、底部付近でｐ型にドープされており、上部付近でｎ型にドープされている、請求項１５−２４のいずれかの主題を含む。
例２６は、集積回路を形成する方法であり、当該方法は、シリコン（Ｓｉ）または絶縁体の基板の上に疑似基板をブランケット堆積させる段階であり、疑似基板は、ゲルマニウム（Ｇｅ）および／またはシリコンゲルマニウム（ＳｉＧｅ）、または少なくとも１つのＩＩＩ−Ｖ族材料のうち一方を含む、段階と、疑似基板を複数のフィンへとパターニングする段階と、複数のフィンのサブセット内の各フィンの少なくとも一部を、Ｇｅおよび／またはＳｉＧｅ、または少なくとも１つのＩＩＩ−Ｖ族材料のうち他方を含む置き換え材料で置き換える段階と、を備える。
例２７は、請求項２６の主題を含み、疑似基板の材料で形成されたフィンの上に１または複数のトランジスタの第１のセットを形成する段階と、置き換えられた複数のフィンのサブセットの上に１または複数のトランジスタの第２のセットを形成する段階と、をさらに備える。
例２８は、疑似基板を複数のフィンへとパターニングする段階が、複数のシャロートレンチアイソレーション（ＳＴＩ）トレンチをエッチングする段階と、複数のＳＴＩトレンチをＳＴＩ酸化物で充填する段階と、平坦化および／または研磨工程を実行する段階とを有する、請求項２６−２７のいずれかの主題を含む。
例２９は、複数のフィンのサブセットの少なくとも一部を置き換える段階が、サブセット以外の全てのフィンの上にハードマスクをパターニングする段階と、サブセットをエッチングする段階と、置き換え材料を堆積する段階とを有する、請求項２６−２８のいずれかの主題を含む。
例３０は、複数のフィンのサブセットを置き換える段階が、ハードマスクを除去する段階と、平坦化および／または研磨工程を実行する段階と、をさらに有する、請求項２９の主題を含む。
例３１は、ブランケット堆積が、段階的もしくは多層堆積を含む、請求項２６−３０のいずれかの主題を含む。
例３２は、複数のフィンのサブセット内の各フィンの一部だけが置き換えられ、それらの一部は、後に形成される複数のトランジスタのためのチャネル領域から成る、請求項２６−３１のいずれかの主題を含む。
例３３は、各フィンの少なくとも一部を１または複数のナノワイヤへと形成する段階をさらに備える、請求項２６−３２のいずれかの主題を含む。
例３４は、各フィンの少なくとも一部を１または複数のナノワイヤで置き換える段階をさらに備える、請求項２６−３２のいずれかの主題を含む。
例３５は、請求項２６−３２のいずれかの主題を含み、複数のフィンのサブセットまたはサブセット以外の複数のフィンのうち一方の上に１または複数のフィン型トランジスタを形成する段階と、１または複数のナノワイヤトランジスタを、複数のフィンのサブセットまたはサブセット以外の複数のフィンのうち他方の上に形成する段階と、をさらに備える。
例３６は、請求項２６−３５のいずれかの主題を含み、複数のフィンのサブセットまたはサブセット以外の複数のフィンのうち一方の上に１または複数のｐ−ＭＯＳトランジスタを形成する段階と、複数のフィンのサブセットまたはサブセット以外の複数のフィンのうち他方の上に１または複数のｎ−ＭＯＳトランジスタを形成する段階を、をさらに備える。
複数の例示的実施形態の上述の記載は、説明および記載の目的で示されている。網羅的であること、または、本開示を、開示された正確な複数の形態に限定することは意図されない。本開示に照らせば、多くの改良及び変形が可能である。本開示の範囲は、この詳細な説明によってではなく、むしろ本明細書に添付される特許請求の範囲によって限定されることが意図される。本出願に対し優先権を主張して将来なされる複数の出願は、開示された本主題を異なる態様で特許請求する可能性があり、概して、本明細書で様々に開示された、あるいは別の方法で示された１または複数の限定の任意のセットを含む可能性がある。
方法１００は、１または複数のトランジスタの形成を完了１１６する段階を継続する。
様々な異なる工程が、１または複数のトランジスタの形成を完了１１６すべく実行され得、そのような工程は、一実施形態による、図２Ｈに見られるような複数のフィン２１２および２２２の上にゲートまたはゲートスタック２５２を形成する段階を含んでよい。ゲート２５２の形成は、ダミーゲート酸化物堆積、ダミーゲート電極（例えば、ｐｏｌｙ‐Ｓｉ）堆積、およびハードマスク堆積のパターニングを含んでよい。
付加的な処理は、複数のダミーゲートのパターニングおよびスペーサ材料の堆積／エッチングを含んでよい。そのような工程に続いて、方法は、置き換え金属ゲート工程について行われるように、複数のトランジスタのチャネル領域を露出させるべく、絶縁体堆積、平坦化、および次にダミーゲート電極およびゲート酸化物の除去を継続してよい。
チャネル領域の開放に続いて、ダミーゲート酸化物および電極は、それぞれ、例えば高誘電率（ｈｉｇｈ−ｋ ）誘電体および置き換え金属ゲートと置き換えられてよい。
ソース／コンタクトトレンチ処理ループが、次に実行されてよく、それは、例えば複数のソース／ドレイン金属接触部または接触層の堆積を含んでよい。
方法１００は、本開示に照らし明らかであるように、様々な適切な付加的または代替の工程を含んでよい。
様々な実装において、コンピューティングシステム１０００は、ラップトップ、ネットブック、ノートブック、スマートフォン、タブレット、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテイメントコントロールユニット、デジタルカメラ、ポータブル音楽プレーヤー、デジタルビデオレコーダ、またはデータを処理する、あるいは本明細書に様々に記載されたような複数の開示技術を用いて形成された、１または複数の集積回路構造またはデバイスを用いる任意の他の電子デバイスであってよい。

Claims (25)

  1. 集積回路であって、
    シリコン（Ｓｉ）または絶縁体の基板と、
    前記基板の上に形成され、
    ゲルマニウム（Ｇｅ）およびシリコンゲルマニウム（ＳｉＧｅ）のうち少なくとも１つ、または
    少なくとも１つのＩＩＩ−Ｖ族材料のうち一方を有する疑似基板と、
    チャネル領域を含む第１のトランジスタであって、前記第１のトランジスタのチャネル領域は、前記疑似基板の一部から形成され、前記疑似基板の材料を有する、第１のトランジスタと、
    チャネル領域を含む第２のトランジスタであって、前記第２のトランジスタのチャネル領域は、前記疑似基板の上に形成され、
    ＧｅおよびＳｉＧｅのうち少なくとも１つ、または
    少なくとも１つのＩＩＩ−Ｖ族材料のうち他方を有する、第２のトランジスタと、を備える、
    集積回路。
  2. 前記疑似基板は、前記基板の上にブランケット堆積される、請求項１に記載の集積回路。
  3. 前記ＧｅおよびＳｉＧｅのチャネル領域のうち少なくとも１つはｐ型にドープされて、前記ＩＩＩ−Ｖ族のチャネル領域はｎ型にドープされる、請求項１または２に記載の集積回路。
  4. ＧｅおよびＳｉＧｅのチャネル領域のうち少なくとも１つを有するトランジスタは、Ｓｉ１‐ｘＧｅｘから成り、ｘ＞０．８または０．４＞ｘ＞０．２である、請求項１から３のいずれか一項に記載の集積回路。
  5. 前記第２のトランジスタは、前記基板の上に形成され、前記第２のトランジスタのチャネル領域材料を有するソース／ドレイン領域を含む、請求項１から４のいずれか一項に記載の集積回路。
  6. 前記第２のトランジスタは、前記疑似基板の一部から形成されたソース／ドレイン領域を含み、前記疑似基板の材料を有する、請求項１から５のいずれか一項に記載の集積回路。
  7. 前記少なくとも１つのＩＩＩ−Ｖ族材料は、少なくとも２つのＩＩＩ−Ｖ族材料のスタックを有する、請求項１から６のいずれか一項に記載の集積回路。
  8. 前記スタックにおける底部の材料は、砒化ガリウム（ＧａＡｓ）、リン化インジウム（ＩｎＰ）、砒化アルミニウム（ＡｌＡｓ）、およびインジウムアルミニウム砒素（ＩｎＡｌＡｓ）のうち１つである、請求項７に記載の集積回路。
  9. 前記スタックにおける上部の材料は、インジウムガリウム砒素（ＩｎＧａＡｓ）および砒化インジウム（ＩｎＡｓ）のうち一方である、請求項７に記載の集積回路。
  10. 前記少なくとも１つのＩＩＩ−Ｖ族材料は、底部の付近でｐ型にドープされ、上部の付近でｎ型にドープされる、請求項１から９のいずれか一項に記載の集積回路。
  11. 前記第１のトランジスタおよび前記第２のトランジスタのうち少なくとも１つが、フィン型構成を有する、請求項１から１０のいずれか一項に記載の集積回路。
  12. 前記第１のトランジスタおよび前記第２のトランジスタのうち少なくとも１つが、ナノワイヤまたはナノリボン構成を有する、請求項１から１１のいずれか一項に記載の集積回路。
  13. 請求項１から１２のいずれか一項に記載の集積回路を有する、相補型金属酸化膜半導体（ＣＭＯＳ）デバイス。
  14. 請求項１から１２のいずれか一項に記載の集積回路を有する、コンピューティングシステム。
  15. 集積回路であって、
    シリコン（Ｓｉ）または絶縁体の基板と、
    前記基板の上に形成され、
    ゲルマニウム（Ｇｅ）およびシリコンゲルマニウム（ＳｉＧｅ）のうち少なくとも１つ、または
    少なくとも１つのＩＩＩ−Ｖ族材料のうち一方を有する、疑似基板と、
    前記疑似基板から形成された第１のフィンと、
    前記疑似基板の上に形成され、
    ＧｅおよびＳｉＧｅのうち少なくとも１つ、または
    少なくとも１つのＩＩＩ−Ｖ族材料のうち他方を有する、第２のフィンと、を備える、
    集積回路。
  16. 前記第１のフィンの上に形成された第１のトランジスタと、
    前記第２のフィンの上に形成された第２のトランジスタと、をさらに備える、
    請求項１５に記載の集積回路。
  17. 前記第１のフィンから形成されたチャネル領域を含む第１のトランジスタと、
    前記第２のフィンから形成されたチャネル領域を含む第２のトランジスタと、をさらに備える、
    請求項１５に記載の集積回路。
  18. 前記第１のトランジスタは、ｐ−ＭＯＳトランジスタであり、前記第２のトランジスタは、ｎ−ＭＯＳトランジスタである、請求項１６または１７に記載の集積回路。
  19. 前記第１のフィンおよび前記第２のフィンのうち一方の少なくとも一部が、１または複数のナノワイヤまたはナノリボンへと形成される、請求項１６または１７に記載の集積回路。
  20. 集積回路を形成する方法であって、
    シリコン（Ｓｉ）または絶縁体の基板の上に疑似基板をブランケット堆積させる段階であって、前記疑似基板は、
    ゲルマニウム（Ｇｅ）およびシリコンゲルマニウム（ＳｉＧｅ）のうち少なくとも１つ、または
    少なくとも１つのＩＩＩ−Ｖ族材料のうち一方を有する、段階と、
    前記疑似基板を複数のフィンへとパターニングする段階と、
    前記複数のフィンのサブセット内の各フィンの少なくとも一部を、
    ＧｅおよびＳｉＧｅのうち少なくとも１つ、または
    少なくとも１つのＩＩＩ−Ｖ族材料のうち他方を含む置き換え材料と置き換える段階と、を備える、
    方法。
  21. 前記疑似基板の材料で形成された前記複数のフィンの上に１または複数のトランジスタの第１のセットを形成する段階と、
    置き換えられた前記複数のフィンのサブセットの上に１または複数のトランジスタの第２のセットを形成する段階と、をさらに備える、
    請求項２０に記載の方法。
  22. 前記複数のフィンの前記サブセット内の各フィンの少なくとも一部だけが置き換えられ、複数の前記一部は、後に形成される複数のトランジスタのための複数のチャネル領域から成る、請求項２０に記載の方法。
  23. 各フィンの少なくとも一部を１または複数のナノワイヤへと形成する段階をさらに備える、請求項２０から２２のいずれか一項に記載の方法。
  24. 各フィンの少なくとも一部を１または複数のナノワイヤと置き換える段階をさらに備える、請求項２０から２２のいずれか一項に記載の方法。
  25. 前記複数のフィンの前記サブセットまたは前記サブセット以外の複数のフィンのうち一方の上に１または複数のフィン型トランジスタを形成する段階と、
    前記複数のフィンの前記サブセットまたは前記サブセット以外の前記複数のフィンのうち他方の上に１または複数のナノワイヤトランジスタを形成する段階と、をさらに備える、
    請求項２０から２２のいずれか一項に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019116827A1 (ja) * 2017-12-12 2019-06-20 ソニーセミコンダクタソリューションズ株式会社 半導体装置及びその製造方法

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6428789B2 (ja) 2014-06-24 2018-11-28 インテル・コーポレーション 集積回路、相補型金属酸化膜半導体（ｃｍｏｓ）デバイス、コンピューティングシステム、および方法
CN107710411B (zh) * 2015-06-12 2022-07-26 英特尔公司 用于形成相同管芯上的具有变化的沟道材料的晶体管的技术
US9899387B2 (en) * 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US10782249B2 (en) * 2015-12-14 2020-09-22 Zedna Ab Crack structures, tunneling junctions using crack structures and methods of making same
EP3182461B1 (en) * 2015-12-16 2022-08-03 IMEC vzw Method for fabricating finfet technology with locally higher fin-to-fin pitch
KR102409962B1 (ko) * 2015-12-16 2022-06-16 삼성전자주식회사 반도체 장치
KR102521379B1 (ko) * 2016-04-11 2023-04-14 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9882000B2 (en) * 2016-05-24 2018-01-30 Northrop Grumman Systems Corporation Wrap around gate field effect transistor (WAGFET)
US10707208B2 (en) * 2017-02-27 2020-07-07 International Business Machines Corporation Fabrication of fin field effect transistors utilizing different fin channel materials while maintaining consistent fin widths
WO2018182618A1 (en) * 2017-03-30 2018-10-04 Intel Corporation Transistors employing carbon-based etch stop layer for preserving source/drain material during contact trench etch
KR102034175B1 (ko) 2017-05-30 2019-10-18 한국과학기술연구원 수평 배열된 반도체 채널을 가지는 반도체 소자 및 이의 제조 방법
US11164790B2 (en) 2017-08-17 2021-11-02 Intel Corporation Integrated nanowire and nanoribbon patterning in transistor manufacture
DE112017008312T5 (de) * 2017-12-29 2020-09-17 Intel Corporation Heterogene ge/iii-v-cmos-transistorstrukturen
CN109994548B (zh) * 2017-12-29 2021-12-14 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10535570B1 (en) * 2018-06-22 2020-01-14 International Business Machines Corporation Cointegration of III-V channels and germanium channels for vertical field effect transistors
US10699967B2 (en) 2018-06-28 2020-06-30 International Business Machines Corporation Co-integration of high carrier mobility PFET and NFET devices on the same substrate using low temperature condensation
CN110707040B (zh) * 2018-07-10 2021-12-10 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法
WO2020056620A1 (en) * 2018-09-19 2020-03-26 Intel Corporation Hybrid virtual gpu co-scheduling
US10930565B2 (en) 2018-11-01 2021-02-23 International Business Machines Corporation III-V CMOS co-integration
US11387362B2 (en) * 2018-11-30 2022-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
DE102019115490B4 (de) 2018-11-30 2022-10-20 Taiwan Semiconductor Manufacturing Co. Ltd. Halbleiter-bauelement und verfahren zu dessen herstellung
US11088034B2 (en) 2019-05-22 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures for semiconductor devices
US11508625B2 (en) 2020-01-14 2022-11-22 Tokyo Electron Limited Method of making a continuous channel between 3D CMOS

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04174560A (ja) * 1990-07-18 1992-06-22 Fujitsu Ltd 半導体装置とその製造方法
JP2001093987A (ja) * 1999-07-29 2001-04-06 Stmicroelectronics Inc Ｓｉ基板上のＧａＡｓ／Ｇｅの新規なＣＭＯＳ回路
JP2007258485A (ja) * 2006-03-23 2007-10-04 Toshiba Corp 半導体装置及びその製造方法
JP2008306176A (ja) * 2007-05-08 2008-12-18 Tokyo Electron Ltd 化合物半導体の熱処理方法及びその装置
JP2010177451A (ja) * 2009-01-29 2010-08-12 Toshiba Corp 半導体装置およびその製造方法
JP2010278435A (ja) * 2009-05-29 2010-12-09 Taiwan Semiconductor Manufacturing Co Ltd 傾斜三元または四元マルチゲートトランジスタ
JP2013016789A (ja) * 2011-06-10 2013-01-24 Sumitomo Chemical Co Ltd 半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法
US20130153964A1 (en) * 2011-12-15 2013-06-20 International Business Machines Corporation FETs with Hybrid Channel Materials
US20130161756A1 (en) * 2011-12-23 2013-06-27 Glenn A. Glass Nanowire transistor devices and forming techniques
US20140027860A1 (en) * 2012-07-27 2014-01-30 Glenn A. Glass Self-aligned 3-d epitaxial structures for mos device fabrication

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW415103B (en) * 1998-03-02 2000-12-11 Ibm Si/SiGe optoelectronic integrated circuits
US7348284B2 (en) * 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US20070090406A1 (en) * 2005-10-26 2007-04-26 International Business Machines Corporation Structure and method for manufacturing high performance and low leakage field effect transistor
US7425491B2 (en) * 2006-04-04 2008-09-16 Micron Technology, Inc. Nanowire transistor with surrounding gate
EP1936696A1 (en) * 2006-12-22 2008-06-25 INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) A field effect transistor device and methods of production thereof
JP2009054705A (ja) * 2007-08-24 2009-03-12 Toshiba Corp 半導体基板、半導体装置およびその製造方法
JP5271171B2 (ja) * 2009-06-26 2013-08-21 三菱電機株式会社 画像表示素子の製造方法
US8264032B2 (en) * 2009-09-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Accumulation type FinFET, circuits and fabrication method thereof
US9087687B2 (en) 2011-12-23 2015-07-21 International Business Machines Corporation Thin heterostructure channel device
WO2013095646A1 (en) * 2011-12-23 2013-06-27 Intel Corporation Cmos nanowire structure
US8486770B1 (en) * 2011-12-30 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming CMOS FinFET device
JP2014063929A (ja) * 2012-09-21 2014-04-10 Toshiba Corp 半導体装置およびその製造方法
US8765563B2 (en) * 2012-09-28 2014-07-01 Intel Corporation Trench confined epitaxially grown device layer(s)
EP2897161A1 (en) * 2014-01-15 2015-07-22 Imec Methods for manufacturing a CMOS device
KR102178827B1 (ko) * 2014-02-13 2020-11-13 삼성전자 주식회사 Mosfet, 그 제조 방법, 및 mosfet을 구비한 반도체 장치
JP6428789B2 (ja) 2014-06-24 2018-11-28 インテル・コーポレーション 集積回路、相補型金属酸化膜半導体（ｃｍｏｓ）デバイス、コンピューティングシステム、および方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04174560A (ja) * 1990-07-18 1992-06-22 Fujitsu Ltd 半導体装置とその製造方法
JP2001093987A (ja) * 1999-07-29 2001-04-06 Stmicroelectronics Inc Ｓｉ基板上のＧａＡｓ／Ｇｅの新規なＣＭＯＳ回路
JP2007258485A (ja) * 2006-03-23 2007-10-04 Toshiba Corp 半導体装置及びその製造方法
JP2008306176A (ja) * 2007-05-08 2008-12-18 Tokyo Electron Ltd 化合物半導体の熱処理方法及びその装置
JP2010177451A (ja) * 2009-01-29 2010-08-12 Toshiba Corp 半導体装置およびその製造方法
JP2010278435A (ja) * 2009-05-29 2010-12-09 Taiwan Semiconductor Manufacturing Co Ltd 傾斜三元または四元マルチゲートトランジスタ
JP2013016789A (ja) * 2011-06-10 2013-01-24 Sumitomo Chemical Co Ltd 半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法
US20130153964A1 (en) * 2011-12-15 2013-06-20 International Business Machines Corporation FETs with Hybrid Channel Materials
US20130161756A1 (en) * 2011-12-23 2013-06-27 Glenn A. Glass Nanowire transistor devices and forming techniques
US20140027860A1 (en) * 2012-07-27 2014-01-30 Glenn A. Glass Self-aligned 3-d epitaxial structures for mos device fabrication

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019116827A1 (ja) * 2017-12-12 2019-06-20 ソニーセミコンダクタソリューションズ株式会社 半導体装置及びその製造方法
JPWO2019116827A1 (ja) * 2017-12-12 2020-12-10 ソニーセミコンダクタソリューションズ株式会社 半導体装置及びその製造方法
US11289485B2 (en) 2017-12-12 2022-03-29 Sony Semiconductor Solutions Corporation Semiconductor device and method of manufacturing the same
JP7197505B2 (ja) 2017-12-12 2022-12-27 ソニーセミコンダクタソリューションズ株式会社 半導体装置及びその製造方法

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