JP7197505B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本開示は、半導体装置及びその製造方法に関し、具体的には、ナノワイヤー構造又はナノシート構造を有する電界効果トランジスタ及びＦｉｎ構造を有する電界効果トランジスタから成る半導体装置及びその製造方法に関する。
２０１２年以降の先端ＭＯＳトランジスタのスケーリング動向に関しては、２０ｎｍ世代までは、バルク・プレーナー構造のＭＯＳＦＥＴが主流であったが、１４ｎｍ世代以降では、Ｆｉｎ構造を有するＦＥＴ（便宜上、『Ｆｉｎ・ＦＥＴ』と呼ぶ）あるいはＦＤ－ＳＯＩ（Fully Depleted-Silicon On Insulator）構造を有するＦＥＴ（便宜上、『ＦＤ－ＳＯＩ・ＦＥＴ』と呼ぶ）が全面採用される動向となっている。ところで、ゲート長のスケーリングと密接な関係にあるシリコン層の厚さ、即ち、Ｆｉｎ・ＦＥＴにおけるＦｉｎ構造の厚さ、ＦＤ－ＳＯＩ・ＦＥＴにおけるシリコン層の厚さは、ＦＥＴの縮小化において重要な要素となるが、シリコン層の厚さは５ｎｍが限界であると考えられている。
このようなＦＥＴのチャネル形成領域を構成するシリコン層の厚さの限界を打破するための技術として、ナノワイヤー構造を有するＦＥＴ（便宜上、『ナノワイヤー・ＦＥＴ』と呼ぶ）を挙げることができる（例えば、特表２０１４－５０５９９５号公報参照）。また、ナノワイヤー・ＦＥＴにあってはチャネル形成領域に加わる電界が強いため、Ｆｉｎ・ＦＥＴやＦＤ－ＳＯＩ・ＦＥＴ（以下、これらのＦＥＴを総称して、『Ｆｉｎ・ＦＥＴ等』と呼ぶ）におけるシリコン層の厚さと同じ直径を有するナノワイヤー構造から構成されたチャネル形成領域を有するナノワイヤー・ＦＥＴにおいて、ゲート長を、Ｆｉｎ・ＦＥＴ等のゲート長よりも短くすることができる。Ｆｉｎ・ＦＥＴ等にあっては、ゲート長の下限はシリコン層の厚さの３倍であるが、ナノワイヤー・ＦＥＴにあっては、ゲート長の下限はナノワイヤー構造の直径の２倍であると云われている。
特表２０１４－５０５９９５号公報
このようにスケーリングが進むにつれてＦｉｎ・ＦＥＴ等からナノワイヤー・ＦＥＴへと移行していくと考えられるが、その際、外部電源に接続された回路、外部信号を入出力する回路（Ｉ／Ｏ回路）に使用される動作電圧の高いＦＥＴを同一チップ上に形成することが必要である。最近のＦＥＴの駆動電圧は、通常、例えば、１．５ボルトや１．８ボルト、３．３ボルトであり、主に信頼性の観点からゲート絶縁膜が厚く設定されている。然るに、このような要求を満足するＦＥＴをナノワイヤー・ＦＥＴから構成することは困難である。
従って、本開示の目的は、相対的に低い駆動電圧のＦＥＴと高い駆動電圧のＦＥＴの混在を許容し得る半導体装置、及び、その製造方法を提供することにある。
上記の目的を達成するための本開示の半導体装置は、
ナノワイヤー構造又はナノシート構造を有するチャネル構造部を少なくとも２つ有する第１電界効果トランジスタ、及び、
Ｆｉｎ構造を有する第２電界効果トランジスタ、
を具備しており、
チャネル構造部は、第１電界効果トランジスタの厚さ方向において、相互に離間して配置されている。
上記の目的を達成するための本開示の第１の態様に係る半導体装置の製造方法は、
（Ａ）基体の第１の領域及び第２の領域において、第１の領域の上に第１犠牲層を形成し、次いで、第１犠牲層の上、及び、第２の領域の上に第１半導体層を形成した後、
（Ｂ）第１の領域における第１半導体層上に第２犠牲層を形成し、次いで、第２犠牲層の上及び第２の領域の第１半導体層の上に第２半導体層を形成し、その後、
（Ｃ）第１の領域上において、第１半導体層、第１犠牲層、第２半導体層及び第２犠牲層から成る積層構造体を形成し、次いで、積層構造体における第２犠牲層及び第１犠牲層の一部を除去し、以て、
（Ｃ－１）第１の領域において、積層構造体から成るソース／ドレイン領域、並びに、第１半導体層及び第１半導体層と離間した第２半導体層から成るチャネル構造部を有する第１構造体、並びに、
（Ｃ－２）第２の領域において、第１半導体層及び第２半導体層の積層構造から成るソース／ドレイン領域とチャネル形成領域とを有する第２構造体を得た後、
（Ｄ）第１構造体におけるチャネル構造部及び第２構造体におけるチャネル形成領域にゲート絶縁膜及びゲート電極を形成し、以て、第１の領域及び第２の領域のそれぞれに、第１電界効果トランジスタ及び第２電界効果トランジスタを得る、
各工程から成る。
上記の目的を達成するための本開示の第２の態様に係る半導体装置の製造方法は、
（Ａ）基体の第１の領域及び第２の領域の上に、第１半導体層を形成した後、
（Ｂ）第１半導体層上に犠牲層を形成し、次いで、第２の領域において、犠牲層を除去し、第１の領域において、犠牲層の上に第２半導体層を形成し、第２の領域において、第１半導体層の上に第２半導体層を形成し、その後、
（Ｃ）第１の領域において、第２半導体層、犠牲層及び第１半導体層から成る積層構造体を形成し、次いで、積層構造体における犠牲層の一部を除去し、以て、
（Ｃ－１）第１の領域において、積層構造体から成るソース／ドレイン領域、並びに、第１半導体層及び第１半導体層と離間した第２半導体層から成るチャネル構造部を有する第１構造体、並びに、
（Ｃ－２）第２の領域において、第１半導体層及び第２半導体層の積層構造から成るソース／ドレイン領域とチャネル形成領域とを有する第２構造体を得た後、
（Ｄ）第１構造体におけるチャネル構造部及び第２構造体におけるチャネル形成領域にゲート絶縁膜及びゲート電極を形成し、以て、第１の領域及び第２の領域のそれぞれに、第１電界効果トランジスタ及び第２電界効果トランジスタを得る、
各工程から成る。
上記の目的を達成するための本開示の第３の態様に係る半導体装置の製造方法は、
（Ａ）基体の第１ａの領域、第１ｂの領域、第２ａの領域及び第２ｂの領域において、第１ａの領域、第１ｂの領域及び第２ａの領域の上に第１Ａ半導体層を形成し、次いで、第１ａの領域及び第１ｂの領域における第１Ａ半導体層の上及び第２ｂの領域の上に第１Ｂ半導体層を形成した後、
（Ｂ）第１ａの領域及び第１ｂの領域における第１Ｂ半導体層の上及び第２ａの領域における第１Ａ半導体層の上に第２Ａ半導体層を形成し、次いで、第１ａの領域及び第１ｂの領域における第２Ａ半導体層の上及び第２ｂの領域における第１Ｂ半導体層の上に第２Ｂ半導体層を形成した後、
（Ｃ）第１ａの領域において、第２Ｂ半導体層、第２Ａ半導体層、第１Ｂ半導体層及び第１Ａ半導体層から成る第１積層構造体を形成し、第１ｂの領域において、第２Ｂ半導体層、第２Ａ半導体層、第１Ｂ半導体層及び第１Ａ半導体層から成る第２積層構造体を形成し、
（Ｄ）第１ａの領域において、第１積層構造体における第２Ｂ半導体層及び第１Ｂ半導体層の一部を除去し、第１ｂの領域において、第２積層構造体における第２Ａ半導体層及び第１Ａ半導体層の一部を除去し、以て、
（Ｄ－１）第１ａの領域において、第１積層構造体から成るソース／ドレイン領域、並びに、第１Ａ半導体層及び第１Ａ半導体層と離間した第２Ａ半導体層から成るチャネル構造部を有する第１Ａ構造体、
（Ｄ－２）第１ｂの領域において、第２積層構造体から成るソース／ドレイン領域、並びに、第１Ｂ半導体層及び第１Ｂ半導体層と離間した第２Ｂ半導体層から成るチャネル構造部を有する第１Ｂ構造体、
（Ｄ－３）第２ａの領域において、第１Ａ半導体層及び第２Ａ半導体層の積層構造から成るソース／ドレイン領域とチャネル形成領域とを有する第２Ａ構造体、並びに、
（Ｄ－４）第２ｂの領域において、第１Ｂ半導体層及び第２Ｂ半導体層の積層構造から成るソース／ドレイン領域とチャネル形成領域とを有する第２Ｂ構造体を得た後、
（Ｅ）第１Ａ構造体及び第１Ｂ構造体におけるチャネル構造部、並びに、第２Ａ構造体及び第２Ｂ構造体におけるチャネル形成領域に、ゲート絶縁膜及びゲート電極を形成し、以て、基体の第１ａの領域、第１ｂの領域、第２ａの領域及び第２ｂの領域のそれぞれに、第１Ａ電界効果トランジスタ、第１Ｂ電界効果トランジスタ、第２Ａ電界効果トランジスタ及び第２Ｂ電界効果トランジスタを得る、
各工程から成る。
図１Ａ及び図１Ｂは、それぞれ、実施例１の半導体装置の模式的な一部端面図、及び、実施例１の半導体装置のチャネル構造部及びチャネル形成領域、並びに、ソース／ドレイン領域の模式的な配置図である。 図２Ａ、図２Ｂ及び図２Ｃは、実施例１の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図３Ａ、図３Ｂ及び図３Ｃは、図２Ｃに引き続き、実施例１の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図４Ａ、図４Ｂ及び図４Ｃは、図３Ｃに引き続き、実施例１の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図５Ａ、図５Ｂ及び図５Ｃは、図４Ｃに引き続き、実施例１の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図６Ａ及び図６Ｂは、図５Ｃに引き続き、実施例１の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図７Ａ及び図７Ｂは、図６Ｂに引き続き、実施例１の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図８Ａ及び図８Ｂは、図７Ｂに引き続き、実施例１の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図９Ａ及び図９Ｂは、図８Ｂに引き続き、実施例１の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図１０Ａ及び図１０Ｂは、図９Ｂに引き続き、実施例１の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図１１Ａ及び図１１Ｂは、図１０Ｂに引き続き、実施例１の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図１２は、図１１Ｂに引き続き、実施例１の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図１３は、実施例２の半導体装置の模式的な一部断面図である。 図１４Ａ、図１４Ｂ及び図１４Ｃは、実施例２の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図１５Ａ、図１５Ｂ及び図１５Ｃは、図１４Ｃに引き続き、実施例２の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図１６Ａ、図１６Ｂ及び図１６Ｃは、図１５Ｃに引き続き、実施例２の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図１７Ａ及び図１７Ｂは、図１６Ｃに引き続き、実施例２の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図１８Ａ及び図１８Ｂは、図１７Ｂに引き続き、実施例２の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図１９Ａ及び図１９Ｂは、図１８Ｂに引き続き、実施例２の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図２０Ａ及び図２０Ｂは、図１９Ｂに引き続き、実施例２の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図２１Ａ、図２１Ｂ及び図２１Ｃは、図２０Ｂに引き続き、実施例２の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図２２Ａ及び図２２Ｂは、図２１Ｃに引き続き、実施例２の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図２３は、実施例３の半導体装置の模式的な一部断面図である。 図２４Ａ及び図２４Ｂは、実施例３の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図２５Ａ及び図２５Ｂは、図２４Ｂに引き続き、実施例３の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図２６Ａ及び図２６Ｂは、図２５Ｂに引き続き、実施例３の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図２７Ａ及び図２７Ｂは、図２６Ｂに引き続き、実施例３の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図２８Ａ及び図２８Ｂは、図２７Ｂに引き続き、実施例３の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図２９Ａ及び図２９Ｂは、図２８Ｂに引き続き、実施例３の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図３０Ａ及び図３０Ｂは、図２９Ｂに引き続き、実施例３の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図３１Ａ及び図３１Ｂは、図３０Ｂに引き続き、実施例３の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図３２Ａ及び図３２Ｂは、図３１Ｂに引き続き、実施例３の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図３３Ａ及び図３３Ｂは、図３２Ｂに引き続き、実施例３の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図３４Ａ及び図３４Ｂは、図３３Ｂに引き続き、実施例３の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図３５Ａ及び図３５Ｂは、図３４Ｂに引き続き、実施例３の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図３６は、実施例４の半導体装置の模式的な一部断面図である。 図３７Ａ及び図３７Ｂは、実施例４の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図３８Ａ及び図３８Ｂは、図３７Ｂに引き続き、実施例４の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図３９Ａ及び図３９Ｂは、図３８Ｂに引き続き、実施例４の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図４０Ａ及び図４０Ｂは、図３９Ｂに引き続き、実施例４の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図４１Ａ及び図４１Ｂは、図４０Ｂに引き続き、実施例４の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図４２Ａ及び図４２Ｂは、図４１Ｂに引き続き、実施例４の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図４３Ａ及び図４３Ｂは、図４２Ｂに引き続き、実施例４の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図４４Ａ及び図４４Ｂは、図４３Ｂに引き続き、実施例４の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。
以下、図面を参照して、実施例に基づき本開示を説明するが、本開示は実施例に限定されるものではなく、実施例における種々の数値や材料は例示である。尚、説明は、以下の順序で行う。
１．本開示の半導体装置、並びに、本開示の第１の態様～第３の態様に係る半導体装置の製造方法、全般に関する説明
２．実施例１（本開示の半導体装置、及び、本開示の第１の態様に係る半導体装置の製造方法）
３．実施例２（本開示の半導体装置の変形、及び、本開示の第２の態様に係る半導体装置の製造方法）
４．実施例３（本開示の半導体装置の変形、及び、本開示の第３の態様に係る半導体装置の製造方法）
５．実施例４（本開示の半導体装置の変形、及び、実施例１及び実施例２の半導体装置の製造方法の変形）
６．その他
〈本開示の半導体装置、並びに、本開示の第１の態様～第３の態様に係る半導体装置の製造方法、全般に関する説明〉
本開示の半導体装置、あるいは、本開示の第１の態様～第２の態様に係る半導体装置の製造方法によって得られた半導体装置において、チャネル構造部の高さの合計をＨL、第２電界効果トランジスタのチャネル形成領域の高さをＨHとしたとき、
０．９０≦ＨL／ＨH≦１．０４
を満足することが好ましい。また、本開示の第３の態様に係る半導体装置の製造方法によって得られた半導体装置において、
第１Ａ電界効果トランジスタのチャネル構造部の高さの合計をＨL-1A、
第１Ｂ電界効果トランジスタのチャネル構造部の高さの合計をＨL-1B、
第２Ａ電界効果トランジスタのチャネル形成領域の高さをＨH-2A、
第２Ｂ電界効果トランジスタのチャネル形成領域の高さをＨH-2Bとしたとき、
０．９１≦ＨL-1A／ＨH-2A≦１．０４
０．９０≦ＨL-1B／ＨH-2B≦１．０３
を満足することが好ましい。
上記の好ましい形態を含む本開示の半導体装置、あるいは、上記の好ましい形態を含む本開示の第１の態様～第２の態様に係る半導体装置の製造方法によって得られた半導体装置にあっては、第１電界効果トランジスタにおいて、チャネル構造部には、第１電界効果トランジスタ用のゲート絶縁膜及びゲート電極が形成されており、第２電界効果トランジスタにおいて、チャネル形成領域には、第２電界効果トランジスタ用のゲート絶縁膜及びゲート電極が形成されている形態とすることができる。即ち、第１電界効果トランジスタにおいて、チャネル構造部は、第１電界効果トランジスタの厚さ方向において、相互に離間して配置されているが、チャネル構造部の外周は、周方向に沿って少なくとも部分的にゲート絶縁膜によって覆われており、ゲート絶縁膜上にゲート電極が形成されている。即ち、チャネル構造部とチャネル構造部との間には、ゲート絶縁膜及びゲート電極が形成されており、チャネル構造部とチャネル構造部との間は、ゲート絶縁膜及びゲート電極で埋め込まれている。上記のチャネル構造部の高さの合計ＨLとは、ゲート絶縁膜及びゲート電極を除いたときのチャネル構造部を構成するナノワイヤー構造を構成する材料（例えば、ＳｉやＳｉＧｅ）の直径の合計、あるいは又、ゲート絶縁膜及びゲート電極を除いたときのナノシート構造を構成する材料（例えば、ＳｉやＳｉＧｅ）の厚さの合計である。上記のチャネル形成領域の高さＨLは、チャネル形成領域を構成する半導体層の厚さの合計である。
また、上記の好ましい形態を含む本開示の第３の態様に係る半導体装置の製造方法によって得られた半導体装置にあっては、上述したとおり、
第１Ａ電界効果トランジスタにおいて、チャネル構造部には、第１Ａ電界効果トランジスタ用のゲート絶縁膜及びゲート電極が形成されており、
第１Ｂ電界効果トランジスタにおいて、チャネル構造部には、第１Ｂ電界効果トランジスタ用のゲート絶縁膜及びゲート電極が形成されており、
第２Ａ電界効果トランジスタにおいて、チャネル形成領域には、第２Ａ電界効果トランジスタ用のゲート絶縁膜及びゲート電極が形成されており、
第２Ｂ電界効果トランジスタにおいて、チャネル形成領域には、第２Ｂ電界効果トランジスタ用のゲート絶縁膜及びゲート電極が形成されている。
更には、以上に説明した各種の好ましい形態を含む本開示の半導体装置において、第１電界効果トランジスタは、ｎチャネル型の第１電界効果トランジスタ及びｐチャネル型の第１電界効果トランジスタの組み合わせから構成されている形態とすることができる。そして、ｎチャネル型の第１電界効果トランジスタ及びｐチャネル型の第１電界効果トランジスタの内の一方の第１電界効果トランジスタにおけるチャネル構造部は、奇数レベルの階層（第１層目、第３層目・・・）に形成されており、他方の第１電界効果トランジスタにおけるチャネル構造部は、偶数レベルの階層（第２層目、第４層目・・・）に形成されている形態とすることができる。更には、これらの場合、ｎチャネル型の第１電界効果トランジスタにおけるチャネル構造部はＳｉから成り、ｐチャネル型の第１電界効果トランジスタにおけるチャネル構造部はＳｉＧｅから成る形態とすることができる。第１電界効果トランジスタがｎチャネル型であるかｐチャネル型であるかは、専ら、ゲート電極を構成する材料の仕事関数によって決定される。
更には、以上に説明した各種の好ましい形態を含む本開示の半導体装置において、第２電界効果トランジスタは、ｎチャネル型の第２電界効果トランジスタ及びｐチャネル型の第２電界効果トランジスタの組み合わせから構成されている構成とすることができる。そして、この場合、ｎチャネル型の第２電界効果トランジスタにおけるチャネル形成領域はＳｉから成り、ｐチャネル型の第２電界効果トランジスタにおけるチャネル形成領域はＳｉＧｅから成る構成とすることができる。第２電界効果トランジスタがｎチャネル型であるかｐチャネル型であるかは、専ら、ゲート電極を構成する材料の仕事関数によって決定される。
あるいは又、以上に説明した各種の好ましい形態を含む本開示の半導体装置において、第２電界効果トランジスタは、ｎチャネル型の第２電界効果トランジスタから成る構成とすることができる。
更には、以上に説明した各種の好ましい形態、構成を含む本開示の半導体装置、あるいは、以上に説明した各種の好ましい形態を含む本開示の第１の態様～第２の態様に係る半導体装置の製造方法によって得られた半導体装置において、第１電界効果トランジスタは、低耐圧・電界効果トランジスタであり、第２電界効果トランジスタは、高耐圧・電界効果トランジスタである構成とすることができる。そして、この場合、第１電界効果トランジスタのゲート電極に印加される電圧は０．５ボルト乃至０．８ボルトであり、第２電界効果トランジスタのゲート電極に印加される電圧は１．５ボルト乃至３ボルトである構成とすることができる。ここで、低耐圧・電界効果トランジスタとして適しているか、高耐圧・電界効果トランジスタとして適しているかは、電界効果トランジスタを構成するゲート絶縁膜の厚さに大きく依存する。
また、以上に説明した各種の好ましい形態を含む本開示の第３の態様に係る半導体装置の製造方法によって得られた半導体装置（以下、本開示の第３の態様に係る半導体装置等と呼ぶ）において、
第１Ａ電界効果トランジスタはｎチャネル型及びｐチャネル型の内のいずれか一方であり、
第１Ｂ電界効果トランジスタはｎチャネル型及びｐチャネル型の内のいずれか他方であり、
第２Ａ電界効果トランジスタはｎチャネル型及びｐチャネル型の内のいずれか一方であり、
第２Ｂ電界効果トランジスタはｎチャネル型及びｐチャネル型の内のいずれか他方である構成とすることができる。
あるいは又、本開示の第３の態様に係る半導体装置等において、
第１Ａ電界効果トランジスタはｎチャネル型及びｐチャネル型の内のいずれか一方であり、
第１Ｂ電界効果トランジスタはｎチャネル型及びｐチャネル型の内のいずれか他方であり、
第２Ａ電界効果トランジスタ及び第２Ｂ電界効果トランジスタはｎチャネル型及びｐチャネル型の内のいずれか一方である構成とすることができる。
そして、第１Ａ電界効果トランジスタにおけるチャネル構造部は奇数レベルの階層（第１層目、第３層目・・・）に形成されており、第１Ｂ電界効果トランジスタにおけるチャネル構造部は、偶数レベルの階層（第２層目、第４層目・・・）に形成されている構成とすることができる。
更には、これらの場合、
ｎチャネル型の各種電界効果トランジスタにおけるチャネル構造部はＳｉから成り、
ｐチャネル型の各種電界効果トランジスタにおけるチャネル構造部はＳｉＧｅから成り、
ｎチャネル型の各種電界効果トランジスタにおけるチャネル形成領域はＳｉから成り、
ｐチャネル型の各種電界効果トランジスタにおけるチャネル形成領域はＳｉＧｅから成る構成とすることができる。
更には、以上に説明した各種の好ましい形態、構成を含む本開示の第３の態様に係る半導体装置等において、
第１Ａ電界効果トランジスタ及び第１Ｂ電界効果トランジスタは、低耐圧・電界効果トランジスタであり、
第２Ａ電界効果トランジスタ及び第２Ｂ電界効果トランジスタは、高耐圧・電界効果トランジスタである構成とすることができる。そして、この場合、
第１Ａ電界効果トランジスタ及び第１Ｂ電界効果トランジスタのゲート電極に印加される電圧は０．５ボルト乃至０．８ボルトであり、
第２Ａ電界効果トランジスタ及び第２Ｂ電界効果トランジスタのゲート電極に印加される電圧は１．５ボルト乃至３ボルトである構成とすることができる。
以上に説明した各種の好ましい形態、構成を含む本開示の半導体装置、以上に説明した各種の好ましい形態、構成を含む本開示の第１の態様～第２の態様に係る半導体装置の製造方法によって得られた半導体装置、以上に説明した各種の好ましい形態、構成を含む本開示の第３の態様に係る半導体装置等（以下、これらの半導体装置を総称して、『本開示の半導体装置等』と呼ぶ場合がある）において、チャネル構造部あるいはチャネル形成領域をＳｉから構成する場合、各種電界効果トランジスタをｎチャネル型とするためには、ゲート電極を構成する材料としてＴｉＮ、ＴａＮ、Ａｌ、ＴｉＡｌ、Ｗを挙げることができる。一方、チャネル構造部あるいはチャネル形成領域をＳｉＧｅから構成する場合、各種電界効果トランジスタをｐチャネル型とするためには、ゲート電極を構成する材料としてＴｉＮ、Ｗを挙げることができる。また、ゲート絶縁膜を構成する材料として、ＳｉＯＮ、ＳｉＯ2を挙げることができるし、高誘電率材料（所謂Ｈｉｇｈ－ｋ材料）、例えば、Ｈｆ０2、ＨｆＡｌＯＮ、Ｙ2Ｏ3を挙げることができる。
本開示の半導体装置等において、基体としてシリコン半導体基板やＳＯＩ基板を挙げることができる。半導体層は、結晶性を有することが好ましいが、多結晶から構成されていてもよいし、場合によっては非晶質から構成されていてもよい。犠牲層も、結晶性を有することが好ましいが、多結晶から構成されていてもよいし、場合によっては非晶質から構成されていてもよい。半導体層をＳｉから構成する場合、例えば、犠牲層をＳｉＧｅから構成することができるし、半導体層をＳｉＧｅから構成する場合、例えば、犠牲層をＳｉから構成することができる。但し、犠牲層は、これらの材料に限定されず、要は、犠牲層を除去するときの半導体層との間のエッチング選択比が大きな材料であればよく、例えば、半導体層をＳｉから構成する場合、犠牲層を構成する材料として、その他、Ｇｅを挙げることができる。半導体層や犠牲層の形成方法として、エピタキシャルＣＶＤ法、プラズマＣＶＤ法、原子層堆積法（アトミック・レイヤー・デポジッション法、ＡＬＤ法）を挙げることができる。
本開示の半導体装置等において、第１電界効果トランジスタの厚さ方向におけるチャネル構造部の数は２以上であればよいし、第１電界効果トランジスタの厚さ方向と直交する方向におけるチャネル構造部の数は１あるいは２以上であればよい。本開示の半導体装置等を構成するナノワイヤー構造にあっては、直径が、例えば、５ｎｍ乃至１０ｎｍの、例えばＳｉやＳｉＧｅから成るワイヤーの両端が、ソース／ドレイン領域を構成する積層構造体、第１積層構造体あるいは第２積層構造体によって支持されている。また、本開示の半導体装置等を構成するナノシート構造にあっては、幅×厚さが、例えば、（１０ｎｍ乃至５０ｎｍ）×（５ｎｍ乃至１０ｎｍ）の、例えばＳｉやＳｉＧｅから成る断面形状が略矩形の材料の両端が、ソース／ドレイン領域を構成する積層構造体、第１積層構造体あるいは第２積層構造体によって支持されている。尚、ナノワイヤー構造となるか、ナノシート構造となるかは、これらを構成する材料の厚さ、幅に依存する。
Ｆｉｎ構造を有する電界効果トランジスタは、基体上に第１半導体層及び第２半導体層が積層されて成るチャネル形成領域、あるいは又、基体上に第１Ａ半導体層及び第２Ａ半導体層が積層されて成るチャネル形成領域、あるいは又、基体上に第１Ｂ半導体層及び第２Ｂ半導体層が積層されて成るチャネル形成領域であって、断面形状が矩形のチャネル形成領域と、チャネル形成領域の両端に形成され、チャネル形成領域から延びるソース／ドレイン領域と、チャネル形成領域の頂面から側面に亙り形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とから構成されている。
半導体装置において、第１電界効果トランジスタ及び第２電界効果トランジスタをどのように配置するかは、要求される半導体装置の仕様に依存するので、一概に規定することはできない。例えば、ロジック回路を第１電界効果トランジスタから構成し、外部との信号等の授受を行うトランジスタを第２電界効果トランジスタから構成する形態、撮像装置における受光素子の制御を第２電界効果トランジスタによって行い、撮像装置の制御を行うロジック回路を第１電界効果トランジスタから構成する形態、ＣＰＵやＧＰＵ等を第１電界効果トランジスタから構成し、外部との信号等の授受を行うトランジスタを第２電界効果トランジスタから構成する形態を例示することができるが、これらに限定するものではない。
実施例１は、本開示の半導体装置、及び、本開示の第１の態様に係る半導体装置の製造方法に関する。実施例１の半導体装置の模式的な一部端面図を図１Ａに示し、実施例１の半導体装置のチャネル構造部及びチャネル形成領域並びにソース／ドレイン領域の模式的な配置図を図１Ｂに示す。尚、図１Ａは、図１Ｂの矢印Ａ－Ａに沿った模式的な一部端面図である。
実施例１の半導体装置は、
ナノワイヤー構造又はナノシート構造（図示した例では、ナノワイヤー構造４０’）を有するチャネル構造部１１を少なくとも２つ（図示した例では、厚さ方向に２つ）有する第１電界効果トランジスタ１０、及び、
Ｆｉｎ構造を有する第２電界効果トランジスタ２０、
を具備しており、
チャネル構造部１１は、第１電界効果トランジスタ１０の厚さ方向において、相互に離間して配置されている。図示した例では、１つのチャネル構造部１１は、幅方向に、３つのナノワイヤー構造４０’から構成されている。
実施例１において、第１半導体層４１及び第２半導体層４２はＳｉから成り、第１犠牲層６１及び第２犠牲層６２はＳｉＧｅから成り、基体３０はシリコン半導体基板から成る。
そして、実施例１の半導体装置において、チャネル構造部１１の高さの合計ＨL及び第２電界効果トランジスタ２０のチャネル形成領域２１の高さＨHの関係は、
０．９０≦ＨL／ＨH≦１．０４
を満足する。具体的には、例えば、
ナノワイヤー構造４０’の直径＝９ｎｍ
ＨL＝１８．５ｎｍ
ＨH＝１８．５ｎｍ
である。
また、実施例１の半導体装置にあっては、第１電界効果トランジスタ１０において、チャネル構造部１１には、第１電界効果トランジスタ用のゲート絶縁膜１２及びゲート電極１６が形成されており、第２電界効果トランジスタ２０において、チャネル形成領域２１には、第２電界効果トランジスタ用のゲート絶縁膜２２及びゲート電極２６が形成されている。即ち、第１電界効果トランジスタ１０において、チャネル構造部１１とチャネル構造部１１との間には、ゲート絶縁膜１２及びゲート電極１６が形成されており、チャネル構造部１１とチャネル構造部１１との間は、ゲート絶縁膜１２及びゲート電極１６で埋め込まれている。第１電界効果トランジスタ１０及び第２電界効果トランジスタ２０は、ｎチャネル型である。ゲート電極１６，２６を構成する材料としてＴｉＮ、ＴａＮ、Ａｌ、ＴｉＡｌ、Ｗを挙げることができる。また、ゲート絶縁膜１２，２２の一部を構成するゲート絶縁膜１３，２３はＳｉＯＮから成り、ゲート絶縁膜２４はＳｉＯ2から成り、ゲート絶縁膜１２，２２の残部を構成するゲート絶縁膜１５，２５は、高誘電率材料、具体的には、ＨｆＯ2から成る。
そして、実施例１の半導体装置において、第１電界効果トランジスタ１０は低耐圧・電界効果トランジスタであり、第２電界効果トランジスタ２０は高耐圧・電界効果トランジスタであり、第１電界効果トランジスタ１０のゲート電極１６に印加される電圧は０．５ボルト乃至０．８ボルトであり、第２電界効果トランジスタ２０のゲート電極２６に印加される電圧は１．５ボルト乃至３ボルトである。
以下、図２Ａ、図２Ｂ、図２Ｃ、図３Ａ、図３Ｂ、図３Ｃ、図４Ａ、図４Ｂ、図４Ｃ、図５Ａ、図５Ｂ、図５Ｃ、図６Ａ、図６Ｂ、図７Ａ、図７Ｂ、図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ及び図１２を参照して、実施例１の半導体装置の製造方法を説明するが、これらの図面は、図１Ｂの矢印Ａ－Ａに沿ったと同様の模式的な一部端面図である。
［工程－１００］
先ず、基体３０の第１の領域３１及び第２の領域３２において、第１の領域３１の上に第１犠牲層６１を形成し、次いで、第１犠牲層６１の上、及び、第２の領域３２の上に第１半導体層４１を形成する。
［工程－１００Ａ］
具体的には、先ず、基体３０の全面にエピタキシャルＣＶＤ法に基づき第１犠牲層６１を形成した後（図２Ａ参照）、第１犠牲層６１上に所望のレジストパターンを有するエッチング用レジスト７１Ａを形成する（図２Ｂ参照）。そして、第１の領域３１上の第１犠牲層６１をパターニングし、併せて、第２の領域３２上の第１犠牲層６１を除去した後、エッチング用レジスト７１Ａを除去することで、第１の領域３１の上に第１犠牲層６１を形成することができる（図２Ｃ参照）。
［工程－１００Ｂ］
次いで、エピタキシャルＣＶＤ法に基づき第１半導体層４１を全面に形成した後（図３Ａ参照）、第１半導体層４１上に所望のレジストパターンを有するエッチング用レジスト７１Ｂ）を形成する（図３Ｂ参照）。そして、第１半導体層４１をパターニングした後、エッチング用レジスト７１Ｂを除去することで、第１犠牲層６１の上、及び、第２の領域３２の上に第１半導体層４１を形成することができる（図３Ｃ参照）。
［工程－１１０］
次に、第１の領域３１における第１半導体層４１上に第２犠牲層６２を形成し、次いで、第２犠牲層６２の上及び第２の領域３２の第１半導体層４１の上に第２半導体層４２を形成する。
［工程－１１０Ａ］
具体的には、エピタキシャルＣＶＤ法に基づき第２犠牲層６２を全面に形成した後（図４Ａ参照）、第２犠牲層６２上に所望のレジストパターンを有するエッチング用レジスト７１Ｃを形成する。そして、第１の領域３１上の第２犠牲層６２をパターニングし、併せて、第２の領域３２上の第２犠牲層６２を除去した後、エッチング用レジスト７１Ｃを除去することで、第１の領域３１における第１半導体層４１上に第２犠牲層６２を形成することができる（図４Ｃ参照）。
［工程－１１０Ｂ］
次いで、エピタキシャルＣＶＤ法に基づき第２半導体層４２を全面に形成した後（図５Ａ参照）、第２半導体層４２上に所望のレジストパターンを有するエッチング用レジスト７１Ｄを形成する（図５Ｂ参照）。そして、第２半導体層４２をパターニングした後、エッチング用レジスト７１Ｄを除去することで、第２犠牲層６２の上、及び、第２の領域３２の上の第１半導体層４１の上に、第２半導体層４２を形成することができる（図５Ｃ参照）。
［工程－１２０］
その後、第１の領域３１上において、第１犠牲層６１、第１半導体層４１、第２犠牲層６２及び第２半導体層４２から成る積層構造体１０”を形成し、次いで、積層構造体１０”における第２犠牲層６２及び第１犠牲層６１の一部を除去する。
［工程－１２０Ａ］
具体的には、全面に所望のレジストパターンを有するエッチング用レジスト７１Ｅを形成する（図６Ａ参照）。そして、第１の領域３１における第２半導体層４２、第２犠牲層６２、第１半導体層４１及び第１犠牲層６１をパターニングし、併せて、第２の領域３２における第２半導体層４２及び第１半導体層４１をパターニングし、更に、基体３０の一部をエッチングすることで、図６Ｂに示す構造を得ることができる。エッチング用レジスト７１Ｅの幅に依存して、ナノワイヤー構造が得られ、あるいは又、ナノシート構造が得られる。
併せて、第２電界効果トランジスタ２０における第１半導体層４１及び第２半導体層４２から成るソース／ドレイン領域２７を形成する。また、第１電界効果トランジスタ１０における第１半導体層４１、第１犠牲層６１、第２半導体層４２及び第２犠牲層６２から成るソース／ドレイン領域１７を形成する。
［工程－１２０Ｂ］
次いで、全面にＳｉＯ2から成る絶縁層９１をＣＶＤ法に基づき形成した後、平坦化処理を行うことで、図７Ａに示す構造を得ることができる。次いで、第１の領域３１にエッチング用レジスト７１Ｆを形成した後（図７Ｂ参照）、第２の領域３２における絶縁層９１をエッチングすることで、図８Ａに示す構造を得ることができる。基体３０の頂部が絶縁層９１によって埋め込まれることで、素子分離領域８２が形成される。その後、エッチング用レジスト７１Ｆを除去し、第２の領域３２にエッチング用レジスト７１Ｇを形成した後（図８Ｂ参照）、第１の領域３１における絶縁層９１をエッチングし（図９Ａ参照）、エッチング用レジスト７１Ｇを除去する（図９Ｂ参照）。そして、更に、エッチング用レジスト７１Ｅを除去することで、第１の領域３１において、第２半導体層４２、第２犠牲層６２、第１半導体層４１及び第１犠牲層６１から成る積層構造体１０”を形成することができる（図１０Ａ参照）。基体３０の頂部が絶縁層９１によって埋め込まれることで、素子分離領域８１が形成される。
［工程－１２０Ｃ］
そして、第１半導体層４１及び第２半導体層４２を構成する材料（Ｓｉ）に対してエッチング選択比を有するエッチャントを用いて、ＳｉＧｅから成る第１犠牲層６１及び第２犠牲層６２を除去することで、図１０Ｂに示す構造を得ることができる。ナノワイヤー構造４０’から成る第１電界効果トランジスタ１０のチャネル構造部１１の両端は、第１電界効果トランジスタ１０のソース／ドレイン領域１７によって支持されている。
こうして、
（Ｃ－１）第１の領域３１において、積層構造体１０”から成るソース／ドレイン領域１７、並びに、第１半導体層４１及び第１半導体層４１と離間した第２半導体層４２から成るチャネル構造部１１を有する第１構造体１０’、並びに、
（Ｃ－２）第２の領域３２において、第１半導体層４１及び第２半導体層４２の積層構造から成るソース／ドレイン領域２７とチャネル形成領域２１とを有する第２構造体２０’を得ることができる。
［工程－１３０］
その後、第１構造体１０’におけるチャネル構造部１１及び第２構造体２０’におけるチャネル形成領域２１にゲート絶縁膜１２，２２及びゲート電極１６，２６を形成し、以て、第１の領域３１及び第２の領域３２のそれぞれに、第１電界効果トランジスタ１０及び第２電界効果トランジスタ２０を得る。
［工程－１３０Ａ］
具体的には、先ず、所望のレジストパターンを有するレジスト層（図示せず）を形成し、第１構造体１０’のチャネル構造部１１及び第２構造体２０’のチャネル形成領域２１に、熱酸化処理を行うことで、ＳｉＯＮから成るゲート絶縁膜の一部１３，２３を形成する（図１１Ａ参照）。熱酸化処理を行うことで、ナノワイヤー構造から成る第１電界効果トランジスタのチャネル構造部の断面形状は円形となる。以下の実施例においても同様である。
［工程－１３０Ｂ］
次いで、レジスト層を除去した後、全面にＳｉＮから成るマスク層（図示せず）を形成し、チャネル形成領域２１のマスク層を除去し、チャネル形成領域２１の上に形成されたゲート絶縁膜の一部２３を露出させる。そして、熱酸化処理を行うことで、第２構造体２０’のチャネル形成領域２１に熱酸化膜から成るゲート絶縁膜の一部２４を形成する（図１１Ｂ参照）。その後、マスク層を除去する。
［工程－１３０Ｃ］
次いで、ゲート絶縁膜の一部１３，２４の上に、ＡＬＤ（Atomic Layer Deposition）法に基づき、ＨｆＯ2から成るゲート絶縁膜の残部１５，２５を形成する（図１２参照）。第２構造体２０’のチャネル形成領域２１に形成されたゲート絶縁膜２３，２４，２５の合計の厚さは、第１構造体１０’のチャネル構造部１１に形成されたゲート絶縁膜１３，１５の厚さよりも厚い。
［工程－１３０Ｄ］
その後、ＣＶＤ法に基づきゲート電極を構成する材料層を全面に形成し、この材料層をパターニングすることで、ゲート電極１６，２６をゲート絶縁膜１２，２２の上に形成する。こうして、図１Ａ及び図１Ｂに示す構造を得ることができる。
［工程－１４０］
次に、全面に絶縁層（図示せず）を形成し、ゲート電極１６，２６、ソース／ドレイン領域１７，２７の上方に位置する絶縁層に開口部を形成し、開口部内から絶縁層上に亙り、接続孔及び配線を形成すればよい。
実施例１の半導体装置、あるいは又、実施例１の半導体装置の製造方法によって得られた半導体装置、更には、後述する実施例２～実施例４の半導体装置、実施例２～実施例４の半導体装置の製造方法によって得られた半導体装置にあっては、ナノワイヤー構造又はナノシート構造を有する第１電界効果トランジスタ及びＦｉｎ構造を有する第２電界効果トランジスタを具備しているので、相対的に低い駆動電圧のＦＥＴと高い駆動電圧のＦＥＴの混在を許容し得る半導体装置を提供することができる。
ところで、薄いゲート絶縁膜を備えたナノワイヤー構造を有する第１電界効果トランジスタと、厚いゲート絶縁膜を備えたＦｉｎ構造を有する第２電界効果トランジスタとを同時に実現させるためには、絶縁膜を堆積させるか、チャネル構造部及びチャネル形成領域を熱酸化する必要がある。然るに、前者の場合、電界効果トランジスタのノイズ特性が悪く、また、ゲート電極の形成（埋め込み）が困難となる。一方、後者の場合、ナノワイヤー構造が細くなり、電界効果トランジスタの性能が低下する。これらの問題点を解決するために、実施例１の半導体装置あるいは本開示の第１の態様～第３の態様に係る半導体装置の製造方法によって得られた半導体装置にあっては、第１電界効果トランジスタのチャネル構造部は第２電界効果トランジスタのチャネル形成領域とは異なる構造を有し、第２電界効果トランジスタのチャネル形成領域の断面を、第１電界効果トランジスタのチャネル構造部の断面よりも大きくすることができる。従って、チャネル構造部及びチャネル形成領域を熱酸化してゲート絶縁膜を形成するとき、ナノワイヤー構造が細くなることを防ぎつつ、厚いゲート絶縁膜を第２電界効果トランジスタのチャネル形成領域に形成することができる結果、第１電界効果トランジスタ及び第２電界効果トランジスタの性能低下を防止しつつ、相対的に低い駆動電圧のＦＥＴと高い駆動電圧のＦＥＴの混在を許容し得る半導体装置を提供することができる。また、第２電界効果トランジスタのチャネル形成領域は一体化された半導体層から構成されており、チャネル形成領域を構成する半導体層の間に挟い隙間が存在せず、チャネル形成領域を構成する半導体層の間をゲート電極で埋め込む必要がない。また、熱酸化膜を形成することができるので、界面トラップ密度が低い、品質の良い絶縁膜を形成することができ、１／ｆノイズ性能を１桁乃至２桁、改善することができる。
実施例２は、実施例１の変形であり、且つ、本開示の第２の態様に係る半導体装置の製造方法に関する。
図１３に模式的な断面図を示すように、実施例２の半導体装置は、
ナノワイヤー構造又はナノシート構造（図示した例では、ナノワイヤー構造５０’）を有するチャネル構造部１１を少なくとも２つ（図示した例では、厚さ方向に２つ）有する第１電界効果トランジスタ１０、及び、
Ｆｉｎ構造を有する第２電界効果トランジスタ２０、
を具備しており、
チャネル構造部１１は、第１電界効果トランジスタ１０の厚さ方向において、相互に離間して配置されている。図示した例では、１つのチャネル構造部１１は、幅方向に、３つのナノワイヤー構造５０’から構成されている。実施例２の半導体装置の各要素の模式的な配置図は、図１Ｂに示したと同様である。
実施例２において、第１半導体層５１及び第２半導体層５２はＳｉＧｅから成り、犠牲層６３はＳｉから成り、基体３０はシリコン半導体基板から成る。
そして、実施例２の半導体装置においても、チャネル構造部１１の高さの合計ＨL及び第２電界効果トランジスタ２０のチャネル形成領域２１の高さＨHの関係は、
０．９０≦ＨL／ＨH≦１．０４
を満足する。具体的には、例えば、
ナノワイヤー構造５０’の直径＝９ｎｍ
ＨL＝１８．０ｎｍ
ＨH＝１８．５ｎｍ
である。
また、実施例２の半導体装置にあっても、第１電界効果トランジスタ１０において、チャネル構造部１１には、第１電界効果トランジスタ用のゲート絶縁膜１２及びゲート電極１６が形成されており、第２電界効果トランジスタ２０において、チャネル形成領域２１には、第２電界効果トランジスタ用のゲート絶縁膜２２及びゲート電極２６が形成されている。即ち、第１電界効果トランジスタ１０において、チャネル構造部１１とチャネル構造部１１との間には、ゲート絶縁膜１２及びゲート電極１６が形成されており、チャネル構造部１１とチャネル構造部１１との間は、ゲート絶縁膜１２及びゲート電極１６で埋め込まれている。第１電界効果トランジスタ１０及び第２電界効果トランジスタ２０は、ｐチャネル型である。ゲート電極１６，２６はＴｉＮから成り、ゲート絶縁膜１２，２２の一部を構成するゲート絶縁膜１３，２３は、ＳｉＯ2から成り、ゲート絶縁膜１２，２２の残部を構成するゲート絶縁膜１５，２５は、ＨｆＯ2から成る。
そして、実施例２の半導体装置においても、第１電界効果トランジスタ１０は低耐圧・電界効果トランジスタであり、第２電界効果トランジスタ２０は高耐圧・電界効果トランジスタであり、第１電界効果トランジスタ１０のゲート電極１６に印加される電圧は０．５ボルト乃至０．８ボルトであり、第２電界効果トランジスタ２０のゲート電極２６に印加される電圧は１．５ボルト乃至３ボルトである。
以下、図１４Ａ、図１４Ｂ、図１４Ｃ、図１５Ａ、図１５Ｂ、図１５Ｃ、図１６Ａ、図１６Ｂ、図１６Ｃ、図１７Ａ、図１７Ｂ、図１８Ａ、図１８Ｂ、図１９Ａ、図１９Ｂ、図２０Ａ、図２０Ｂ、図２１Ａ、図２１Ｂ、図２１Ｃ、図２２Ａ及び図２２Ｂを参照して、実施例２の半導体装置の製造方法を説明するが、これらの図面は、図１Ａの矢印Ａ－Ａに沿ったと同様の模式的な一部端面図である。
［工程－２００］
先ず、基体３０の第１の領域３１及び第２の領域３２の上に、第１半導体層５１を形成する。
具体的には、先ず、基体３０の全面にエピタキシャルＣＶＤ法に基づき第１半導体層５１を形成した後（図１４Ａ参照）、第１半導体層５１上に所望のレジストパターンを有するエッチング用レジスト７２Ａを形成する（図１４Ｂ参照）。そして、第１の領域３１及び第２の領域３２の上の第１半導体層５１をパターニングした後、エッチング用レジスト７２Ａを除去することで、第１の領域３１の上及び第２の領域３２の上に第１半導体層５１を形成することができる（図１４Ｃ参照）。
［工程－２１０］
次に、第１半導体層５１上に犠牲層６３を形成し、次いで、第２の領域３２において、犠牲層６３を除去し、第１の領域３１において、犠牲層６３の上に第２半導体層５２を形成し、第２の領域３２において、第１半導体層５１の上に第２半導体層５２を形成する。
［工程－２１０Ａ］
具体的には、エピタキシャルＣＶＤ法に基づき犠牲層６３を全面に形成した後（図１５Ａ参照）、犠牲層６３上に所望のレジストパターンを有するエッチング用レジスト７２Ｂを形成する（図１５Ｂ参照）。そして、第１の領域３１上の犠牲層６３をパターニングし、併せて、第２の領域３２上の犠牲層６３を除去した後、エッチング用レジスト７２Ｂを除去することで、第１の領域３１における第１半導体層５１上に犠牲層６３を形成することができる（図１５Ｃ参照）。
［工程－２１０Ｂ］
次いで、エピタキシャルＣＶＤ法に基づき第２半導体層５２を全面に形成した後（図１６Ａ参照）、第２半導体層５２上に所望のレジストパターンを有するエッチング用レジスト７２Ｃを形成する（図１３Ｂ参照）。そして、第２半導体層５２をパターニングした後、エッチング用レジスト７２Ｃを除去することで、犠牲層６３の上、及び、第２の領域３２の上の第１半導体層５１の上に、第２半導体層５２を形成することができる（図１６Ｃ参照）。こうして、第２の領域３２において、第２電界効果トランジスタにおけるチャネル形成領域２１を形成することができる。
［工程－２２０］
その後、第１の領域３１上において、第２半導体層５２、犠牲層６３及び第１半導体層５１から成る積層構造体１０”を形成し、次いで、積層構造体１０”における犠牲層６３の一部を除去する。
［工程－２２０Ａ］
具体的には、全面に所望のレジストパターンを有するエッチング用レジスト７２Ｄを形成する（図１７Ａ参照）。そして、第１の領域３１における第２半導体層５２、犠牲層６３及び第１半導体層５１をパターニングし、併せて、第２の領域３２における第２半導体層５２及び第１半導体層５１をパターニングし、更に、基体３０の一部をエッチングすることで、図１７Ｂに示す構造を得ることができる。
併せて、第２電界効果トランジスタ２０における第１半導体層５１及び第２半導体層５２から成るソース／ドレイン領域２７を形成する。また、第１電界効果トランジスタ１０における第１半導体層５１、犠牲層６３及び第２半導体層５２から成るソース／ドレイン領域１７を形成する。
［工程－２２０Ｂ］
次いで、全面にＳｉＯ2から成る絶縁層９２をＣＶＤ法に基づき形成した後、平坦化処理を行うことで、図１８Ａに示す構造を得ることができる。次いで、第１の領域３１にエッチング用レジスト７２Ｅを形成した後（図１８Ｂ参照）、第２の領域３２における絶縁層９２をエッチングすることで、図１９Ａに示す構造を得ることができる。基体３０の頂部が絶縁層９２によって埋め込まれることで、素子分離領域８４が形成される。その後、エッチング用レジスト７２Ｅを除去し、第２の領域３２にエッチング用レジスト７２Ｆを形成した後（図１９Ｂ参照）、第１の領域３１における絶縁層９２をエッチングし（図２０Ａ参照）、エッチング用レジスト７２Ｆを除去する（図２０Ｂ参照）。そして、更に、エッチング用レジスト７２Ｄを除去することで、第１の領域３１において、第２半導体層５２、犠牲層６３及び第１半導体層５１から成る積層構造体１０”を形成することができる（図２１Ａ参照）。基体３０の頂部が絶縁層９２によって埋め込まれることで、素子分離領域８３が形成される。
［工程－２２０Ｃ］
次いで、第１半導体層５１及び第２半導体層５２を構成する材料（ＳｉＧｅ）に対してエッチング選択比を有するエッチャントを用いて、Ｓｉから成る犠牲層６３を除去することで、図２１Ｂに示す構造を得ることができる。ナノワイヤー構造５０’から成る第１電界効果トランジスタ１０のチャネル構造部１１の両端は、第１電界効果トランジスタ１０のソース／ドレイン領域１７によって支持されている。
こうして、
（Ｃ－１）第１の領域３１において、積層構造体１０”から成るソース／ドレイン領域１７、並びに、第１半導体層５１及び第１半導体層５１と離間した第２半導体層５２から成るチャネル構造部１１を有する第１構造体１０’、並びに、
（Ｃ－２）第２の領域３２において、第１半導体層５１及び第２半導体層５２の積層構造から成るソース／ドレイン領域２７とチャネル形成領域２１とを有する第２構造体２０’を得ることができる。
［工程－２３０］
その後、第１構造体１０’におけるチャネル構造部１１及び第２構造体２０’におけるチャネル形成領域２１にゲート絶縁膜１２，２２及びゲート電極１６，２６を形成し、以て、第１の領域３１及び第２の領域３２のそれぞれに、第１電界効果トランジスタ１０及び第２電界効果トランジスタ２０を得る。
［工程－２３０Ａ］
具体的には、先ず、所望のレジストパターンを有するレジスト層（図示せず）を形成し、第１構造体１０’のチャネル構造部１１及び第２構造体２０’のチャネル形成領域２１に、熱酸化処理を行うことで、ＳｉＯＮから成るゲート絶縁膜の一部１３，２３を形成する（図２１Ｃ参照）。
［工程－２３０Ｂ］
次いで、レジスト層を除去した後、全面にＳｉＮから成るマスク層（図示せず）を形成し、チャネル形成領域２１のマスク層を除去し、チャネル形成領域２１の上に形成されたゲート絶縁膜の一部２３を露出させる。そして、熱酸化処理を行うことで、第２構造体２０’のチャネル形成領域２１に熱酸化膜から成るゲート絶縁膜の一部２４を形成する（図２２Ａ参照）。その後、マスク層を除去する。
［工程－２３０Ｃ］
次いで、ゲート絶縁膜の一部１３，２４の上に、ＡＬＤ法に基づき、ＨｆＯ2から成るゲート絶縁膜の残部１５，２５を形成する（図２２Ｂ参照）。第２構造体２０’のチャネル形成領域２１に形成されたゲート絶縁膜２３，２４，２５の合計の厚さは、第１構造体１０’のチャネル構造部１１に形成されたゲート絶縁膜１３，１５の厚さよりも厚い。
［工程－２３０Ｄ］
その後、ＣＶＤ法に基づきゲート電極を構成するＴｉＮから成る材料層を全面に形成し、この材料層をパターニングすることで、ゲート電極１６，２６をゲート絶縁膜１２，２２の上に形成する。こうして、図１３に示す構造を得ることができる。
［工程－２４０］
次に、全面に絶縁層（図示せず）を形成し、ゲート電極１６，２６、ソース／ドレイン領域１７，２７の上方に位置する絶縁層に開口部を形成し、開口部内から絶縁層上に亙り、接続孔及び配線を形成すればよい。
実施例３は、実施例１～実施例２の変形であり、且つ、本開示の第３の態様に係る半導体装置の製造方法に関する。
図２３に模式的な断面図を示すように、実施例３の半導体装置において、第１電界効果トランジスタは、ｐチャネル型の第１電界効果トランジスタ（第１Ａ電界効果トランジスタ１０ｐ）及びｎチャネル型の第１電界効果トランジスタ（第１Ｂ電界効果トランジスタ１０ｎ）の組み合わせから構成されている。第１ａの領域３１ｐには第１Ａ電界効果トランジスタ１０ｐが形成されており、第１ｂの領域３１ｎには第１Ｂ電界効果トランジスタ１０ｎが形成されている。ｐチャネル型の第１電界効果トランジスタ（第１Ａ電界効果トランジスタ１０ｐ）及びｎチャネル型の第１電界効果トランジスタ（第１Ｂ電界効果トランジスタ１０ｎ）の内の一方の第１電界効果トランジスタ（具体的には、実施例３にあっては、第１Ａ電界効果トランジスタ１０ｐ）におけるチャネル構造部１１ｐは、奇数レベルの階層（第１層目及び第３層目）に形成されており、他方の第１電界効果トランジスタ（具体的には、実施例３にあっては、第１Ｂ電界効果トランジスタ１０ｎ）におけるチャネル構造部１１ｎは、偶数レベルの階層（第２層目及び第４層目）に形成されている。ｐチャネル型の第１電界効果トランジスタ（第１Ａ電界効果トランジスタ１０ｐ）におけるチャネル構造部１１ｐはＳｉＧｅから成り、ｎチャネル型の第１電界効果トランジスタ（第１Ｂ電界効果トランジスタ１０ｎ）におけるチャネル構造部１１ｎはＳｉから成る。
更には、第１Ａ電界効果トランジスタ１０ｐにおいて、チャネル構造部１１ｐには、第１Ａ電界効果トランジスタ用のゲート絶縁膜１２及びゲート電極１６ｐが形成されており、
第１Ｂ電界効果トランジスタ１０ｎにおいて、チャネル構造部１１ｎには、第１Ｂ電界効果トランジスタ用のゲート絶縁膜１２及びゲート電極１６ｎが形成されており、
第２Ａ電界効果トランジスタ２０ｐにおいて、チャネル形成領域２１ｐには、第２Ａ電界効果トランジスタ用のゲート絶縁膜２２及びゲート電極２６ｐが形成されており、
第２Ｂ電界効果トランジスタ２０ｎにおいて、チャネル形成領域２１ｎには、第２Ｂ電界効果トランジスタ用のゲート絶縁膜２２及びゲート電極２６ｎが形成されている。
ここで、実施例３の半導体装置において、第１Ａ電界効果トランジスタ１０ｐのチャネル構造部１１ｐの高さの合計をＨL-1A、第１Ｂ電界効果トランジスタ１０ｎのチャネル構造部１１ｎの高さの合計をＨL-1B、第２Ａ電界効果トランジスタ２０ｐのチャネル形成領域２１ｐの高さをＨH-2A、第２Ｂ電界効果トランジスタ２０ｎのチャネル形成領域２１ｎの高さをＨH-2Bとしたとき、
０．９１≦ＨL-1A／ＨH-2A≦１．０４
０．９０≦ＨL-1B／ＨH-2B≦１．０３
を満足する。
また、実施例３の半導体装置において、第２電界効果トランジスタ２０は、ｐチャネル型の第２電界効果トランジスタ（第２Ａ電界効果トランジスタ２０ｐ）及びｎチャネル型の第２電界効果トランジスタ（第２Ｂ電界効果トランジスタ２０ｎ）の組み合わせから構成されている。第２ａの領域３２ｐには第２Ａ電界効果トランジスタ２０ｐが形成されており、第２ｂの領域３２ｎには第２Ｂ電界効果トランジスタ２０ｎが形成されている。ｐチャネル型の第２Ａ電界効果トランジスタ２０ｐにおけるチャネル形成領域２１ｐはＳｉＧｅから成り、ｐチャネル型の第２Ｂ電界効果トランジスタ２０ｎにおけるチャネル形成領域２１ｎはＳｉから成る。第１Ａ電界効果トランジスタ１０ｐにおけるチャネル構造部１１ｐは奇数レベルの階層（第１層目及び第３層目）に形成されており、第１Ｂ電界効果トランジスタ１０ｎにおけるチャネル構造部１１ｎは、偶数レベルの階層（第２層目及び第４層目）に形成されている。
更には、実施例３の半導体装置等において、第１Ａ電界効果トランジスタ１０ｐ及び第１Ｂ電界効果トランジスタ１０ｎは低耐圧・電界効果トランジスタであり、第２Ａ電界効果トランジスタ２０ｐ及び第２Ｂ電界効果トランジスタ２０ｎは高耐圧・電界効果トランジスタである。第１Ａ電界効果トランジスタ１０ｐ及び第１Ｂ電界効果トランジスタ１０ｎのゲート電極１６ｐ，１６ｎに印加される電圧は０．５ボルト乃至０．８ボルトであり、第２Ａ電界効果トランジスタ２０ｐ及び第２Ｂ電界効果トランジスタ２０ｎのゲート電極２６ｐ，２６ｎに印加される電圧は１．５ボルト乃至３ボルトである。
以下、図２４Ａ、図２４Ｂ、図２５Ａ、図２５Ｂ、図２６Ａ、図２６Ｂ、図２７Ａ、図２７Ｂ、図２８Ａ、図２８Ｂ、図２９Ａ、図２９Ｂ、図３０Ａ、図３０Ｂ、図３１Ａ、図３１Ｂ、図３２Ａ、図３２Ｂ、図３３Ａ、図３３Ｂ、図３４Ａ、図３４Ｂ、図３５Ａ及び図３５Ｂを参照して、実施例３の半導体装置の製造方法を説明するが、これらの図面は、図１Ａの矢印Ａ－Ａに沿ったと同様の模式的な一部端面図である。
［工程－３００］
先ず、基体３０の第１ａの領域３１ｐ、第１ｂの領域３１ｎ、第２ａの領域３２ｐ及び第２ｂの領域３２ｎにおいて、第１ａの領域３１ｐ、第１ｂの領域３１ｎ及び第２ａの領域３２ｐの上に第１Ａ半導体層５１を形成し、次いで、第１ａの領域３１ｐ及び第１ｂの領域３１ｎにおける第１Ａ半導体層５１の上及び第２ｂの領域３２ｎの上に第１Ｂ半導体層４１を形成する。
［工程－３００Ａ］
具体的には、先ず、基体３０の全面にエピタキシャルＣＶＤ法に基づき第１Ａ半導体層５１を形成した後（図２４Ａ参照）、基体３０の第１ａの領域３１ｐ、第１ｂの領域３１ｎ及び第２ａの領域３２ｐにおいて、第１Ａ半導体層５１上に所望のレジストパターンを有するエッチング用レジスト７３Ａを形成する（図２４Ｂ参照）。そして、第１ａの領域３１ｐ、第１ｂの領域３１ｎ及び第２ａの領域３２ｐ上の第１Ａ半導体層５１をパターニングし、第２ｂの領域３２ｐ上の第１Ａ半導体層５１を除去した後、エッチング用レジスト７３Ａを除去することで、第１ａの領域３１ｐ、第１ｂの領域３１ｎ及び第２ａの領域３２ｐの上に第１Ａ半導体層５１を形成することができる（図２５Ａ参照）。
［工程－３００Ｂ］
次いで、全面にエピタキシャルＣＶＤ法に基づき第１Ｂ半導体層４１を形成した後、第１Ｂ半導体層４１上に所望のレジストパターンを有するエッチング用レジスト（図示せず）を形成する。そして、第２ａの領域３２ｐ上の第１Ｂ半導体層４１を除去した後、エッチング用レジストを除去する。こうして、図２５Ｂに示す構造を得ることができる。
［工程－３００Ｃ］
その後、基体３０の第１ａの領域３１ｐ、第１ｂの領域３１ｎ及び第２ｂの領域３２ｎの上の第１Ｂ半導体層４１の上、並びに、第２ａの領域３２ｐの上の第１Ａ半導体層５１の上に、所望のレジストパターンを有するエッチング用レジスト７３Ｂを形成する（図２６Ａ参照）。そして、基体３０の第１ａの領域３１ｐ、第１ｂの領域３１ｎ及び第２ｂの領域３２ｎの上の第１Ｂ半導体層４１をパターニングした後、エッチング用レジスト７３Ｂを除去することで、第１ａの領域３１ｐ及び第１ｂの領域３１ｎにおける第１Ａ半導体層５１の上及び第２ｂの領域３２ｎの上に第１Ｂ半導体層４１を形成することができる（図２６Ｂ参照）。
［工程－３１０］
次に、第１ａの領域３１ｐ、第１ｂの領域３１ｎにおける第１Ｂ半導体層４１の上及び第２ａの領域３２ｐにおける第１Ａ半導体層５１の上に第２Ａ半導体層５２を形成し、次いで、第１ａの領域３１ｐ及び第１ｂの領域３１ｎにおける第２Ａ半導体層５２の上及び第２ｂの領域３２ｎにおける第１Ｂ半導体層４１の上に第２Ｂ半導体層４２を形成する。
［工程－３１０Ａ］
具体的には、全面にエピタキシャルＣＶＤ法に基づき第２Ａ半導体層５２を形成した後（図２７Ａ参照）、基体３０の第１ａの領域３１ｐ、第１ｂの領域３１ｎ及び第２ａの領域３２ｐにおいて、第２Ａ半導体層５２上に所望のレジストパターンを有するエッチング用レジスト７３Ｃを形成する（図２７Ｂ参照）。そして、第１ａの領域３１ｐ、第１ｂの領域３１ｎ及び第２ａの領域３２ｐ上の第２Ａ半導体層５２をパターニングし、第２ｂの領域３２ｐ上の第２Ａ半導体層５２を除去した後、エッチング用レジスト７３Ｃを除去することで、第１ａの領域３１ｐ、第１ｂの領域３１ｎにおける第１Ｂ半導体層４１の上及び第２ａの領域３２ｐにおける第１Ａ半導体層５１の上に第２Ａ半導体層５２を形成することができる（図２８Ａ参照）。
［工程－３１０Ｂ］
次いで、全面にエピタキシャルＣＶＤ法に基づき第２Ｂ半導体層４２を形成した後（図２８Ｂ参照）、第２Ｂ半導体層４２上に所望のレジストパターンを有するエッチング用レジスト７３Ｄを形成する（図２９Ａ参照）。そして、第１ａの領域３１ｐ、第１ｂの領域３１ｎ及び第２ｂの領域３２ｎの上の第２Ｂ半導体層４２をパターニングし、併せて、第２ａの領域３２ｐ上の第２Ｂ半導体層４２を除去した後、エッチング用レジスト７３Ｄを除去する。こうして、第１ａの領域３１ｐ及び第１ｂの領域３１ｎにおける第２Ａ半導体層５２の上及び第２ｂの領域３２ｎにおける第１Ｂ半導体層４１の上に第２Ｂ半導体層４２を形成することができる（図２９Ｂ参照）。
［工程－３２０］
次に、第１ａの領域３１ｐにおいて、第２Ｂ半導体層４２、第２Ａ半導体層５２、第１Ｂ半導体層４１及び第１Ａ半導体層５１から成る第１積層構造体１０ｐ”を形成し、第１ｂの領域３１ｎにおいて、第２Ｂ半導体層４２、第２Ａ半導体層５２、第１Ｂ半導体層４１及び第１Ａ半導体層５１から成る第２積層構造体１０ｎ”を形成する。
［工程－３２０Ａ］
具体的には、全面に所望のレジストパターンを有するエッチング用レジスト７３Ｅを形成した後（図３０Ａ参照）、第１ａの領域３１ｐ、第１ｂの領域３１ｎ、第２ａの領域３２ｐ及び第２ａの領域３１ｎにおける第２Ｂ半導体層４２、第２Ａ半導体層５２、第１Ｂ半導体層４１及び第１Ａ半導体層５１をパターニングし、更に、基体３０の一部をエッチングすることで、図３０Ｂに示す構造を得ることができる。
併せて、第２Ａ電界効果トランジスタ２０ｐにおける第１Ａ半導体層５１及び第２Ａ半導体層５２から成るソース／ドレイン領域２７、第２Ｂ電界効果トランジスタ２０ｎにおける第１Ｂ半導体層４１及び第２Ｂ半導体層４２から成るソース／ドレイン領域２７を形成する。また、第１Ａ電界効果トランジスタ１０ｐ及び第１Ｂ電界効果トランジスタ１０ｎにおける第１Ａ半導体層５１、第１Ｂ半導体層４１、第２Ａ半導体層５１及び第２Ｂ半導体層４２から成るソース／ドレイン領域１７を形成する。
［工程－３２０Ｂ］
次いで、全面にＳｉＯ2から成る絶縁層９３をＣＶＤ法に基づき形成した後、平坦化処理を行うことで、図３１Ａに示す構造を得ることができる。次いで、第１ａの領域３１ｐ及び第１ｂの領域３１ｎにエッチング用レジスト７３Ｆを形成した後（図３１Ｂ参照）、第２ａの領域３２ｐ及び第２ｂの領域３２ｎにおける絶縁層９３をエッチングすることで、図３２Ａに示す構造を得ることができる。基体３０の頂部が絶縁層９３によって埋め込まれることで、素子分離領域８６が形成される。その後、エッチング用レジスト７３Ｆを除去し、第２ａの領域３２ｐ及び第２ｂの領域３２ｎにエッチング用レジスト７３Ｇを形成した後（図３２Ｂ参照）、第１ａの領域３１ｐ及び第１ｂの領域３１ｎにおける絶縁層９３をエッチングし（図３３Ａ参照）、エッチング用レジスト７３Ｇを除去することで、図３３Ｂに示す構造を得ることができる。そして、エッチング用レジスト７３Ｅを除去することで、第１ａの領域３１ｐ及び第１ｂの領域３１ｎにおいて、第２Ｂ半導体層４２、第２Ａ半導体層５２、第１Ｂ半導体層４１及び第１Ａ半導体層５１から成る第２積層構造体１０ｐ”，１０ｎ”を形成することができる（図３４Ａ参照）。基体３０の頂部が絶縁層９３によって埋め込まれることで、素子分離領域８５が形成される。
［工程－３３０］
次に、第１ａの領域３１ｐにおいて、第１積層構造体１０ｐ”における第２Ｂ半導体層４２及び第１Ｂ半導体層４１の一部を除去し、第１ｂの領域３１ｎにおいて、第２積層構造体１０ｎ”における第２Ａ半導体層５２及び第１Ａ半導体層５１の一部を除去する。
具体的には、第１Ａ半導体層５１及び第２Ａ半導体層５２を構成する材料（ＳｉＧｅ）に対してエッチング選択比を有するエッチャントを用いて、Ｓｉから成る第１Ｂ半導体層４１及び第２Ｂ半導体層４２を除去し、１Ｂ半導体層４１及び第２Ｂ半導体層４２を構成する材料（Ｓｉ）に対してエッチング選択比を有するエッチャントを用いて、ＳｉＧｅから成る第１Ａ半導体層５１及び第２Ａ半導体層５２を除去することで、図３４Ｂに示す構造を得ることができる。ナノワイヤー構造４０’，５０’から成る第１Ａ電界効果トランジスタ１０ｐ及び第１Ｂ電界効果トランジスタ１０ｎのチャネル構造部１１ｐ，１１ｎの両端は、第１Ａ電界効果トランジスタ１０ｐ及び第１Ｂ電界効果トランジスタ１０ｎのソース／ドレイン領域１７によって支持されている。
こうして、
（Ｄ－１）第１ａの領域３１ｐにおいて、第１積層構造体１０ｐ”から成るソース／ドレイン領域１７、並びに、第１Ａ半導体層５１及び第１Ａ半導体層５１と離間した第２Ａ半導体層５２から成るチャネル構造部１１ｐを有する第１Ａ構造体１０ｐ’、
（Ｄ－２）第１ｂの領域３１ｎにおいて、第２積層構造体１０ｎ”から成るソース／ドレイン領域１７、並びに、第１Ｂ半導体層４１及び第１Ｂ半導体層４１と離間した第２Ｂ半導体層４２から成るチャネル構造部１１ｎを有する第１Ｂ構造体１０ｎ’、
（Ｄ－３）第２ａの領域３２ｐにおいて、第１Ａ半導体層５１及び第２Ａ半導体層５２の積層構造から成るソース／ドレイン領域２７とチャネル形成領域２１ｐとを有する第２Ａ構造体２０ｐ’、並びに、
（Ｄ－４）第２ｂの領域３２ｎにおいて、第１Ｂ半導体層４１及び第２Ｂ半導体層４２の積層構造から成るソース／ドレイン領域２７とチャネル形成領域２１ｎとを有する第２Ｂ構造体２０ｎ’、
を得ることができる。
［工程－３４０］
その後、第１Ａ構造体１０ｐ’及び第１Ｂ構造体１０ｎ’におけるチャネル構造部１１ｐ，１１ｎ、並びに、第２Ａ構造体２０ｐ’及び第２Ｂ構造体２０ｎ’におけるチャネル形成領域２１ｐ，２１ｎに、ゲート絶縁膜１２，２２及びゲート電極１６ｐ，１６ｎ，２６ｐ，２６ｎを形成し、以て、基体３０の第１ａの領域３１ｐ、第１ｂの領域３１ｎ、第２ａの領域３２ｐ及び第２ｂの領域３２ｎのそれぞれに、第１Ａ電界効果トランジスタ１０ｐ、第１Ｂ電界効果トランジスタ１０ｎ、第２Ａ電界効果トランジスタ２０ｐ及び第２Ｂ電界効果トランジスタ２０ｎを得る。
［工程－３４０Ａ］
具体的には、先ず、所望のレジストパターンを有するレジスト層（図示せず）を形成し、第１Ａ構造体１０ｐ’及び第１Ｂ構造体１０ｎ’のチャネル構造部１１ｐ，１１ｎ及び第２Ａ構造体２０ｐ’及び第２Ｂ構造体２０ｎ’のチャネル形成領域２１ｐ，２１ｎに、熱酸化処理を行うことで、ＳｉＯＮから成るゲート絶縁膜の一部１３，２３を形成する（図３５Ａ参照）。
［工程－３４０Ｂ］
次いで、レジスト層を除去した後、全面にＳｉＮから成るマスク層（図示せず）を形成し、第２Ａ電界効果トランジスタ２０ｐ及び第２Ｂ電界効果トランジスタ２０ｎにおけるチャネル形成領域２１ｐ，２１ｎのマスク層を除去し、チャネル形成領域２１ｐ，２１ｎの上に形成されたゲート絶縁膜の一部２３を露出させる。そして、熱酸化処理を行うことで、第２Ａ構造体２０ｐ’及び第２Ｂ構造体２０ｎ’のチャネル形成領域２１ｐ，２１ｎに熱酸化膜から成るゲート絶縁膜の一部２４を形成する。その後、マスク層を除去する。
［工程－３４０Ｃ］
次いで、全面にＳｉＮから成るマスク層（図示せず）を形成し、第１Ａ電界効果トランジスタ１０ｐにおけるチャネル構造部１１ｐ及び第２Ａ電界効果トランジスタ２０ｐにおけるチャネル形成領域２１ｐのマスク層を除去し、チャネル構造部１１ｐ及びチャネル形成領域２１ｐの上に形成されたゲート絶縁膜の一部１３，２４を露出させる。そして、高誘電率材料、具体的には、ＨｆＯ2から成るゲート絶縁膜１５，２５を形成する。その後、マスク層を除去する。
［工程－３４０Ｄ］
次いで、全面にＳｉＮから成るマスク層（図示せず）を形成し、第１Ｂ電界効果トランジスタ１０ｎにおけるチャネル構造部１１ｎ及び第２Ｂ電界効果トランジスタ２０ｎにおけるチャネル形成領域２１ｎのマスク層を除去し、チャネル構造部１１ｎ及びチャネル形成領域２１ｎの上に形成されたゲート絶縁膜の一部１３，２４を露出させる。そして、高誘電率材料、具体的には、ＨｆＯ2から成るゲート絶縁膜１５，２５を形成する。その後、マスク層を除去する。こうして、図３５Ｂに示す構造を得ることができる。
［工程－３４０Ｅ］
その後、第１Ａ電界効果トランジスタ１０ｐ及び第２Ａ電界効果トランジスタ２０ｐにゲート電極１６ｐ，２６ｐを形成し、第１Ｂ電界効果トランジスタ１０ｎ及び第２Ｂ電界効果トランジスタ２０ｎにゲート電極１６ｎ，２６ｎを形成する。こうして、図２３に示す構造を得ることができる。
［工程－３５０］
次に、全面に絶縁層（図示せず）を形成し、ゲート電極１６ｐ，１６ｎ，２６ｐ，２６ｎ、ソース／ドレイン領域１７，２７の上方に位置する絶縁層に開口部を形成し、開口部内から絶縁層上に亙り、接続孔及び配線を形成すればよい。
実施例４も、実施例１～実施例２の変形である。
図３６に模式的な断面図を示すように、実施例４の半導体装置において、第１電界効果トランジスタは、実施例３と同等に、ｐチャネル型の第１電界効果トランジスタ（第１Ａ電界効果トランジスタ１０ｐ）及びｎチャネル型の第１電界効果トランジスタ（第１Ｂ電界効果トランジスタ１０ｎ）の組み合わせから構成されている。第１ａの領域３１ｐには第１Ａ電界効果トランジスタ１０ｐが形成されており、第１ｂの領域３１ｎには第１Ｂ電界効果トランジスタ１０ｎが形成されている。ｐチャネル型の第１電界効果トランジスタ（第１Ａ電界効果トランジスタ１０ｐ）及びｎチャネル型の第１電界効果トランジスタ（第１Ｂ電界効果トランジスタ１０ｎ）の内の一方の第１電界効果トランジスタ（具体的には、実施例４にあっては、第１Ａ電界効果トランジスタ１０ｐ）におけるチャネル構造部１１ｐは、奇数レベルの階層（第１層目及び第３層目）に形成されており、他方の第１電界効果トランジスタ（具体的には、実施例４にあっては、第１Ｂ電界効果トランジスタ１０ｎ）におけるチャネル構造部１１ｎは、偶数レベルの階層（第２層目及び第４層目）に形成されている。ｐチャネル型の第１電界効果トランジスタ（第１Ａ電界効果トランジスタ１０ｐ）におけるチャネル構造部１１ｐはＳｉＧｅから成り、ｎチャネル型の第１電界効果トランジスタ（第１Ｂ電界効果トランジスタ１０ｎ）におけるチャネル構造部１１ｎはＳｉから成る。そして、第１Ａ電界効果トランジスタ１０ｐにおいて、チャネル構造部１１ｐには、第１Ａ電界効果トランジスタ用のゲート絶縁膜１２及びゲート電極１６ｐが形成されており、第１Ｂ電界効果トランジスタ１０ｎにおいて、チャネル構造部１１ｎには、第１Ｂ電界効果トランジスタ用のゲート絶縁膜１２及びゲート電極１６ｎが形成されている。
一方、第２電界効果トランジスタ２０は、実施例３とは異なり、ｎチャネル型の第２電界効果トランジスタから成る。第２電界効果トランジスタ２０において、チャネル形成領域２１には、第２電界効果トランジスタ用のゲート絶縁膜２２及びゲート電極２６が形成されている。
更には、実施例４の半導体装置等においても、第１Ａ電界効果トランジスタ１０ｐ及び第１Ｂ電界効果トランジスタ１０ｎは低耐圧・電界効果トランジスタであり、第２電界効果トランジスタ２０は高耐圧・電界効果トランジスタである。第１Ａ電界効果トランジスタ１０ｐ及び第１Ｂ電界効果トランジスタ１０ｎのゲート電極１６ｐ，１６ｎに印加される電圧は０．５ボルト乃至０．８ボルトであり、第２電界効果トランジスタ２０のゲート電極２６に印加される電圧は１．５ボルト乃至３ボルトである。
以下、図３６Ａ、図３６Ｂ、図３７Ａ、図３７Ｂ、図３８Ａ、図３８Ｂ、図３９Ａ、図３９Ｂ、図４０Ａ、図４０Ｂ、図４１Ａ、図４１Ｂ、図４２Ａ、図４２Ｂ、図４３Ａ、図４３Ｂ、図４４Ａ及び図４４Ｂを参照して、実施例４の半導体装置の製造方法を説明するが、これらの図面は、図１Ａの矢印Ａ－Ａに沿ったと同様の模式的な一部端面図である。
［工程－４００］
先ず、基体３０の第１ａの領域３１ｐ、第１ｂの領域３１ｎ、第２の領域３２において、第１ａの領域３１ｐ、第１ｂの領域３１ｎ及び第２の領域３２の上に第１Ａ半導体層５１を形成し、次いで、第１ａの領域３１ｐ及び第１ｂの領域３１ｎにおける第１Ａ半導体層５１の上に第１Ｂ半導体層４１を形成し、第２の領域３２において基体３０の上に第１Ｂ半導体層４１を形成する。
［工程－４００Ａ］
具体的には、先ず、基体３０の第１ａの領域３１ｐ、第１ｂの領域３１ｎ及び第２の領域３２の上に、エピタキシャルＣＶＤ法に基づき第１Ａ半導体層５１を形成した後、基体３０の第１ａの領域３１ｐ、第１ｂの領域３１ｎ及び第２の領域３２において、第１Ａ半導体層５１上に所望のレジストパターンを有するエッチング用レジスト（図示せず）を形成する。そして、第１ａの領域３１ｐ及び第１ｂの領域３１ｎ上の第１Ａ半導体層５１をパターニングし、第２の領域３２上の第１Ａ半導体層５１を除去した後、エッチング用レジストを除去することで、第１ａの領域３１ｐ及び第１ｂの領域３１ｎの上に第１Ａ半導体層５１を形成することができる（図３７Ａ参照）。
［工程－４００Ｂ］
次いで、全面にエピタキシャルＣＶＤ法に基づき第１Ｂ半導体層４１を形成した後、第１Ｂ半導体層４１上に所望のレジストパターンを有するエッチング用レジスト（図示せず）を形成する。そして、第１Ｂ半導体層４１をパターニングした後、エッチング用レジストを除去する。こうして、図３７Ｂに示す構造を得ることができる。
［工程－４１０］
次に、第１ａの領域３１ｐ及び第１ｂの領域３１ｎにおける第１Ｂ半導体層４１の上に第２Ａ半導体層５２を形成し、次いで、第１ａの領域３１ｐ及び第１ｂの領域３１ｎにおける第２Ａ半導体層５２の上及び第２の領域３２における第１Ｂ半導体層４１の上に第２Ｂ半導体層４２を形成する。
［工程－４１０Ａ］
具体的には、全面にエピタキシャルＣＶＤ法に基づき第２Ａ半導体層５２を形成した後、基体３０の第１ａの領域３１ｐ、第１ｂの領域３１ｎ及び第２の領域３２において、第２Ａ半導体層５２上に所望のレジストパターンを有するエッチング用レジスト（図示せず）を形成する。そして、第１ａの領域３１ｐ及び第１ｂの領域３１ｎの上の第２Ａ半導体層５２をパターニングし、第２の領域３２上の第２Ａ半導体層５２を除去した後、エッチング用レジストを除去することで、第１ａの領域３１ｐ及び第１ｂの領域３１ｎにおける第１Ｂ半導体層４１の上に第２Ａ半導体層５２を形成することができる。
［工程－４１０Ｂ］
次いで、全面にエピタキシャルＣＶＤ法に基づき第２Ｂ半導体層４２を形成した後、第２Ｂ半導体層４２上に所望のレジストパターンを有するエッチング用レジスト（図示せず）を形成する。そして、第１ａの領域３１ｐ及び第１ｂの領域３１ｎの上の第２Ｂ半導体層４２をパターニングし、併せて、第２の領域３２上の第２Ｂ半導体層４２をパターニングした後、エッチング用レジストを除去する。こうして、第１ａの領域３１ｐ及び第１ｂの領域３１ｎにおける第２Ａ半導体層５２の上及び第２の領域３２における第１Ｂ半導体層４１の上に第２Ｂ半導体層４２を形成することができる（図３８Ｂ参照）。
［工程－４２０］
次に、第１ａの領域３１ｐにおいて、第２Ｂ半導体層４２、第２Ａ半導体層５２、第１Ｂ半導体層４１及び第１Ａ半導体層５１から成る第１積層構造体１０ｐ”を形成し、第１ｂの領域３１ｎにおいて、第２Ｂ半導体層４２、第２Ａ半導体層５２、第１Ｂ半導体層４１及び第１Ａ半導体層５１から成る第２積層構造体１０ｎ”を形成する。
［工程－４２０Ａ］
具体的には、全面に所望のレジストパターンを有するエッチング用レジスト７４Ｅを形成した後（図３９Ａ参照）、第１ａの領域３１ｐ、第１ｂの領域３１ｎ、及び第２の領域３１における第２Ｂ半導体層４２、第２Ａ半導体層５２、第１Ｂ半導体層４１及び第１Ａ半導体層５１をパターニングし、更に、基体３０の一部をエッチングすることで、図３９Ｂに示す構造を得ることができる。
併せて、第２電界効果トランジスタ２０における第１Ｂ半導体層４１及び第２Ｂ半導体層４２から成るソース／ドレイン領域２７を形成する。また、第１Ａ電界効果トランジスタ１０ｐ及び第１Ｂ電界効果トランジスタ１０ｎにおける第１Ａ半導体層５１、第１Ｂ半導体層４１、第２Ａ半導体層５１及び第２Ｂ半導体層４２から成るソース／ドレイン領域１７を形成する。
［工程－４２０Ｂ］
次いで、全面にＳｉＯ2から成る絶縁層９４をＣＶＤ法に基づき形成した後、平坦化処理を行うことで、図４０Ａに示す構造を得ることができる。次いで、第１ａの領域３１ｐ及び第１ｂの領域３１ｎにエッチング用レジスト７４Ｆを形成した後（図４０Ｂ参照）、第２の領域３２における絶縁層９４をエッチングすることで、図４１Ａに示す構造を得ることができる。基体３０の頂部が絶縁層９４によって埋め込まれることで、素子分離領域８８が形成される。その後、エッチング用レジスト７４Ｆを除去し、第２の領域３２にエッチング用レジスト７４Ｇを形成した後（図４１Ｂ参照）、第１ａの領域３１ｐ及び第１ｂの領域３１ｎにおける絶縁層９４をエッチングし（図４２Ａ参照）、エッチング用レジスト７４Ｇを除去することで、図４２Ｂに示す構造を得ることができる。そして、エッチング用レジスト７４Ｅを除去することで、第１ａの領域３１ｐ及び第１ｂの領域３１ｎにおいて、第２Ｂ半導体層４２、第２Ａ半導体層５２、第１Ｂ半導体層４１及び第１Ａ半導体層５１から成る第２積層構造体１０ｐ”，１０ｎ”を形成することができる（図４３Ａ参照）。基体３０の頂部が絶縁層９４によって埋め込まれることで、素子分離領域８７が形成される。
［工程－４３０］
次に、第１ａの領域３１ｐにおいて、第１積層構造体１０ｐ”における第２Ｂ半導体層４２及び第１Ｂ半導体層４１の一部を除去し、第１ｂの領域３１ｎにおいて、第２積層構造体１０ｎ”における第２Ａ半導体層５２及び第１Ａ半導体層５１の一部を除去する。
具体的には、第１Ａ半導体層５１及び第２Ａ半導体層５２を構成する材料（ＳｉＧｅ）に対してエッチング選択比を有するエッチャントを用いて、Ｓｉから成る第１Ｂ半導体層４１及び第２Ｂ半導体層４２を除去し、１Ｂ半導体層４１及び第２Ｂ半導体層４２を構成する材料（Ｓｉ）に対してエッチング選択比を有するエッチャントを用いて、ＳｉＧｅから成る第１Ａ半導体層５１及び第２Ａ半導体層５２を除去することで、図４３Ｂに示す構造を得ることができる。ナノワイヤー構造４０’，５０’から成る第１Ａ電界効果トランジスタ１０ｐ及び第１Ｂ電界効果トランジスタ１０ｎのチャネル構造部１１ｐ，１１ｎの両端は、第１Ａ電界効果トランジスタ１０ｐ及び第１Ｂ電界効果トランジスタ１０ｎのソース／ドレイン領域１７によって支持されている。
こうして、
（Ｄ－１）第１ａの領域３１ｐにおいて、第１積層構造体１０ｐ”から成るソース／ドレイン領域１７、並びに、第１Ａ半導体層５１及び第１Ａ半導体層５１と離間した第２Ａ半導体層５２から成るチャネル構造部１１ｐを有する第１Ａ構造体１０ｐ’、
（Ｄ－２）第１ｂの領域３１ｎにおいて、第２積層構造体１０ｎ”から成るソース／ドレイン領域１７、並びに、第１Ｂ半導体層４１及び第１Ｂ半導体層４１と離間した第２Ｂ半導体層４２から成るチャネル構造部１１ｎを有する第１Ｂ構造体１０ｎ’、
（Ｄ－３）第２の領域３２において、第１Ｂ半導体層４１及び第２Ｂ半導体層４２の積層構造から成るソース／ドレイン領域２７とチャネル形成領域２１とを有する第２構造体２０’、
を得ることができる。
［工程－４４０］
その後、第１Ａ構造体１０ｐ’及び第１Ｂ構造体１０ｎ’におけるチャネル構造部１１ｐ，１１ｎ、並びに、第２構造体２０におけるチャネル形成領域２１に、ゲート絶縁膜１２，２２及びゲート電極１６ｐ，１６ｎ，２６を形成し、以て、基体３０の第１ａの領域３１ｐ、第１ｂの領域３１ｎ第２の領域３２のそれぞれに、第１Ａ電界効果トランジスタ１０ｐ、第１Ｂ電界効果トランジスタ１０ｎ、第２電界効果トランジスタ２０を得る。
［工程－４４０Ａ］
具体的には、先ず、所望のレジストパターンを有するレジスト層（図示せず）を形成し、第１Ａ構造体１０ｐ’及び第１Ｂ構造体１０ｎ’のチャネル構造部１１ｐ，１１ｎ及び第２構造体２０のチャネル形成領域２１に、熱酸化処理を行うことで、ＳｉＯＮから成るゲート絶縁膜の一部１３，２３を形成する（図４４Ａ参照）。
［工程－４４０Ｂ］
次いで、レジスト層を除去した後、全面にＳｉＮから成るマスク層（図示せず）を形成し、第２電界効果トランジスタ２０におけるチャネル形成領域２１のマスク層を除去し、チャネル形成領域２１の上に形成されたゲート絶縁膜の一部２３を露出させる。そして、熱酸化処理を行うことで、第２構造体２０’のチャネル形成領域２１に熱酸化膜から成るゲート絶縁膜の一部２４を形成する。その後、マスク層を除去する。
［工程－４４０Ｃ］
次いで、全面にＳｉＮから成るマスク層（図示せず）を形成し、第１Ａ電界効果トランジスタ１０ｐにおけるチャネル構造部１１ｐのマスク層を除去し、チャネル構造部１１ｐの上に形成されたゲート絶縁膜の一部１３を露出させる。そして、高誘電率材料、具体的には、ＨｆＯ2から成るゲート絶縁膜１５を形成する。その後、マスク層を除去する。
［工程－４４０Ｄ］
次いで、全面にＳｉＮから成るマスク層（図示せず）を形成し、第１Ｂ電界効果トランジスタ１０ｎにおけるチャネル構造部１１ｎ及び第２電界効果トランジスタ２０におけるチャネル形成領域２１のマスク層を除去し、チャネル構造部１１ｎ及びチャネル形成領域２１の上に形成されたゲート絶縁膜の一部１３，２４を露出させる。そして、高誘電率材料、具体的には、ＨｆＯ2から成るゲート絶縁膜１５，２５を形成する。その後、マスク層を除去する。こうして、図４４Ｂに示す構造を得ることができる。
［工程－４４０Ｅ］
その後、第１Ａ電界効果トランジスタ１０ｐにゲート電極１６ｐを形成し、第１Ｂ電界効果トランジスタ１０ｎ及び第２電界効果トランジスタ２０にゲート電極１６ｎ，２６を形成する。こうして、図３６に示す構造を得ることができる。
［工程－４５０］
次に、全面に絶縁層（図示せず）を形成し、ゲート電極１６ｐ，１６ｎ，２６、ソース／ドレイン領域１７，２７の上方に位置する絶縁層に開口部を形成し、開口部内から絶縁層上に亙り、接続孔及び配線を形成すればよい。
以上、本開示を好ましい実施例に基づき説明したが、実施例において説明した半導体装置の構成、構造、半導体装置を構成する材料、半導体装置の製造方法は例示であり、適宜、変更することができる。また、各実施例における半導体装置の製造方法における工程順序は、所望に応じて、適宜、変更することができる。実施例においては、チャネル構造部を専らナノワイヤー構造に基づき説明したが、ナノシート構造とすることもできる。また、実施例１においては、第１電界効果トランジスタ及び第２電界効果トランジスタをｎチャネル型とし、実施例２においては、第１電界効果トランジスタ及び第２電界効果トランジスタをｐチャネル型としたが、これらの電界効果トランジスタのチャネル型を逆にしてもよいし、実施例３や実施例４においては、第１Ａ電界効果トランジスタ及び第２Ａ電界効果トランジスタをｐチャネル型とし、第１Ｂ電界効果トランジスタ及び第２Ｂ電界効果トランジスタをｎチャネル型としたが、第１Ａ電界効果トランジスタ及び第２Ａ電界効果トランジスタをｎチャネル型とし、第１Ｂ電界効果トランジスタ及び第２Ｂ電界効果トランジスタをｐチャネル型とすることもでき、これらの場合、各電界効果トランジスタを構成する材料を、適宜、変更すればよい。基体として、シリコン半導体基板の代わりにＳＯＩ基板を用いることもでき、これによって、例えば、実施例１の［工程－１２０Ｂ］における絶縁層９１のエッチングにおける基体の頂部のエッチング量の正確な制御を行うことができる。場合によっては、半導体装置の製造方法の最初の工程において、素子分離領域を形成してもよい。
尚、本開示は、以下のような構成を取ることもできる。
［Ａ０１］《半導体装置》
ナノワイヤー構造又はナノシート構造を有するチャネル構造部を少なくとも２つ有する第１電界効果トランジスタ、及び、
Ｆｉｎ構造を有する第２電界効果トランジスタ、
を具備しており、
チャネル構造部は、第１電界効果トランジスタの厚さ方向において、相互に離間して配置されている半導体装置。
［Ａ０２］チャネル構造部の高さの合計をＨL、第２電界効果トランジスタのチャネル形成領域の高さをＨHとしたとき、
０．９０≦ＨL／ＨH≦１．０４
を満足する［Ａ０１］に記載の半導体装置。
［Ａ０３］第１電界効果トランジスタにおいて、チャネル構造部には、第１電界効果トランジスタ用のゲート絶縁膜及びゲート電極が形成されており、
第２電界効果トランジスタにおいて、チャネル形成領域には、第２電界効果トランジスタ用のゲート絶縁膜及びゲート電極が形成されている［Ａ０１］又は［Ａ０２］に記載の半導体装置。
［Ａ０４］第１電界効果トランジスタは、ｎチャネル型の第１電界効果トランジスタ及びｐチャネル型の第１電界効果トランジスタの組み合わせから構成されている［Ａ０１］乃至［Ａ０３］のいずれか１項に記載の半導体装置。
［Ａ０５］ｎチャネル型の第１電界効果トランジスタ及びｐチャネル型の第１電界効果トランジスタの内の一方の第１電界効果トランジスタにおけるチャネル構造部は、奇数レベルの階層に形成されており、他方の第１電界効果トランジスタにおけるチャネル構造部は、偶数レベルの階層に形成されている［Ａ０４］に記載の半導体装置。
［Ａ０６］ｎチャネル型の第１電界効果トランジスタにおけるチャネル構造部はＳｉから成り、
ｐチャネル型の第１電界効果トランジスタにおけるチャネル構造部はＳｉＧｅから成る［Ａ０４］又は［Ａ０５］に記載の半導体装置。
［Ａ０７］第２電界効果トランジスタは、ｎチャネル型の第２電界効果トランジスタ及びｐチャネル型の第２電界効果トランジスタの組み合わせから構成されている［Ａ０１］乃至［Ａ０６］のいずれか１項に記載の半導体装置。
［Ａ０８］ｎチャネル型の第２電界効果トランジスタにおけるチャネル形成領域はＳｉから成り、
ｐチャネル型の第２電界効果トランジスタにおけるチャネル形成領域はＳｉＧｅから成る［Ａ０７］に記載の半導体装置。
［Ａ０９］第２電界効果トランジスタは、ｎチャネル型の第２電界効果トランジスタから成る［Ａ０１］乃至［Ａ０６］のいずれか１項に記載の半導体装置。
［Ａ１０］第１電界効果トランジスタは、低耐圧・電界効果トランジスタであり、
第２電界効果トランジスタは、高耐圧・電界効果トランジスタである［Ａ０１］乃至［Ａ０９］のいずれか１項に記載の半導体装置。
［Ａ１１］第１電界効果トランジスタのゲート電極に印加される電圧は０．５ボルト乃至０．８ボルトであり、
第２電界効果トランジスタのゲート電極に印加される電圧は１．５ボルト乃至３ボルトである［Ａ１０］に記載の半導体装置。
［Ｂ０１］《半導体装置の製造方法：第１の態様》
（Ａ）基体の第１の領域及び第２の領域において、第１の領域の上に第１犠牲層を形成し、次いで、第１犠牲層の上、及び、第２の領域の上に第１半導体層を形成した後、
（Ｂ）第１の領域における第１半導体層上に第２犠牲層を形成し、次いで、第２犠牲層の上及び第２の領域の第１半導体層の上に第２半導体層を形成し、その後、
（Ｃ）第１の領域上において、第１半導体層、第１犠牲層、第２半導体層及び第２犠牲層から成る積層構造体を形成し、次いで、積層構造体における第２犠牲層及び第１犠牲層の一部を除去し、以て、
（Ｃ－１）第１の領域において、積層構造体から成るソース／ドレイン領域、並びに、第１半導体層及び第１半導体層と離間した第２半導体層から成るチャネル構造部を有する第１構造体、並びに、
（Ｃ－２）第２の領域において、第１半導体層及び第２半導体層の積層構造から成るソース／ドレイン領域とチャネル形成領域とを有する第２構造体を得た後、
（Ｄ）第１構造体におけるチャネル構造部及び第２構造体におけるチャネル形成領域にゲート絶縁膜及びゲート電極を形成し、以て、第１の領域及び第２の領域のそれぞれに、第１電界効果トランジスタ及び第２電界効果トランジスタを得る、
各工程から成る半導体装置の製造方法。
［Ｂ０２］《半導体装置の製造方法：第２の態様》
（Ａ）基体の第１の領域及び第２の領域の上に、第１半導体層を形成した後、
（Ｂ）第１半導体層上に犠牲層を形成し、次いで、第２の領域において、犠牲層を除去し、第１の領域において、犠牲層の上に第２半導体層を形成し、第２の領域において、第１半導体層の上に第２半導体層を形成し、その後、
（Ｃ）第１の領域において、第２半導体層、犠牲層及び第１半導体層から成る積層構造体を形成し、次いで、積層構造体における犠牲層の一部を除去し、以て、
（Ｃ－１）第１の領域において、積層構造体から成るソース／ドレイン領域、並びに、第１半導体層及び第１半導体層と離間した第２半導体層から成るチャネル構造部を有する第１構造体、並びに、
（Ｃ－２）第２の領域において、第１半導体層及び第２半導体層の積層構造から成るソース／ドレイン領域とチャネル形成領域とを有する第２構造体を得た後、
（Ｄ）第１構造体におけるチャネル構造部及び第２構造体におけるチャネル形成領域にゲート絶縁膜及びゲート電極を形成し、以て、第１の領域及び第２の領域のそれぞれに、第１電界効果トランジスタ及び第２電界効果トランジスタを得る、
各工程から成る半導体装置の製造方法。
［Ｂ０３］《半導体装置の製造方法：第３の態様》
（Ａ）基体の第１ａの領域、第１ｂの領域、第２ａの領域及び第２ｂの領域において、第１ａの領域、第１ｂの領域及び第２ａの領域の上に第１Ａ半導体層を形成し、次いで、第１ａの領域及び第１ｂの領域における第１Ａ半導体層の上及び第２ｂの領域の上に第１Ｂ半導体層を形成した後、
（Ｂ）第１ａの領域及び第１ｂの領域における第１Ｂ半導体層の上及び第２ａの領域における第１Ａ半導体層の上に第２Ａ半導体層を形成し、次いで、第１ａの領域及び第１ｂの領域における第２Ａ半導体層の上及び第２ｂの領域における第１Ｂ半導体層の上に第２Ｂ半導体層を形成した後、
（Ｃ）第１ａの領域において、第２Ｂ半導体層、第２Ａ半導体層、第１Ｂ半導体層及び第１Ａ半導体層から成る第１積層構造体を形成し、第１ｂの領域において、第２Ｂ半導体層、第２Ａ半導体層、第１Ｂ半導体層及び第１Ａ半導体層から成る第２積層構造体を形成し、
（Ｄ）第１ａの領域において、第１積層構造体における第２Ｂ半導体層及び第１Ｂ半導体層の一部を除去し、第１ｂの領域において、第２積層構造体における第２Ａ半導体層及び第１Ａ半導体層の一部を除去し、以て、
（Ｄ－１）第１ａの領域において、第１積層構造体から成るソース／ドレイン領域、並びに、第１Ａ半導体層及び第１Ａ半導体層と離間した第２Ａ半導体層から成るチャネル構造部を有する第１Ａ構造体、
（Ｄ－２）第１ｂの領域において、第２積層構造体から成るソース／ドレイン領域、並びに、第１Ｂ半導体層及び第１Ｂ半導体層と離間した第２Ｂ半導体層から成るチャネル構造部を有する第１Ｂ構造体、
（Ｄ－３）第２ａの領域において、第１Ａ半導体層及び第２Ａ半導体層の積層構造から成るソース／ドレイン領域とチャネル形成領域とを有する第２Ａ構造体、並びに、
（Ｄ－４）第２ｂの領域において、第１Ｂ半導体層及び第２Ｂ半導体層の積層構造から成るソース／ドレイン領域とチャネル形成領域とを有する第２Ｂ構造体を得た後、
（Ｅ）第１Ａ構造体及び第１Ｂ構造体におけるチャネル構造部、並びに、第２Ａ構造体及び第２Ｂ構造体におけるチャネル形成領域に、ゲート絶縁膜及びゲート電極を形成し、以て、基体の第１ａの領域、第１ｂの領域、第２ａの領域及び第２ｂの領域のそれぞれに、第１Ａ電界効果トランジスタ、第１Ｂ電界効果トランジスタ、第２Ａ電界効果トランジスタ及び第２Ｂ電界効果トランジスタを得る、
各工程から成る半導体装置の製造方法。
１０・・・第１電界効果トランジスタ、１０ｐ・・・第１Ａ電界効果トランジスタ、１０ｎ・・・第１Ｂ電界効果トランジスタ、１０’，１０ｐ’，１０ｎ’・・・第１構造体、１０”，１０ｐ”，１０ｎ”・・・積層構造体、１１，１１ｐ，１１ｎ・・・チャネル構造部、１２，１３，１５，２２，２３，２４，２５・・・ゲート絶縁膜、１６，１６ｐ，１６ｎ，２６，２６ｐ，２６ｎ・・・ゲート電極、１７，２７・・・ソース／ドレイン領域、２０・・・第２電界効果トランジスタ、２０ｐ・・・第２Ａ電界効果トランジスタ、２０ｎ・・・第２Ｂ電界効果トランジスタ、２０’，２０ｐ’，２０ｎ’・・・第２構造体、２１，２１ｐ，２１ｎ・・・チャネル形成領域、３０・・・基体、３１・・・第１の領域、３１ａ・・・第１ａの領域、３１ｎ・・・第１ｂの領域、３２・・・第２の領域、３２ｐ・・・第２ａの領域、３２ｎ・・・第２ｂの領域、４０’，５０’・・・ナノワイヤー構造、４１，４２，５１，５２・・・半導体層、６１，６２，６３・・・犠牲層、７１Ａ，７１Ｂ，７１Ｃ，７１Ｄ，７１Ｅ，７１Ｆ，７１Ｇ，７２Ａ，７２Ｂ，７２Ｃ，７２Ｄ，７２Ｅ，７２Ｆ，７２Ｇ，７３Ａ，７３Ｂ，７３Ｃ，７３Ｄ，７３Ｅ，７３Ｆ，７３Ｇ，７４Ａ，７４Ｂ，７４Ｃ，７４Ｄ，７４Ｅ，７４Ｆ，７４Ｇ・・・エッチング用レジスト、８１，８２，８３，８４，８５，８６，８７，８８・・・素子分離領域、９１，９２，９３，９４・・・絶縁層

Claims (13)

  1. ナノワイヤー構造又はナノシート構造を有するチャネル構造部を少なくとも２つ有する第１電界効果トランジスタ、及び、
    Ｆｉｎ構造を有する第２電界効果トランジスタ、
    を具備しており、
    チャネル構造部は、第１電界効果トランジスタの厚さ方向において、相互に離間して配置され、
    チャネル構造部の高さの合計をＨ Ｌ 、第２電界効果トランジスタのチャネル形成領域の高さをＨ Ｈ としたとき、
    ０．９０≦Ｈ Ｌ ／Ｈ Ｈ ≦１．０４
    を満足する、
    半導体装置。
  2. 第１電界効果トランジスタにおいて、チャネル構造部には、第１電界効果トランジスタ用のゲート絶縁膜及びゲート電極が形成されており、
    第２電界効果トランジスタにおいて、チャネル形成領域には、第２電界効果トランジスタ用のゲート絶縁膜及びゲート電極が形成されている請求項１に記載の半導体装置。
  3. 第１電界効果トランジスタは、ｎチャネル型の第１電界効果トランジスタ及びｐチャネル型の第１電界効果トランジスタの組み合わせから構成されている請求項１に記載の半導体装置。
  4. ｎチャネル型の第１電界効果トランジスタ及びｐチャネル型の第１電界効果トランジスタの内の一方の第１電界効果トランジスタにおけるチャネル構造部は、奇数レベルの階層に形成されており、他方の第１電界効果トランジスタにおけるチャネル構造部は、偶数レベルの階層に形成されている請求項３に記載の半導体装置。
  5. ｎチャネル型の第１電界効果トランジスタにおけるチャネル構造部はＳｉから成り、
    ｐチャネル型の第１電界効果トランジスタにおけるチャネル構造部はＳｉＧｅから成る請求項３に記載の半導体装置。
  6. 第２電界効果トランジスタは、ｎチャネル型の第２電界効果トランジスタ及びｐチャネル型の第２電界効果トランジスタの組み合わせから構成されている請求項１に記載の半導体装置。
  7. ｎチャネル型の第２電界効果トランジスタにおけるチャネル形成領域はＳｉから成り、
    ｐチャネル型の第２電界効果トランジスタにおけるチャネル形成領域はＳｉＧｅから成る請求項６に記載の半導体装置。
  8. 第２電界効果トランジスタは、ｎチャネル型の第２電界効果トランジスタから成る請求項１に記載の半導体装置。
  9. 第１電界効果トランジスタは、低耐圧・電界効果トランジスタであり、
    第２電界効果トランジスタは、高耐圧・電界効果トランジスタである請求項１に記載の半導体装置。
  10. 第１電界効果トランジスタのゲート電極に印加される電圧は０．５ボルト乃至０．８ボルトであり、
    第２電界効果トランジスタのゲート電極に印加される電圧は１．５ボルト乃至３ボルトである請求項９に記載の半導体装置。
  11. （Ａ）基体の第１の領域及び第２の領域において、第１の領域の上に第１犠牲層を形成し、次いで、第１犠牲層の上、及び、第２の領域の上に第１半導体層を形成した後、
    （Ｂ）第１の領域における第１半導体層上に第２犠牲層を形成し、次いで、第２犠牲層の上及び第２の領域の第１半導体層の上に第２半導体層を形成し、その後、
    （Ｃ）第１の領域上において、第１半導体層、第１犠牲層、第２半導体層及び第２犠牲層から成る積層構造体を形成し、次いで、積層構造体における第２犠牲層及び第１犠牲層の一部を除去し、以て、
    （Ｃ－１）第１の領域において、積層構造体から成るソース／ドレイン領域、並びに、第１半導体層及び第１半導体層と離間した第２半導体層から成るチャネル構造部を有する第１構造体、並びに、
    （Ｃ－２）第２の領域において、第１半導体層及び第２半導体層の積層構造から成るソース／ドレイン領域とチャネル形成領域とを有する第２構造体を得た後、
    （Ｄ）第１構造体におけるチャネル構造部及び第２構造体におけるチャネル形成領域にゲート絶縁膜及びゲート電極を形成し、以て、第１の領域及び第２の領域のそれぞれに、第１電界効果トランジスタ及び第２電界効果トランジスタを得る、
    各工程から成る半導体装置の製造方法。
  12. （Ａ）基体の第１の領域及び第２の領域の上に、第１半導体層を形成した後、
    （Ｂ）第１半導体層上に犠牲層を形成し、次いで、第２の領域において、犠牲層を除去し、第１の領域において、犠牲層の上に第２半導体層を形成し、第２の領域において、第１半導体層の上に第２半導体層を形成し、その後、
    （Ｃ）第１の領域において、第２半導体層、犠牲層及び第１半導体層から成る積層構造体を形成し、次いで、積層構造体における犠牲層の一部を除去し、以て、
    （Ｃ－１）第１の領域において、積層構造体から成るソース／ドレイン領域、並びに、第１半導体層及び第１半導体層と離間した第２半導体層から成るチャネル構造部を有する第１構造体、並びに、
    （Ｃ－２）第２の領域において、第１半導体層及び第２半導体層の積層構造から成るソース／ドレイン領域とチャネル形成領域とを有する第２構造体を得た後、
    （Ｄ）第１構造体におけるチャネル構造部及び第２構造体におけるチャネル形成領域にゲート絶縁膜及びゲート電極を形成し、以て、第１の領域及び第２の領域のそれぞれに、第１電界効果トランジスタ及び第２電界効果トランジスタを得る、
    各工程から成る半導体装置の製造方法。
  13. （Ａ）基体の第１ａの領域、第１ｂの領域、第２ａの領域及び第２ｂの領域において、第１ａの領域、第１ｂの領域及び第２ａの領域の上に第１Ａ半導体層を形成し、次いで、第１ａの領域及び第１ｂの領域における第１Ａ半導体層の上及び第２ｂの領域の上に第１Ｂ半導体層を形成した後、
    （Ｂ）第１ａの領域及び第１ｂの領域における第１Ｂ半導体層の上及び第２ａの領域における第１Ａ半導体層の上に第２Ａ半導体層を形成し、次いで、第１ａの領域及び第１ｂの領域における第２Ａ半導体層の上及び第２ｂの領域における第１Ｂ半導体層の上に第２Ｂ半導体層を形成した後、
    （Ｃ）第１ａの領域において、第２Ｂ半導体層、第２Ａ半導体層、第１Ｂ半導体層及び第１Ａ半導体層から成る第１積層構造体を形成し、第１ｂの領域において、第２Ｂ半導体層、第２Ａ半導体層、第１Ｂ半導体層及び第１Ａ半導体層から成る第２積層構造体を形成し、
    （Ｄ）第１ａの領域において、第１積層構造体における第２Ｂ半導体層及び第１Ｂ半導体層の一部を除去し、第１ｂの領域において、第２積層構造体における第２Ａ半導体層及び第１Ａ半導体層の一部を除去し、以て、
    （Ｄ－１）第１ａの領域において、第１積層構造体から成るソース／ドレイン領域、並びに、第１Ａ半導体層及び第１Ａ半導体層と離間した第２Ａ半導体層から成るチャネル構造部を有する第１Ａ構造体、
    （Ｄ－２）第１ｂの領域において、第２積層構造体から成るソース／ドレイン領域、並びに、第１Ｂ半導体層及び第１Ｂ半導体層と離間した第２Ｂ半導体層から成るチャネル構造部を有する第１Ｂ構造体、
    （Ｄ－３）第２ａの領域において、第１Ａ半導体層及び第２Ａ半導体層の積層構造から成るソース／ドレイン領域とチャネル形成領域とを有する第２Ａ構造体、並びに、
    （Ｄ－４）第２ｂの領域において、第１Ｂ半導体層及び第２Ｂ半導体層の積層構造から成るソース／ドレイン領域とチャネル形成領域とを有する第２Ｂ構造体を得た後、
    （Ｅ）第１Ａ構造体及び第１Ｂ構造体におけるチャネル構造部、並びに、第２Ａ構造体及び第２Ｂ構造体におけるチャネル形成領域に、ゲート絶縁膜及びゲート電極を形成し、以て、基体の第１ａの領域、第１ｂの領域、第２ａの領域及び第２ｂの領域のそれぞれに、第１Ａ電界効果トランジスタ、第１Ｂ電界効果トランジスタ、第２Ａ電界効果トランジスタ及び第２Ｂ電界効果トランジスタを得る、
    各工程から成る半導体装置の製造方法。
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