CN106463535A - 用于在相同管芯上形成Ge/SiGe沟道和III‑V族沟道晶体管的技术 - Google Patents

用于在相同管芯上形成Ge/SiGe沟道和III‑V族沟道晶体管的技术 Download PDF

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Abstract

公开了一种用于在相同管芯上形成Ge/SiGe沟道和III‑V族沟道晶体管的技术。该技术包括在Si或绝缘体衬底上沉积Ge/SiGe或III‑V族材料的伪衬底。然后可以将伪衬底图案化成鳍状部，并且鳍状部的子集可以被Ge/SiGe或III‑V族材料中的另一种材料替换。例如，Ge/SiGe鳍状部可以用于p‑MOS晶体管，并且III‑V族材料鳍状部可以用于n‑MOS晶体管，并且两组鳍状部都可以用于CMOS器件。在一些实例中，在例如替换栅极工艺期间仅替换鳍状部的子集的沟道区。在一些实例中，一些或所有鳍状部可以形成为一个或多个纳米线或纳米带或者被一个或多个纳米线或纳米带替换。

Description

用于在相同管芯上形成Ge/SiGe沟道和III-V族沟道晶体管的 技术
背景技术
衬底上的电路器件(包括在半导体衬底上形成的晶体管、二极管、电阻器、电容器和其它无源电子器件和有源电子器件)的提高的性能和增大的产量通常是在这些器件的设计、制造和操作期间考虑的主要因素。例如，在金属氧化物半导体(MOS)晶体管半导体器件(例如，在互补金属氧化物半导体(CMOS)器件中所使用的这些器件)的设计和制造或形成期间，常常期望提高电子(载流子)在n型MOS器件(n-MOS)沟道中的移动，并且期望提高带正电荷的空穴(载流子)在p型MOS器件(p-MOS)沟道中的移动。
附图说明
图1例示了根据本公开内容的一个或多个实施例的形成集成电路的方法。
图2A-H例示了根据各个实施例的在执行图1的方法时形成的示例性结构。
图3A例示了根据实施例的包括具有鳍式构造的两个晶体管的集成电路，第一晶体管包括Ge/SiGe或III-V族材料，并且第二晶体管包括Ge/SiGe或III-V族材料中的另一种材料。
图3B例示了根据实施例的包括具有鳍式构造的两个晶体管的集成电路，第一晶体管包括Ge/SiGe或III-V族材料，并且第二晶体管包括源极区/漏极区和沟道区，该源极区/漏极区包括Ge/SiGe或III-V族材料，该沟道区包括Ge/SiGe或III-V族材料中的另一种材料。
图4A例示了根据实施例的与图3A中所示的集成电路类似的集成电路，除了晶体管具有纳米线构造之外。
图4B例示了根据实施例的与图3B中所示的集成电路类似的集成电路，除了晶体管具有纳米线构造之外。
图5A-B分别例示了根据一些实施例的与图3A-B中所示的集成电路类似的集成电路，除了晶体管中的一个晶体管具有鳍式构造，而另一个晶体管具有纳米线构造之外。
图6例示了根据示例性实施例的借助于使用本文所公开的技术形成的集成电路结构或器件实施的计算系统。
具体实施方式
公开了一种用于在相同管芯上形成Ge/SiGe沟道和III-V族沟道晶体管的技术。该技术包括在Si或绝缘体衬底上沉积Ge/SiGe或III-V族材料的伪衬底。然后可以将伪衬底图案化成鳍状部，并且鳍状部的子集可以被Ge/SiGe或III-V族材料中的另一种材料替换。Ge/SiGe鳍状部可以用于p-MOS晶体管，并且III-V族材料鳍状部可以用于n-MOS晶体管，并且两组鳍状部都可以用于CMOS器件。在一些实例中，在例如替换栅极工艺期间仅替换鳍状部的子集的沟道区。在一些实例中，一些或所有鳍状部可以形成为一个或多个纳米线或纳米带或者被一个或多个纳米线或纳米带替换。根据本公开内容，许多构造和变化将是显而易见的。
概述
在一些应用中可能期望形成具有锗(Ge)或硅锗(SiGe)沟道的晶体管(例如，用于p-MOS器件)以及具有III-V族材料沟道的晶体管(例如，用于n-MOS器件)。包括Ge/SiGe沟道和III-V族沟道晶体管器件的结构和器件(例如，CMOS器件)的形成涉及可以影响例如性能和产量的重大挑战。虽然硅(Si)是相对普通、便宜且充裕的晶圆材料，但它可能不足以支持直接构建在其上的Ge/SiGe沟道和III-V族沟道晶体管器件两者。例如，由于当直接在Si衬底上沉积Ge/SiGe和III-V族材料两者时引起的显著缺陷密度而可能导致出现一些问题，例如界面捕获密度、电载流子迁移率的降低以及掺杂剂迁移/隔离成位错的可能性(并且潜在地由此导致总体短路)。
因此，根据本公开内容的一个或多个实施例，公开了一种用于在相同管芯上形成Ge/SiGe沟道和III-V族沟道晶体管的技术。在一些实施例中，该技术包括在Si衬底上的Ge/SiGe或III-V族伪衬底的初始均厚沉积，随后在伪衬底中形成Ge/SiGe或III-V族材料中的另一种。例如，如果将Ge或SiGe均厚沉积在Si衬底上(例如，以形成p-MOS器件)，则Ge/SiGe伪衬底可以用作用于沉积III-V族材料的衬底(例如，以形成n-MOS器件)。在另一示例中，如果将III-V族材料均厚沉积在Si衬底上(例如，以形成n-MOS器件)，那么III-V族层可以用作用于沉积Ge/SiGe材料的伪衬底(例如，以形成p-MOS器件)。通过以均厚的形式在Si衬底上执行Ge/SiGe或III-V族材料中的一种材料的初始沉积，可以实现较高质量的沉积(与例如材料的非均厚沉积相比，例如在Si衬底上仅制造材料的鳍状部结构或沟道区)。与在例如经图案化的Si晶圆上执行蚀刻和热处理相比，均厚沉积还在在伪衬底上执行蚀刻和热处理方面提供了较大的灵活性。另外，与在Si上沉积Ge/SiGe或III-V族材料相比，在III-V族材料上沉积Ge/SiGe以及在Ge/SiGe上沉积III-V族材料可以是有利的(例如，从至少兼容性的观点来看)。
在其它实施例中，Ge/SiGe或III-V族材料的初始均厚沉积可以在与Si衬底相反的绝缘体衬底上执行，以形成例如绝缘体上Ge(GOI)、绝缘体上SiGe(SGOI)或绝缘体上III-V族材料(例如，GaAsOI)结构。在这样的实施例中，随后可以在形成的结构上沉积Ge/SiGe或III-V族材料中的另一种材料，以例如在相同管芯上集成p-MOS和n-MOS器件两者。如根据本公开内容内容将显而易见的，本文公开的技术可以用于形成平面、鳍式和/或纳米线晶体管构造。在一些实施例中，使用本文所述的技术可以在相同管芯或集成电路上使用不同晶体管构造的组合。例如，在实施例中，CMOS器件可以形成为包括Ge/SiGe沟道p-MOS器件和III-V族沟道n-MOS器件，其中，p-MOS或n-MOS器件其中之一具有鳍式构造，并且另一个具有纳米线构造，如本文将更详细地讨论的。如本文中不同地使用的，均厚沉积包括材料(例如，伪衬底材料)的沉积或生长，其中，沉积的/生长的材料覆盖了将使用本文所述技术来形成多个晶体管的衬底区域的相当大的部分。在一些情况下，均厚沉积可以覆盖整个晶圆或管芯或其它适当尺寸的衬底，而在其它情况下，均厚沉积可以仅覆盖将在其中形成晶体管的晶圆/管芯/衬底的区域。
在一些实施例中，Ge/SiGe材料(无论是均厚沉积在Si或绝缘体衬底上，还是沉积在III-V族伪衬底上)可以包括Ge和/或Si1-xGex(例如，其中，x>0.8或0.4>x>0.2)。在一些实施例中，III-V族层(无论是均厚沉积在Si或绝缘体衬底上，还是沉积在Ge/SiGe伪衬底上)可以包括单一III-V族材料或III-V族材料的叠置体。例如，在一些实施例中，III-V族层可以包括砷化镓(GaAs)或磷化铟(InP)的单层或者诸如InP/InGaAs/InAs之类的III-V族材料的多层叠置体。根据本公开内容，许多其它Ge/SiGe和III-V族材料构造将是显而易见的。如本文中不同地论述的，取决于最终用途或目标应用，Ge/SiGe和III-V族材料可以是应变的和/或包括掺杂。在一些实施例中，III-V族材料(无论是单层还是多层叠置体)可以包括靠近底部的p型掺杂和靠近顶部的n型掺杂，以例如产生内置二极管，其阻止或阻碍漏电流流动到III-V族材料沉积于其上的衬底/层。
在一些实施例中，在形成Ge/SiGe或III-V族伪衬底(例如，借助在Si或绝缘体层上的均厚沉积)之后，在衬底中形成鳍状部并且执行浅沟槽隔离。然后可以蚀刻掉期望被替换的鳍状部的子集，并通过沉积Ge/SiGe或III-V族材料中的另一种材料来替换该鳍状部的子集。在一些实施例中，可以针对该子集内的每个鳍状部的相当大的部分或整体来执行替换。然而，在其它实施例中，在例如替换金属栅极(RMG)处理期间，可以仅仅替换该子集的沟道区。在一些这样的实施例中，鳍状部的子集(其沟道区被替换)的源极区和漏极区可以保持为原始的Ge/SiGe或III-V族衬底材料。
经过分析(例如，使用扫描/透射电子显微法(SEM/TEM)和/或组合映射)，根据一个或多个实施例配置的结构或器件将有效地示出包括Si或绝缘体衬底的管芯包括Ge/SiGe沟道器件(例如，p-MOS器件)和III-V族沟道器件(例如，n-MOS器件)两者，其中材料中的一种材料沉积在另一种材料上(例如，沉积在III-V族材料伪衬底上的Ge/SiGe，或沉积在Ge/SiGe伪衬底上的III-V族材料)。在一些情况下，器件可以是包括Ge/SiGe沟道器件(例如，p-MOS器件)和III-V族沟道器件(例如，n-MOS器件)两者的CMOS器件。在一些实施例中，与例如选择性地沉积Ge/SiGe或III-V族材料相比(例如，仅形成这种材料的鳍状部)，在Si或绝缘体衬底上均厚沉积Ge/SiGe或III-V族伪衬底可以实现性能益处。与在Si衬底上沉积Ge/SiGe或III-V族材料相比，在III-V族伪衬底上沉积Ge/SiGe或者在Ge/SiGe伪衬底上沉积III-V族材料(例如，当替换伪衬底鳍状部的子集时)也可以实现性能益处。这种性能益处可以包括改善的电载流子迁移率、提高的界面捕获密度、以及掺杂剂迁移/隔离成位错的可能性(并潜在地由此导致总体短路)的减小或消除。根据本公开内容，许多构造和变化将是显而易见的。
架构和方法
图1例示了根据本公开内容的一个或多个实施例的形成集成电路的方法100。图2A-H例示了根据各个实施例的在执行图1的方法100时形成的示例性结构。尽管主要在形成鳍式晶体管构造(例如，三栅极或finFET)的背景下描绘和说明了图2A-H的结构，但是本公开内容不必受限于此。例如，根据本公开内容显而易见的是，这些技术可以用于形成平面、双栅极、鳍式和/或纳米线(或环栅或纳米带)晶体管构造或其它适当的构造。图3A-B，图4A-B和图5A-B例示了根据一些实施例的包括使用本文所述的技术形成的各种晶体管构造的集成电路。
如在图1中可见的，根据实施例，方法100包括执行102，即Ge/SiGe或III-V族伪衬底210在Si或绝缘体衬底200上的均厚沉积，以形成图2A中所示的示例性所得到的结构。衬底200可以包括Si体衬底、绝缘体上硅(SOI)结构或一些其它适当的多层结构，其中，顶部层是Si，并且可以用作可以在其之上沉积伪衬底210的衬底。衬底200还可以是绝缘体，例如氧化物材料或电介质材料或一些其它电绝缘材料，在其之上形成伪衬底210。在衬底200是绝缘体的实施例中，例如伪衬底210在绝缘体200上的沉积可以形成绝缘体上锗(GOI)、绝缘体上硅锗(SGOI)或绝缘体上III-V族材料(例如，GaAsOI)结构。均厚沉积102可以包括化学气相沉积(CVD)、原子层沉积(ALD)、液相外延(LPE)、物理气相沉积(PVD)、分子束外延(MBE)、或允许在衬底200上形成伪衬底210的任何其它适当的工艺。在一些情况下，可以非原位或原位地执行化学和/或热处理以准备衬底200的表面以用于伪衬底210的均厚外延沉积102。均厚沉积102可以包括伪衬底210材料的恒定沉积，或者其可以包括分级沉积(gradeddeposition)或多层沉积(例如，以减小伪衬底210的穿透位错密度)。均厚沉积102可以包括周期性或后沉积退火，并且可以包括后沉积抛光以恢复伪衬底210的表面光滑度。
伪衬底210可以包括Ge/SiGe或至少一种III-V族材料，如前所述。在伪衬底210包括Ge/SiGe材料的一些实施例中，伪衬底210可以包括Ge和/或Si1-xGex(例如，其中，x>0.8或0.4>x>0.2)。例如，在一些实施例中，伪衬底210可以包括单个Ge层或单个SiGe层、或者包括Ge和/或SiGe的分级或多层叠置体(例如，包括SiGe层的多层叠置体，该SiGe层具有不同百分比的Ge)。在伪衬底210包括III-V族材料的一些实施例中，伪衬底210可以包括单一III-V族材料或III-V族材料的叠置体。例如，在一些实施例中，伪衬底210可以包括单层的砷化镓(GaAs)、磷化铟(InP)、砷化铟(InAs)、砷化铟镓(InGaAs)、砷化铝(AlAs)或砷化铟铝(InAlAs)或任何其它适当的III-V族材料。在其它实施例中，伪衬底210可以包括诸如InP/InGaAs/InAs、GaAs/InP/InAs、GaAs/InGaAs/InAs、GaAs/InAlAs/InAs、InP/InGaAs/InP、GaAs/InAs、GaAs/InGaAs或InP/InGaAs之类的III-V族材料的多层叠置体，或包含两种或更多种III-V族材料的任何其它适当的多层叠置体。在伪衬底210是III-V族多层叠置体的这种实施例中，例如可以在叠置体的底部附近使用高带隙III-V族材料(例如，以有助于减少到地的漏电流)，该高带隙III-V族材料例如是GaAs、InP、InAlAs、或AlAs。此外，III-V族多层叠置体可以在叠置体的顶部附近采用低带隙III-V族材料(例如，以有助于与叠置体接触)，该低带隙III-V族材料例如是InAs或InGaAs。
取决于最终用途或目标应用，如本文中不同地讨论的，Ge/SiGe和III-V族材料可以是应变的和/或经掺杂的。根据本公开内容将是显而易见的是，伪衬底210的部分的掺杂也可以在方法100中的另一阶段发生。在一些实施例中，III-V族材料(无论是单层还是多层叠置体)可以包括底部附近的p型掺杂和顶部附近的n型掺杂，以例如产生阻止或阻碍漏电流流动到衬底210的内置二极管。
根据实施例，方法100继续图案化104伪衬底210中的鳍状部212并执行浅沟槽隔离(STI)，以形成图2B中所示的得到的示例性结构。图案化或形成104鳍状部212可以包括任何数量的掩蔽/蚀刻工艺、和/或任何其它适当的技术。例如，在该示例性实施例中，执行STI沟槽蚀刻工艺以形成鳍状部212。在执行STI沟槽蚀刻之后，在该示例性实施例中，用STI氧化物230填充沟槽，并且将结构抛光平坦以形成图2B中所示的结构。要注意的是，在该示例性实施例中，鳍状部212形成为使得伪衬底材料210仍然存在于STI材料230下方。还要注意的是，虽然在该示例性实施例中仅示出四个鳍状部，但是取决于最终用途或目标应用，可以在伪衬底210中形成具有不同或一致的形状和尺寸的任何数量的鳍状部212。
根据实施例，方法100继续对想要保留/保持的鳍状部212上的硬掩模240进行图案化106，以形成图2C中所示的得到的示例性结构。图案化104可以包括任何数量的掩蔽/蚀刻工艺、和/或任何其它适当的技术。硬掩模240可以由任何适当的材料构成，该任何适当的材料例如是氮化钛。要注意的是，在该示例性实施例中，鳍状部212每隔一个便具有在其上图案化的硬掩模240，如可以看到的，因为在该示例性情况下想要保留这些鳍状部。然而，取决于最终用途或目标应用，可以执行图案化106，以使得硬掩模240在不同组的鳍状部上方。还要注意的是，如本文将要讨论的，在该示例性实施例中将想要被替换的鳍状部表示为212'。
根据实施例，方法100继续蚀刻108想要被替换的鳍状部212'，以产生沟槽250，如可以在图2D中所示的示例性结构中看到的。可以使用任何适当的蚀刻技术来执行蚀刻108，例如各种干法和/或湿法蚀刻工艺。在一些实施例中，可以原位/在没有空气隔断的情况下执行蚀刻108，而在其它实施例中，可以非原位执行蚀刻108。
根据实施例，方法100继续在沟槽250中沉积Ge/SiGe或III-V族材料220中的另一种材料，以形成图2E中所示的所得的示例性结构。替换材料220的沉积110可以包括本文所述的任何沉积工艺(例如，CVD、ALD、LPE、PVD、MBE)或任何其它适当的沉积工艺。如在图2E中可见的，在该示例性实施例中，沉积110是选择性沉积，以使得替换材料220仅保留在沟槽250中(而不保留在STI材料230或硬掩模材料240上)。沉积110可以包括替换材料220的恒定沉积，或者其可以包括分级或多层沉积。在该示例性实施例中，替换沉积材料220取决于伪衬底210的材料。例如，如果伪衬底210包括Ge/SiGe材料，则替换材料220包括III-V族材料。在另一示例中，如果伪衬底210包括III-V族材料，则替换材料220包括Ge/SiGe材料。本文关于用于伪衬底210的Ge/SiGe和III-V族材料的讨论同样适用于替换材料220。例如，替换材料220可以包括单一Ge/SiGe或III-V族材料或者多层叠置体，如本文中不同地描述的。此外，取决于最终用途或目标应用，替换材料220可以是应变的和/或掺杂的。
根据实施例，方法100继续去除112硬掩模240并平坦化/抛光替换材料220，以形成图2F中所示的所得的示例性结构。可以使用任何适当的技术去除硬掩模240，并且在一些情况下，当对结构进行平坦化时可以去除硬掩模240。可以执行抛光工艺，例如以恢复表面平滑度；然而，不必执行这个工艺。如图2F中可见的，替换材料220已经形成至在每个鳍状部222的任一侧上具有STI材料230的鳍状部222中。因此，该结构具有Ge/SiGe材料和III-V族材料的交替鳍状部，因为鳍状部212或222中的任一个是Ge/SiGe材料，而鳍状部212或222中的另一个是III-V族材料。
根据实施例，方法100继续使STI材料230凹陷114以允许鳍状部212和222在STI平面之上露出，形成图2G中所示的所得的示例性结构。可以使用任何适当的技术执行使STI材料230凹陷114，这可以有利于鳍式和纳米线晶体管构造，如根据本公开内容显而易见的。然而，在使用方法100来形成平面晶体管构造的实施例中，可以不执行凹陷工艺114，因此凹陷工艺114是可任选的。在替代实施例中，图2G中所示的结构可以是替换栅极部分内部的视图，其中，仅替换了栅极下方的伪衬底鳍状部212的有源部分或沟道区。如将在本文中更详细地讨论的，在图3B、4B和5B中示出了其中仅替换沟道区的这样的得到的结构的示例。例如，如图3B、4B和5B中所示的这种结构可以与替换了整个伪衬底鳍状部的图3A、4A和5A相比较。要注意的是，在替换整个鳍状部的实施例中，可以在执行任何栅极处理之前执行替换。还要注意的是，在只替换伪衬底鳍状部的有源部分/沟道区的实施例中，当已经去除虚设栅极以暴露出伪衬底鳍状部的沟道区时，可以在栅极处理期间执行替换。
方法100继续完成116一个或多个晶体管的形成。根据实施例，可以执行各种不同的工艺以完成116一个或多个晶体管的形成，并且这种工艺可以包括在鳍状部212和222上形成栅极或栅极叠置体250，如图2H中可见的。栅极250的形成可以包括虚设栅极氧化物沉积、虚设栅极电极(例如，多晶硅)沉积和图案化硬掩模沉积。附加的处理可以包括图案化虚设栅极和沉积/蚀刻间隔体材料。在这些工艺之后，该方法可以继续进行绝缘体沉积、平坦化、以及随后的虚设栅极电极和栅极氧化物去除，以暴露出晶体管的沟道区，例如针对替换金属栅极工艺所做的。在打开沟道区之后，虚设栅极氧化物和电极可以分别用例如高k电介质和替换金属栅极来替换。然后可以执行源极接触部沟槽/漏极接触部沟槽处理循环，其可以包括例如源极/漏极金属接触部或接触部层的沉积。如根据本公开内容将显而易见的是，方法100可以包括各种适当的附加或替换工艺。
图3A例示了根据实施例的包括具有鳍式构造的两个晶体管的集成电路，第一晶体管包括Ge/SiGe或III-V族材料，并且第二晶体管包括Ge/SiGe或III-V族材料中的另一种材料。如可见的，集成电路包括衬底200、伪衬底210、鳍状部212和222及分隔鳍状部的STI230，所有这些都已经参考图2A-H在前面进行了说明。集成电路还包括在栅极电极254下方直接形成的栅极电极254和栅极电介质(为了便于图示而未示出)。可以使用任何适当的技术并且可以利用任何适当的材料来形成栅极电介质和栅极电极。例如，栅极叠置体可以在替换金属栅极工艺期间形成，如前所述，并且这个工艺可以包括任何适当的沉积技术(例如，CVD、PVD等)。此外，栅极电极可以包括各种各样的材料，例如多晶硅或各种适当的金属或金属合金，例如铝(Al)、钨(W)、钛(Ti)或铜(Cu)。还如可见的，在栅极叠置体周围形成间隔体256和硬掩模258。鳍状部212和222的源极区/漏极区还包括接触部260，其可以在执行源极/漏极接触部沟槽蚀刻以暴露出这些区域之后形成。可以使用例如硅化工艺(通常，接触部金属的沉积和随后的退火)形成接触部260。
如在图3A中可见的，鳍状部212和222的沟道区312和322在形状和材料上分别匹配它们各自的鳍状部。例如，如果伪衬底210包括如本文不同地描述的Ge/SiGe，则由伪衬底210形成的鳍状部212也包括Ge/SiGe，并且鳍状部212的沟道区312也包括Ge/SiGe。在这个示例中，形成在伪衬底210上的鳍状部222包括III-V族材料，并且鳍状部222的沟道区322也包括III-V族材料。此外，在这个示例中，Ge/SiGe沟道区312可以被p型掺杂(例如，以形成p-MOS晶体管)，并且III-V族沟道区322可以被n型掺杂(例如，以形成n-MOS晶体管)。在另一示例中，如果伪衬底210包括如本文不同地描述的III-V族材料，则由伪衬底210形成的鳍状部212也包括III-V族材料，并且鳍状部212的沟道区312也包括III-V族材料。在这个示例中，形成在伪衬底210上的鳍状部222包括Ge/SiGe，并且鳍状部222的沟道区322也包括Ge/SiGe。此外，在这样的示例中，III-V族沟道区312可以被n型掺杂(例如，以形成n-MOS晶体管)，并且Ge/SiGe沟道区322可以被p型掺杂(例如，以形成p-MOS晶体管)。例如取决于掺杂的材料、期望的n型或p型掺杂结果和/或目标应用，可以使用任何适当的技术和掺杂剂来执行本文中不同地描述的掺杂。例如，仅举几个示例，用于Ge/SiGe的p型掺杂剂可以包括硼(B)、铝(Al)、镓(Ga)和/或铟(In)。此外，仅举几个示例，用于III-V族材料的n型掺杂剂可以包括碳(C)、硅(Si)、锗(Ge)、锡(Sn)、硒(Se)和/或碲(Te)。根据本公开内容，许多不同的掺杂方案是显而易见的。
图3B例示了根据实施例的包括具有鳍式构造的两个晶体管的集成电路，第一晶体管包括Ge/SiGe或III-V族材料，并且第二晶体管包括源极区/漏极区和沟道区，该源极区/漏极区包括Ge/SiGe或III-V族材料，该沟道区包括Ge/SiGe或III-V族材料中的另一种材料。在该示例性实施例中，在替换金属栅极工艺期间执行伪衬底材料210的替换，以使得仅替换鳍状部212'的沟道区。这可以通过以下过程来实现：维持图2B中的鳍状部212不变、执行STI 240的凹陷(例如，如参考图2G所述的)、然后在暴露出沟道区的同时(例如，在替换金属栅极处理期间)仅仅替换伪衬底鳍状部的子集的有源部分或沟道区。在这种情况下，仅替换鳍状部212的沟道区的子集，以形成包括替换沟道区322的鳍状部212'，如图3B中所示的。此外，在这个示例性情况下并且如前所述，图2G可以表示在仅替换伪衬底鳍状部的子集的沟道区之后栅极电极沟槽内部的暴露出的沟道区。要注意的是，在图3B中所示的示例性实施例中，晶体管的源极区/漏极区包括相同的材料(Ge/SiGe或III-V族材料之一)，而沟道区包括不同的材料(其中，一个包括Ge/SiGe或III-V族材料，而另一个包括Ge/SiGe或III-V族材料中的另一种材料)。
图4A例示了根据实施例的与图3A中所示的集成电路类似的集成电路，除了晶体管具有纳米线构造之外。与基于鳍状部的晶体管类似地配置纳米线晶体管(有时称为环栅或纳米带)，但不是栅极在三侧上的鳍式沟道区(因此，存在三个有效栅极)，而是使用一个或多个纳米线并且栅极材料通常在所有侧上围绕纳米线。取决于具体设计，一些纳米线晶体管具有例如四个有效栅极。如在图4A中可见的，晶体管均具有纳米线沟道架构412和422，其中每个具有两个纳米线，尽管其它实施例可以具有任何数量的纳米线。例如，在去除虚设栅极之后在替换金属栅极工艺期间，在暴露出沟道区时，可以形成纳米线412和422。在这个示例中，Ge/SiGe和/或III-V族材料鳍状部可以是多层结构，以有助于从鳍式结构到纳米线结构的转变。在示例性情况下，可以形成III-V多层叠置体，例如GaAs/InGaAs或InP/InGaAs，其中，蚀刻掉GaAs或InP层以形成InGaAs纳米线。然而，如根据本公开内容将显而易见的是，许多不同的材料和技术可以用于形成Ge/SiGe或III-V族材料纳米线沟道架构。
图4B例示了根据实施例的与图3B中所示的集成电路类似的集成电路，除了晶体管具有纳米线构造之外。要注意的是，在该示例性实施例中，晶体管的源极区/漏极区包括相同的材料(Ge/SiGe或III-V族材料其中之一)，而沟道区包括不同的材料(其中，一个包括Ge/SiGe或III-V族材料，而另一个包括Ge/SiGe或III-V族材料中的另一种材料)。
图5A-B分别例示了根据一些实施例的与图3A-B中所示的集成电路类似的集成电路，除了晶体管中的一个晶体管具有鳍式构造而另一个具有纳米线构造之外。图5A-B中的实施例例示了可以在同一集成电路上形成不同的晶体管构造。在这些示例性实施例中，集成电路包括由与伪衬底210相同的材料构成的鳍式沟道区312以及由与伪衬底材料210不同的材料构成的纳米线沟道区422。作为两种不同的构造而提供这些实施例；然而，可以形成任何数量的构造，包括具有平面、双栅极、鳍式和/或纳米线晶体管构造的集成电路。在图3A-B、图4A-B和图5A-B中示出的任何实施例中(或根据本公开内容将显而易见的任何其它适当的构造)，两个晶体管可以形成CMOS器件。
示例性系统
图6例示了根据示例性实施例的借助于使用本文所公开的技术形成的集成电路结构或器件实施的计算系统1000。如可见的，计算系统1000容纳母板1002。母板1002可以包括多个部件，包括但不限于，处理器1004和至少一个通信芯片1006，其中的每一个都可以物理耦合并电耦合到母板1002或者以其它方式集成于其中。应当意识到的是，母板1002可以是例如任何印刷电路板，无论是主板、安装在主板上的子板还是系统1000的唯一的板等。
取决于其应用，计算系统1000可以包括一个或多个其它部件，其可以物理耦合并电耦合到母板1002，或者可以不物理耦合并电耦合到母板1002。这些其它部件可以包括，但不限于，易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量储存设备(例如，硬盘驱动器、光盘(CD)、数字多功能光盘(DVD)等等)。包括在计算系统1000中的部件中的任何部件可以包括根据示例性实施例使用所公开的技术形成的一个或多个集成电路结构或器件。在一些实施例中，多个功能可以集成到一个或多个芯片中(例如，要注意的是，通信芯片1006可以是处理器1004的部分或以其它方式集成到处理器1004中)。
通信芯片1006可以实现用于往返于计算系统1000进行数据传送的无线通信。术语“无线”及其派生词可以用于描述可以通过使用穿过非固态介质的经调制电磁辐射来传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关联的设备不包含任何线，尽管在一些实施例中它们可能不包含。通信芯片1006可以实施多种无线标准或协议中的任何无线标准或协议，包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物、以及被指定为3G、4G、5G及更先进的任何其它无线协议。计算系统1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于较短距离的无线通信，例如Wi-Fi和蓝牙，而第二通信芯片1006可以专用于较长距离的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它。
计算系统1000的处理器1004包括封装在处理器1004内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括借助于使用如本文中不同地描述的所公开的技术形成的一个或多个集成电路结构或器件实施的板上电路。术语“处理器”可以指代任何设备或设备的部分，其处理例如来自寄存器和/或存储器的电子数据以将该电子数据转换为可以存储在寄存器和/或存储器中的其它电子数据。
通信芯片1006也可以包括封装在通信芯片1006内的集成电路管芯。根据一些这样的示例性实施例，通信芯片的集成电路管芯包括使用如本文中不同地描述的所公开的技术形成的一个或多个集成电路结构或器件。根据本公开内容将意识到，要注意的是，多标准无线能力可以直接集成到处理器1004中(例如，其中，任何芯片1006的功能被集成到处理器1004中，而不是具有单独的通信芯片)。还要注意的是，处理器1004可以是具有这种无线能力的芯片组。简言之，可以使用任何数量的处理器1004和/或通信芯片1006。同样，任何一个芯片或芯片组可以具有集成在其中的多个功能。
在各个实施方式中，计算设备1000可以是膝上型电脑、上网本电脑、笔记本电脑、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描器、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数字视频记录器、或者处理数据或采用使用如本文中不同地描述的所公开的技术形成的一个或多个集成电路结构或器件的任何其它电子设备。
其它示例性实施例
以下示例涉及其它实施例，依据这些实施例许多变更和构造是显而易见的。
示例1是一种集成电路，包括：硅(Si)或绝缘体衬底；伪衬底，所述伪衬底形成在所述衬底上，并且包括以下材料中的一种材料：锗(Ge)和/或硅锗(SiGe)，或者至少一种III-V族材料；第一晶体管，所述第一晶体管包括沟道区，所述第一晶体管沟道区由所述伪衬底的部分形成并且包括所述伪衬底材料；以及第二晶体管，所述第二晶体管包括沟道区，所述第二晶体管沟道区形成在所述伪衬底上并且包括以下材料中的另一种材料：Ge和/或SiGe，或者至少一种III-V族材料。
示例2包括示例1的主题，其中，所述伪衬底被均厚沉积在所述衬底上。
示例3包括示例1-2中任一项的主题，其中，所述Ge和/或SiGe沟道区被p型掺杂，并且所述III-V族沟道区被n型掺杂。
示例4包括示例1-3中任一项的主题，其中，具有Ge和/或SiGe沟道区的晶体管由Si1-xGex构成，其中，x>0.8或0.4>x>0.2。
示例5包括示例1-4中任一项的主题，其中，所述第二晶体管包括形成在所述衬底上并且包括有所述第二晶体管沟道区材料的源极区/漏极区。
示例6包括示例1-4中任一项的主题，其中，所述第二晶体管包括由所述伪衬底的部分形成的并且包括有所述伪衬底材料的源极区/漏极区。
示例7包括示例1-6中任一项的主题，其中，所述至少一种III-V族材料包括至少两种III-V族材料的叠置体。
示例8包括示例7的主题，其中，所述叠置体中的底部材料是砷化镓(GaAs)、磷化铟(InP)、砷化铝(AlAs)和砷化铟铝(InAlAs)中的一种。
示例9包括示例7-8中任一项的主题，其中，所述叠置体中的顶部材料是砷化铟镓(InGaAs)和砷化铟(InAs)中的一种。
示例10包括示例1-9中任一项的主题，其中，所述至少一种III-V族材料在底部附近被p型掺杂并且在顶部附近被n型掺杂。
示例11包括示例1-10中任一项的主题其中，所述第一晶体管和所述第二晶体管的至少其中之一具有鳍式构造。
示例12包括示例1-11中任一项的主题，其中，所述第一晶体管和所述第二晶体管的至少其中之一具有纳米线或纳米带构造。
示例13是一种包括示例1-12中任一项的主题的互补金属氧化物半导体(CMOS)器件。
示例14是一种包括示例1-12中任一项的主题的计算系统。
示例15是一种集成电路，包括：硅(Si)或绝缘体衬底；伪衬底，所述伪衬底形成在所述衬底上，并且包括以下材料中的一种材料：锗(Ge)和/或硅锗(SiGe)，或者至少一种III-V族材料；第一鳍状部，所述第一鳍状部由所述伪衬底形成；以及第二鳍状部，所述第二鳍状部形成在所述伪衬底上并且包括以下材料中的另一种材料：Ge和/或SiGe，或者至少一种III-V族材料。
示例16包括示例15的主题，还包括：第一晶体管，所述第一晶体管形成在所述第一鳍状部上；以及第二晶体管，所述第二晶体管形成在所述第二鳍状部上。
示例17包括示例15的主题，还包括：第一晶体管，所述第一晶体管包括由所述第一鳍状部形成的沟道区；以及第二晶体管，所述第二晶体管包括由所述第二鳍状部形成的沟道区。
示例18包括示例16-17中任一项的主题，其中，所述第一晶体管是p-MOS晶体管，并且所述第二晶体管是n-MOS晶体管。
示例19包括示例16-18中任一项的主题，其中，所述第一鳍状部和所述第二鳍状部的其中之一的至少部分形成为一个或多个纳米线或纳米带。
示例20包括示例15-19中任一项的主题，所述伪衬底被均厚沉积在所述衬底上。
示例21包括示例15-20中任一项的主题，其中，包括Ge和/或SiGe鳍状部由Si1-xGex构成，其中，x>0.8或0.4>x>0.2。
示例22包括示例15-21中任一项的主题，其中，所述至少一种III-V族材料包括至少两种III-V族材料的叠置体。
示例23包括示例22的主题，其中，所述叠置体中的底部材料是砷化镓(GaAs)、磷化铟(InP)、砷化铝(AlAs)和砷化铟铝(InAlAs)中的一种。
示例24包括示例22-23中任一项的主题，其中，所述叠置体中的顶部材料是砷化铟镓(InGaAs)和砷化铟(InAs)中的一种。
示例25包括示例15-24中任一项的主题，其中，所述至少一种III-V族材料在所述底部附近被p型掺杂并且在所述顶部附近被n型掺杂。
示例26是一种形成集成电路的方法，所述方法包括：在硅(Si)或绝缘体衬底上均厚沉积伪衬底，所述伪衬底包括以下材料中的一种材料：锗(Ge)和/或硅锗(SiGe)，或者至少一种III-V族材料；将所述伪衬底图案化成多个鳍状部；以及利用替换材料来替换所述多个鳍状部的子集内的每个鳍状部的至少部分，所述替换材料包括以下材料中的另一种材料：Ge和/或SiGe，或者至少一种III-V族材料。
示例27包括示例26的主题，还包括：在由所述伪衬底材料形成的鳍状部上形成第一组一个或多个晶体管；在被替换的鳍状部的子集上形成第二组一个或多个晶体管。
示例28包括示例26-27中任一项的主题，将所述伪衬底图案化成多个鳍状部包括：蚀刻浅沟槽隔离(STI)沟槽；利用STI氧化物来填充所述STI沟槽；以及执行平坦化和/或抛光工艺。
示例29包括示例26-28中任一项的主题，其中，替换所述多个鳍状部的子集的至少部分包括：图案化所述子集外的所有鳍状部上的硬掩模；蚀刻所述子集；以及沉积所述替换材料。
示例30包括示例29的主题，其中，替换所述多个鳍状部的子集还包括：去除所述硬掩模；以及执行平坦化和/或抛光工艺。
示例31包括示例26-30中任一项的主题，其中，所述均厚沉积包括分级沉积或多层沉积。
示例32包括示例26-31中任一项的主题，其中，仅替换所述多个鳍状部的子集内的每个鳍状部的部分，所述部分由用于随后形成的晶体管的沟道区构成。
示例33包括示例26-32中任一项的主题，还包括将每个鳍状部的至少部分形成为一个或多个纳米线。
示例34包括示例26-32中任一项的主题，还包括利用一个或多个纳米线来替换每个鳍状部的至少部分。
示例35包括示例26-32中任一项的主题，还包括：在以下两者中的一者上形成一个或多个鳍式晶体管：鳍状部的所述子集或所述子集外的鳍状部；以及在以下两者中的另一者上形成一个或多个纳米线晶体管：鳍状部的所述子集或所述子集外的鳍状部。
示例36包括示例26-35中任一项的主题，还包括：在以下两者中的一者上形成一个或多个p-MOS晶体管：鳍状部的所述子集或所述子集外的鳍状部；以及在以下两者中的另一者上形成一个或多个n-MOS晶体管：鳍状部的所述子集或所述子集外的鳍状部。
出于例示和说明的目的呈现了示例性实施例的上述说明。其并非旨在是穷尽性的或将本公开内容限制为所公开的精确形式。根据本公开内容，许多修改和变型是可能的。其旨在本公开内容的范围不受该具体实施方式的限制，而是由所附权利要求来限定。要求本申请优先权的未来提交的申请可以以不同的方式要求保护所公开的主题，并且通常可以包括如本文中不同地公开或以其它方式论述的一个或多个限制的任何集合。

Claims (25)

1.一种集成电路，包括：
硅(Si)或绝缘体衬底；
伪衬底，所述伪衬底形成在所述衬底上，并且包括以下材料中的一种材料：
锗(Ge)和/或硅锗(SiGe)；或者
至少一种III-V族材料；
第一晶体管，所述第一晶体管包括沟道区，所述第一晶体管沟道区由所述伪衬底的部分形成并且包括所述伪衬底材料；以及
第二晶体管，所述第二晶体管包括沟道区，所述第二晶体管沟道区形成在所述伪衬底上并且包括以下材料中的另一种材料：
Ge和/或SiGe；或者
至少一种III-V族材料。
2.根据权利要求1所述的集成电路，其中，所述伪衬底被均厚沉积在所述衬底上。
3.根据权利要求1所述的集成电路，其中，所述Ge和/或SiGe沟道区被p型掺杂，并且所述III-V族沟道区被n型掺杂。
4.根据权利要求1所述的集成电路，其中，具有Ge和/或SiGe沟道区的晶体管由Si1-xGex构成，其中，x>0.8或0.4>x>0.2。
5.根据权利要求1所述的集成电路，其中，所述第二晶体管包括形成在所述衬底上并且包括有所述第二晶体管沟道区材料的源极区/漏极区。
6.根据权利要求1所述的集成电路，其中，所述第二晶体管包括由所述伪衬底的部分形成的并且包括有所述伪衬底材料的源极区/漏极区。
7.根据权利要求1所述的集成电路，其中，所述至少一种III-V族材料包括至少两种III-V族材料的叠置体。
8.根据权利要求7所述的集成电路，其中，所述叠置体中的底部材料是砷化镓(GaAs)、磷化铟(InP)、砷化铝(AlAs)和砷化铟铝(InAlAs)中的一种。
9.根据权利要求7所述的集成电路，其中，所述叠置体中的顶部材料是砷化铟镓(InGaAs)和砷化铟(InAs)中的一种。
10.根据权利要求1所述的集成电路，其中，所述至少一种III-V族材料在底部附近被p型掺杂并且在顶部附近被n型掺杂。
11.根据权利要求1所述的集成电路，其中，所述第一晶体管和所述第二晶体管的至少其中之一具有鳍式构造。
12.根据权利要求1所述的集成电路，其中，所述第一晶体管和所述第二晶体管的至少其中之一具有纳米线或纳米带构造。
13.一种包括权利要求1-12中任一项所述的集成电路的互补金属氧化物半导体(CMOS)器件。
14.一种包括权利要求1-12中任一项所述的集成电路的计算系统。
15.一种集成电路，包括：
硅(Si)或绝缘体衬底；
伪衬底，所述伪衬底形成在所述衬底上，并且包括以下材料中的一种材料：
锗(Ge)和/或硅锗(SiGe)；或者
至少一种III-V族材料；
第一鳍状部，所述第一鳍状部由所述伪衬底形成；以及
第二鳍状部，所述第二鳍状部形成在所述伪衬底上并且包括以下材料中的另一种材料：
Ge和/或SiGe；或者
至少一种III-V族材料。
16.根据权利要求15所述的集成电路，还包括：
第一晶体管，所述第一晶体管形成在所述第一鳍状部上；以及
第二晶体管，所述第二晶体管形成在所述第二鳍状部上。
17.根据权利要求15所述的集成电路，还包括：
第一晶体管，所述第一晶体管包括由所述第一鳍状部形成的沟道区；以及
第二晶体管，所述第二晶体管包括由所述第二鳍状部形成的沟道区。
18.根据权利要求16-17中任一项所述的集成电路，其中，所述第一晶体管是p-MOS晶体管，并且所述第二晶体管是n-MOS晶体管。
19.根据权利要求16-17中任一项所述的集成电路，其中，所述第一鳍状部和所述第二鳍状部的其中之一的至少部分形成为一个或多个纳米线或纳米带。
20.一种形成集成电路的方法，所述方法包括：
在硅(Si)或绝缘体衬底上均厚沉积伪衬底，所述伪衬底包括以下材料中的一种材料：
锗(Ge)和/或硅锗(SiGe)；或者
至少一种III-V族材料；
将所述伪衬底图案化成多个鳍状部；以及
利用替换材料来替换所述多个鳍状部的子集内的每个鳍状部的至少部分，所述替换材料包括以下材料中的另一种材料：
Ge和/或SiGe；或者
至少一种III-V族材料。
21.根据权利要求20所述的方法，还包括：
在由所述伪衬底材料形成的鳍状部上形成第一组一个或多个晶体管；
在被替换的鳍状部的子集上形成第二组一个或多个晶体管。
22.根据权利要求20所述的方法，其中，仅替换所述多个鳍状部的子集内的每个鳍状部的部分，所述部分由用于随后形成的晶体管的沟道区构成。
23.根据权利要求20-22中任一项所述的方法，还包括将每个鳍状部的至少部分形成为一个或多个纳米线。
24.根据权利要求20-22中任一项所述的方法，还包括利用一个或多个纳米线来替换每个鳍状部的至少部分。
25.根据权利要求20-22中任一项所述的方法，还包括：
在以下两者中的一者上形成一个或多个鳍式晶体管：鳍状部的所述子集或所述子集外的鳍状部；以及
在以下两者中的另一者上形成一个或多个纳米线晶体管：鳍状部的所述子集或所述子集外的鳍状部。
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