CN109994548A - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，其中，方法包括：提供衬底，衬底包括栅极区和位于所述栅极区两侧的源漏区，衬底上具有第一鳍部以及位于所述第一鳍部两侧的第二鳍部，第一鳍部和第二鳍部分别自栅极区一侧的源漏区贯穿至另一侧的源漏区；在衬底上形成隔离结构，隔离结构覆盖所述第一鳍部和第二鳍部部分侧壁，隔离结构表面低于所述第一鳍部顶部表面，且所述隔离结构表面低于所述第二鳍部顶部表面；形成隔离结构之后，去除所述隔离结构暴露出的栅极区第二鳍部；去除所述隔离结构暴露出的栅极区第二鳍部之后，形成横跨所述栅极区第一鳍部的栅极，所述栅极覆盖所述第一鳍部部分侧壁和部分顶部表面。所述形成方法能够改善半导体结构性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体器件集成度的提高，晶体管的关键尺寸不断缩小，关键尺寸的缩小意味着在芯片上可布置更多数量的晶体管，进而提高器件的性能。然而，随着晶体管尺寸的急剧减小，栅介质层厚度与工作电压不能相应改变使抑制短沟道效应的难度加大，使晶体管的漏电流增大。
鳍式场效应晶体管(Fin Field-Effect Transistor,FinFET)的栅极成类似鱼鳍的叉状3D架构。FinFET的沟道凸出衬底表面形成第一鳍部，栅极覆盖原始第一鳍部的顶部和侧壁，从而使反型层形成在沟道各侧上，可于第一鳍部的多侧控制电路的接通与断开。这种设计能够增加栅极对栅极区的控制，从而能够很好地抑制晶体管的漏电流。
然而，现有的半导体结构的形成方法所形成的鳍式场效应晶体管的性能较差。
发明内容
本发明解决的问题是提供一种半导体及其形成方法，能够改善半导体结构性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括栅极区和位于所述栅极区两侧的源漏区，所述衬底上具有平行排列的第一鳍部和第二鳍部，所述第二鳍部位于所述第一鳍部两侧，所述第一鳍部和第二鳍部分别自栅极区一侧的源漏区贯穿至另一侧的源漏区；在所述衬底上形成隔离结构，所述隔离结构覆盖所述第一鳍部和第二鳍部部分侧壁，所述隔离结构表面低于所述第一鳍部顶部表面，且所述隔离结构表面低于所述第二鳍部顶部表面；形成所述隔离结构之后，去除所述隔离结构暴露出的栅极区第二鳍部；去除所述隔离结构暴露出的栅极区第二鳍部之后，形成横跨所述栅极区第一鳍部的栅极，所述栅极覆盖所述第一鳍部部分侧壁和部分顶部表面；在所述栅极两侧的第一鳍部中形成源漏掺杂层。
可选的，去除所述栅极区第二鳍部之前，还包括：形成横跨所述栅极区第一鳍部和栅极区第二鳍部的伪栅结构，所述伪栅极结构覆盖所述第一鳍部部分侧壁和顶部表面以及所述栅极区第二鳍部侧壁和顶部表面；在所述衬底上形成第一介质层，所述第一介质层覆盖所述伪栅极结构侧壁；去除所述伪栅极结构，在所述第一介质层中形成栅极开口；所述栅极位于所述栅极开口中。
可选的，形成所述栅极开口之后，形成所述栅极之前，去除所述隔离结构暴露出的栅极区第二鳍部。
可选的，去除所述隔离结构暴露出的栅极区第二鳍部之前，还包括：在所述栅极开口底部形成栅介质层，所述栅介质层覆盖所述第一鳍部部分侧壁和顶部表面，以及所述第二鳍部部分顶部和侧壁；在所述栅介质层上形成覆盖层。
可选的，形成所述栅介质层和覆盖层之后，去除所述隔离结构暴露出的栅极区第二鳍部；去除所述隔离结构暴露出的栅极区第二鳍部之前，所述形成方法还包括：去除所述第二鳍部侧壁和顶部的覆盖层；去除所述第二鳍部侧壁和顶部的覆盖层之后，去除所述第二鳍部侧壁和顶部的栅介质层；或者，去除所述隔离结构暴露出的栅极区第二鳍部之后，形成所述栅介质层和覆盖层。
可选的，当形成所述栅介质层和覆盖层之后，去除所述隔离结构暴露出的栅极区第二鳍部时；所述形成方法还包括：去除所述栅极区第二鳍部之前，在所述覆盖层上形成阻挡层；去除所述第二鳍部侧壁和顶部的覆盖层之前，去除所述第二鳍部顶部和侧壁的阻挡层；去除所述栅极区第二鳍部之后，形成栅极之前，去除所述第一鳍部侧壁和顶部的阻挡层。
可选的，所述阻挡层的材料为非晶硅、非晶锗、非晶硅锗、无定型碳或氮化硅。
可选的，所述阻挡层的厚度为20埃～100埃。
可选的，去除所述栅极区第二鳍部的步骤包括：在所述栅极开口中形成覆盖所述第一鳍部侧壁和顶部的图形层；以所述第一介质层和所述图形层为掩膜对所述第二鳍部进行刻蚀，去除所述隔离结构暴露出的栅极区第二鳍部。
可选的，形成所述伪栅极结构之前，去除所述隔离结构暴露出的栅极区第二鳍部。
可选的，所述源漏掺杂层还位于所述源漏区第二鳍部中，相邻的第一鳍部和第二鳍部的相邻源漏掺杂层相互接触。
可选的，形成所述源漏掺杂层之后，还包括：在所述源漏掺杂层表面形成金属化物层；形成连接所述金属化物层的插塞。
可选的，形成所述隔离结构之后，还包括：去除所述隔离结构中的部分或全部第二鳍部，在所述隔离结构中形成隔离开口；在所述隔离开口中形成隔离层。
可选的，所述隔离层的材料为氧化硅、氮化硅或氮氧化硅；所述隔离层沿垂直于衬底表面方向上的尺寸为15埃～40埃。
可选的，形成所述隔离开口的步骤包括：在所述隔离开口侧壁和底部表面、以及所述隔离结构表面形成初始隔离层，所述初始隔离层的厚度大于或等于所述第二鳍部宽度的一半；去除所述隔离结构表面的初始隔离层，形成隔离层。
可选的，形成所述隔离结构的步骤包括：在所述衬底上形成初始隔离结构，所述初始隔离结构覆盖所述第一鳍部和第二鳍部侧壁，所述初始隔离结构表面高于或齐平于所述第一鳍部顶部表面，且所述初始隔离结构表面高于或齐平于所述第二鳍部顶部表面；对所述初始隔离结构进行回刻蚀，形成隔离结构，所述隔离结构表面低于所述第一鳍部顶部表面，且所述隔离结构表面低于所述第二鳍部顶部表面。
可选的，去除所述栅极区第二鳍部的工艺包括干法刻蚀工艺；去除所述栅极区第二鳍部的工艺参数包括：刻蚀气体包括HBr和He，HBr的流量为150sccm～500sccm；He的流量为100sccm～400sccm；气体压强为3mtorr～10mtorr；水平功率为200W～500W；垂直功率为10W～40W；反应温度为50℃～100℃。
相应的，本发明技术方案还提供一种半导体结构，包括：衬底，所述衬底包括栅极区和位于所述栅极区两侧的源漏区；位于所述衬底上的第一鳍部，所述第一鳍部自栅极区一侧的源漏区贯穿至另一侧的源漏区；位于所述源漏区第一鳍部两侧衬底上的第二鳍部；位于所述衬底上的隔离结构，所述隔离结构覆盖所述第一鳍部和第二鳍部部分侧壁，所述隔离结构表面低于所述第一鳍部顶部表面，且所述隔离结构表面低于所述第二鳍部顶部表面；横跨所述栅极区第一鳍部的栅极，所述栅极覆盖所述第一鳍部部分侧壁和顶部表面；位于所述栅极结构两侧的第一鳍部中的源漏掺杂层。
可选的，所述源漏掺杂层还位于所述源漏区第二鳍部中；相邻的第一鳍部和第二鳍部的相邻源漏掺杂层相互接触；所述半导体结构还包括：位于所述源漏掺杂层表面的金属化物层；连接所述金属化物层的插塞。
可选的，还包括：位于所述栅极区第二鳍部中的隔离开口，所述隔离开口位于所述栅极区隔离结构中；位于所述隔离开口中的隔离层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体结构的形成方法中，所述第二鳍部位于所述第一鳍部两侧，在形成所述隔离结构的过程中由于第一鳍部的影响，所述第二鳍部两侧的隔离结构表面高度不相同，从而导致隔离结构暴露出的第二鳍部两侧侧壁的高度不相同。形成栅极之前，去除所述栅极区第二鳍部，则所述栅极不会覆盖所述第二鳍部侧壁，则所述第二鳍部不容易形成晶体管沟道。因此，所形成半导体结构的阈值电压均一性较好，从而能够改善半导体结构性能。同时，所述源漏区第二鳍部能够隔离所述第一鳍部与外界环境，从而能够减少外界环境对所述第一鳍部中的源漏掺杂层性能的影响，提高所述源漏掺杂层上电位的稳定性。因此，所述形成方法能够改善所形成半导体结构的性能。
进一步，形成所述栅极开口之后，去除所述隔离结构暴露出的栅极区第二鳍部。在刻蚀所述第二鳍部的过程中，所述第一介质层能够用做刻蚀所述第二鳍部的掩膜，从而不需要在所述源漏区形成图形层，进而能够简化工艺。
进一步，所述源漏掺杂层还位于所述源漏区第二鳍部中，相邻源漏掺杂层相互接触，能够增加源漏掺杂层沿垂直于沟道长度方向的截面上的横截面积，从而能够降低源漏掺杂层的电阻，进而改善半导体结构性能。
进一步，所述源漏掺杂层还位于所述源漏区第二鳍部中，所述形成方法还包括：在所述源漏层表面形成金属化物。由于所述源漏掺杂层位于所述第一鳍部和第二鳍部中，所述源漏掺杂层的表面积较大，从而使得所述金属化物与所述源漏掺杂层之间的接触面积较大，进而能够降低金属化物与源漏掺杂层之间的接触电阻，改善所形成半导体结构的性能。
进一步，形成栅极之前，在所述隔离开口中形成隔离层。所述隔离层能够实现栅极与所述隔离开口底部的衬底或第二鳍部之间的隔离，从而避免在衬底或第二鳍部中形成沟道，进而减小衬底或第二鳍部对所述栅极结构上电位的影响，从而能够改善半导体结构的性能。
本发明技术方案提供的半导体结构中，所述第二鳍部位于所述源漏区衬底上，所述栅极区衬底上不具有第二鳍部，则所述第二鳍部两侧隔离结构厚度不相同不会影响所形成半导体结构的性能。同时，所述源漏区第二鳍部能够隔离所述第一鳍部与外界环境，从而能够减少外界环境对第一鳍部中的源漏掺杂层性能的影响。因此，所述形成方法能够改善所形成半导体结构的性能。
附图说明
图1和图2是一种半导体结构的形成方法各步骤的结构示意图；
图3至图25是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
半导体结构的形成方法存在诸多问题，例如：所形成的半导体结构性能较差。
现结合一种半导体结构的形成方法，分析所形成的半导体结构性能较差的原因：
图1是一种半导体结构的形成方法各个步骤的结构示意图。
请参考图1，提供衬底100，所述衬底100包括相邻的中心区A和外围区B，所述外围区B位于所述中心区A两侧，所述中心区A和外围区B衬底100上分别具有鳍部101。
继续参考图1，在所述衬底100上形成隔离结构110，所述隔离结构110覆盖所述鳍部101部分侧壁，且所述隔离结构110表面低于所述鳍部101顶部表面。
请参考图2，形成横跨所述中心区A和外围区B鳍部101的栅极结构120，所述栅极结构120覆盖所述中心区A和外围区B鳍部101部分侧壁和部分顶部表面；在所述栅极结构120两侧的中心区A和外围区B鳍部101中形成源漏掺杂层；在所述源漏掺杂层表面形成金属硅化物。
其中，形成所述隔离结构110的步骤包括：在所述衬底100上形成初始隔离结构，所述初始隔离结构表面高于所述鳍部101顶部表面；对所述初始隔离结构进行回刻蚀，去除部分初始隔离结构，形成隔离结构110，所述隔离结构110表面低于所述鳍部101顶部表面。所述外围区B鳍部101包括相对的第一侧和第二侧，所述第一侧邻近所述中心区A。所述外围区B鳍部101第一侧与中心区A鳍部101之间的距离较小，所述外围区B鳍部101第二侧与衬底100上半导体器件的距离较大。由于相邻鳍部101之间间隙的深宽比较大，在形成所述初始隔离结构的过程中，受相邻鳍部101的影响，使形成于相邻鳍部101之间间隙的初始隔离结构的致密性较差。因此，所述外围区B鳍部101第一侧的初始隔离结构致密性较差，在对所述初始隔离结构进行回刻蚀的过程中，所述第一侧初始隔离结构的刻蚀速率较大，导致所述第一侧隔离结构110的厚度小于所述第二侧隔离结构110的厚度，从而使所述隔离结构110暴露出的外围区B鳍部101第一侧侧壁的高度大于隔离结构110暴露出的外围区B鳍部101第二侧侧壁的高度。因此，形成栅极结构120之后，所述栅极结构120与外围区B鳍部101第一侧侧壁的接触面积小于与外围区B鳍部101第二侧侧壁的接触面积，从而容易导致所述外围区B鳍部101第一侧的沟道宽度小于所述外围区B鳍部101第二侧的沟道宽度，进而导致外围区B鳍部101形成的晶体管的阈值电压不稳定。
为了减小隔离结构110暴露出的外围区B第一鳍部101两侧侧壁高度不相同对所形成半导体结构性能的影响，一种方法是，形成所述栅极结构120之前，去除所述外围区B第一鳍部101。去除所述外围区B第一鳍部101之后，所述源漏掺杂层仅位于所述中心区A第一鳍部101中，从而导致所述源漏掺杂层的体积较小，金属硅化物与源漏掺杂层的接触面积较小，导致源漏掺杂层与金属硅化物的接触电阻较大，进而导致所形成半导体结构的性能较差。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：在所述衬底上形成隔离结构，所述隔离结构覆盖所述第一鳍部和第二鳍部部分侧壁，所述隔离结构表面低于所述第一鳍部顶部表面，且所述隔离结构表面低于所述第二鳍部顶部表面；形成所述隔离结构之后，去除所述隔离结构暴露出的栅极区第二鳍部。去除所述隔离结构暴露出的栅极区第二鳍部能够避免栅极区第二鳍部对所形成半导体结构阈值电压的影响，改善半导体结构性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图25是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图3和图4，图4是图3的俯视图，提供衬底200，所述衬底200包括栅极区M和位于所述栅极区M两侧的源漏区N，所述衬底200上具有平行排列的第一鳍部201和第二鳍部202，所述第二鳍部202位于所述第一鳍部201两侧，所述第一鳍部201和第二鳍部202分别自栅极区M一侧的源漏区N贯穿至另一侧的源漏区N。
所述第一鳍部201用于形成晶体管沟道。
所述衬底200的材料为硅、锗、硅锗或III-V族元素材料的单晶体。所述第一鳍部201的材料为硅、锗、硅锗或III-V族元素材料的单晶体。所述第二鳍部202的材料为硅、锗、硅锗或III-V族元素材料的单晶体。
本实施例中，所述第一鳍部201和第二鳍部202上还具有掩膜层203(图4中忽略了所述掩膜层203)。
形成所述第一鳍部201、第二鳍部202和衬底200的步骤包括：提供初始衬底；在所述初始衬底上形成图形化的掩膜层203；以所述掩膜层203为掩膜对所述初始衬底进行刻蚀，形成衬底200、位于所述衬底200上的第一鳍部201、以及位于所述第一鳍部201两侧的第二鳍部202。
所述掩膜层203的材料为氮化硅或氮氧化硅。
本实施例中，所述衬底200包括中心区I以及位于所述中心区I两侧的外围区II。所述第一鳍部201位于所述中心区I；所述第二鳍部202位于所述外围区II。
所述第二鳍部202包括相对的第一侧和第二侧，所述第一侧邻近所述第一鳍部201。
后续在所述衬底200上形成隔离结构，所述隔离结构覆盖所述第一鳍部201和第二鳍部202侧壁，所述隔离结构表面低于所述第一鳍部201顶部表面，且所述隔离结构表面低于所述第二鳍部202顶部表面。
本实施例中，形成所述隔离结构的步骤如图5和图6所示。
请参考图5，在所述衬底200上形成初始隔离结构210，所述初始隔离结构210覆盖所述第一鳍部201和第二鳍部202侧壁，所述初始隔离结构210表面高于或齐平于所述第一鳍部201顶部表面，且所述初始隔离结构210表面高于或齐平于所述第二鳍部202顶部表面。
所述初始隔离结构210用于后续形成隔离结构，实现第一鳍部201之间的电隔离。
本实施例中，所述初始隔离结构210的材料为氧化硅。在其他实施例中，所述初始隔离结构的材料还可以为低k介质材料，k值小于3.9。
形成所述初始隔离结构210的工艺包括流体化学气相沉积工艺。流体化学气相沉积工艺形成的初始隔离结构210的间隙填充能力好，能够充分填充第一鳍部201和第二鳍部202之间的间隙。
由于所述第二鳍部202第一侧的初始隔离结构210位于所述第一鳍部201和第二鳍部202之间的间隙中，所述第一鳍部201和第二鳍部202之间间隙的深宽比较大，导致所述第二鳍部202与第一鳍部201之间初始隔离结构210的致密性较差。所述第二鳍部202第一侧具有第一鳍部201，所述第二鳍部202第一侧的初始隔离结构210的致密性较差。
请参考图6，对所述初始隔离结构210(如图5所示)进行回刻蚀，去除部分初始隔离结构210，形成隔离结构211，所述隔离结构211顶部表面低于所述第一鳍部201顶部表面，且所述隔离结构211表面低于所述第二鳍部202顶部表面。
所述隔离结构211用于实现第一鳍部201之间的电隔离。
所述回刻蚀的工艺包括干法刻蚀工艺或湿法刻蚀工艺。
在所述回刻蚀的过程中，所述掩膜层203(如图5所示)能够保护所述第一鳍部201和第二鳍部202，减小第一鳍部201和第二鳍部202的损耗。
形成所述隔离结构211之后，所述形成方法还包括：去除所述掩膜层203。
需要说明的是，由于所述第二鳍部202第一侧的初始隔离结构210的致密性较差，所述第二鳍部202第二侧的初始隔离结构210的致密性较好，在回刻蚀过程中，所述第二鳍部202第一侧的初始隔离结构210的刻蚀速率大于所述第二鳍部202第二侧的初始隔离结构210的刻蚀速率，从而导致所述第二鳍部202第一侧的隔离结构211的厚度小于第二鳍部202第二侧的隔离结构211的厚度。因此，所述隔离结构211暴露出的第二鳍部202第一侧侧壁的高度大于隔离结构211暴露出的第二鳍部202第二侧侧壁的高度。
请参考图7和图8，图8为图7沿切割线4-4’的剖面图，形成所述隔离结构211之后，形成横跨所述第一鳍部201和第二鳍部202的伪栅极结构220，所述伪栅极结构220覆盖所述栅极区M第一鳍部201部分侧壁和部分顶部表面，且所述伪栅极结构220覆盖所述栅极区M第二鳍部202部分侧壁和部分顶部表面。
所述伪栅极结构220用于为后续形成栅极提供空间。
所述伪栅极结构220包括：横跨所述第一鳍部201和第二鳍部202的伪栅介质层，所述伪栅介质层覆盖所述第一鳍部201和第二鳍部202部分侧壁和顶部表面；位于所述伪栅介质层上的伪栅极。
所述伪栅介质层的材料为氧化硅。所述伪栅极的材料为多晶硅、多晶锗或多晶硅锗。
所述形成方法还包括：在所述伪栅极结构侧壁表面形成侧墙221。
所述侧墙221用于定于后续形成的源漏掺杂层的位置，防止所述源漏掺杂层距离沟道过近，从而能够减少漏电流。
所述侧墙221的材料为氮化硅或氮氧化硅。
所述伪栅极结构220自所述第一鳍部201一侧的第二鳍部202侧壁和顶部延伸至第一鳍部201另一侧的第二鳍部202顶部和侧壁。
请参考图9，图9为在图8基础上的后续步骤结构示意图，在所述伪栅极结构220两侧的第一鳍部201中形成源漏掺杂层230。
本实施例中，所述源漏掺杂层230还位于源漏区N第二鳍部202中。
本实施例中，相邻的第一鳍部201和第二鳍部202的相邻源漏掺杂层230相互接触。在其他实施例中，相邻的第一鳍部和第二鳍部的相邻源漏掺杂层额可以不接触。
所述源漏掺杂层230分别用做所形成晶体管的源区或漏区。
需要说明的是，所述源漏掺杂层230位于所述第一鳍部201和第二鳍部202中。相邻的第一鳍部201和第二鳍部202的相邻源漏掺杂层230相互接触，则所述第二鳍部202中的源漏掺杂层230能够增加所述源漏掺杂层230的体积，从而增加后续形成的金属硅化物与源漏掺杂层230之间的接触面积，降低后续金属硅化物与所述源漏掺杂层230之间的接触电阻，改善半导体结构性能。
在其他实施例中，所述源漏掺杂层仅位于所述第一鳍部中，则所述第二鳍部位于所述源漏掺杂层两侧。所述源漏区第二鳍部能够隔离所述第一鳍部与外界环境，从而能够减少外界环境对第一鳍部中的源漏掺杂层的影响，例如，所述第二鳍部能够减少外部环境引起的源漏掺杂层上电压的波动。因此，所述形成方法能够改善所形成半导体结构的性能。
本实施例中，形成所述伪栅极结构220之后，形成所述源漏掺杂层230。
形成所述源漏掺杂层230的步骤包括：分别在所述源漏区N的第一鳍部201和第二鳍部202中形成凹槽；在所述凹槽中形成源漏掺杂层230。
本实施例中，形成所述凹槽的步骤包括：以所述伪栅极结构220为掩膜对所述第一鳍部201和第二鳍部202进行刻蚀。
对所述第一鳍部201和第二鳍部202进行刻蚀的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或多种组合。
本实施例中，形成所述源漏掺杂层230的工艺包括外延生长工艺。
本实施例中，相邻第一鳍部201中相邻的源漏掺杂层230，以及相邻第一鳍部201和第二鳍部202中相邻的源漏掺杂层230相互融合，形成一个整体。在其他实施例中，相邻第一鳍部中的源漏掺杂层，以及相邻第一鳍部和第二鳍部中的源漏掺杂层不接触。
所述源漏掺杂层230中具有掺杂离子。
当所形成半导体结构为NMOS晶体管时，所述源漏掺杂层230的材料为硅或碳化硅，所述掺杂离子为N型离子，例如磷离子或砷离子。当所形成半导体结构为PMOS晶体管时，所述源漏掺杂层230的材料为硅锗或硅，所述掺杂离子为硼离子或BF2 +离子。
请参考图10，在所述衬底200上形成第一介质层250，所述第一介质层250覆盖所述伪栅极结构220(如图9所示)侧壁，且所述第一介质层250暴露出所述伪栅极结构220顶部；去除所述伪栅极结构220，在所述第一介质层250中形成栅极开口231。
所述第一介质层250用于实现源漏掺杂层230与外部电路的电隔离。
本实施例中，所述第一介质层250位于所述源漏掺杂层230、第一鳍部201和第二鳍部202上。
所述第一介质层250的材料为氧化硅。在其他实施例中，所述第一介质层的材料还可以为低k(k小于3.9)介质材料。
去除所述伪栅极结构220的工艺包括干法刻蚀工艺或湿法刻蚀工艺中的一种或两种组合。
由于所述伪栅极结构220覆盖所述栅极区M的第一鳍部201和第二鳍部202侧壁和顶部，去除所述伪栅极结构220形成栅极开口231之后，所述栅极开口231暴露出所述栅极区M第一鳍部201和第二鳍部202侧壁和顶部表面。
请参考图11，在所述栅极开口231底部形成栅介质层241；在所述栅介质层241上形成覆盖层242。
所述栅介质层241用于实现后续形成的栅极与第一鳍部201之间的电隔离；所述覆盖层242用于实现栅介质层241与栅极之间的隔离，防止栅极材料原子扩散入所述栅介质层241中，从而影响所述栅介质层241的隔离性能。
本实施例中，所述栅介质层241包括：位于所述栅极开口231底部的氧化层；位于所述氧化层上的高k介质层。
所述氧化层的材料为氧化硅。形成所述氧化层的工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
所述高k介质层的材料为高k介质材料，k值大于3.9，例如：HfO2、La2O3、HfSiON、HfAlO2、ZrO2、Al2O3或HfSiO4。
所述覆盖层242的材料为氮化钛或氮化钽。
请参考图12和图13，图13是图12沿切割线6-6’的剖面图，在所述覆盖层242上形成阻挡层243。
所述阻挡层243用于防止所述覆盖层242材料原子的挥发，从而减少覆盖层242材料原子挥发至衬底200上的其他半导体器件表面，影响半导体器件的性能。
本实施例中，所述阻挡层243的材料为非晶硅，非晶硅中的原子不容易扩散，从而不容易影响半导体结构的性能。在其他实施例中，所述阻挡层的材料还可以为非晶锗、非晶硅锗、氧化硅或氮化硅。
如果所述阻挡层243的厚度过小，不利于阻挡所述覆盖层242材料原子的挥发；如果所述阻挡层243的厚度过大，容易增加后续去除阻挡层243的工艺难度。具体的，本实施例中，所述阻挡层243的厚度为20埃～100埃。
本实施例中，形成所述阻挡层243的工艺包括化学气相沉积工艺。在其他实施例中，形成所述阻挡层的工艺包括物理气相沉积工艺或原子层沉积工艺。
本实施例中，形成所述阻挡层的工艺参数包括：反应物包括SiH4，SiH4的流量为30sccm～3000sccm；反应温度为360℃～520℃；气体压强为：0.03Torr～10Torr。
后续形成所述隔离结构211之后，去除所述隔离结构211暴露出的栅极区M第二鳍部202。
本实施例中，去除所述栅极区M第二鳍部202的步骤如图14和图15所示。
请参考图14，在所述栅极开口231中形成覆盖所述第一鳍部201侧壁和顶部的图形层244。
所述图形层244用于后续去除所述栅极区M第二鳍部202的过程中，保护所述栅极区M第一鳍部201。
形成所述图形层244的工艺包括：在所述栅极开口231中形成初始图形层；去除覆盖所述第二鳍部202的初始图形层，形成图形层244。
以所述第一介质层250和所述图形层244为掩膜对所述第二鳍部202进行刻蚀，去除所述栅极区M第二鳍部202。
所述初始图形层的材料为光刻胶，相应的，所述图形层244的材料为光刻胶。在其他实施例中，所述初始图形层的材料为抗反射涂层。
形成所述初始图形层的工艺包括旋涂工艺。去除覆盖所述第二鳍部202的初始图形层的工艺包括曝光处理。
请参考图15和图16，图15是图16沿切割线2-2’的剖面图，以所述第一介质层250和所述图形层244(如图14所示)为掩膜对所述第二鳍部202进行刻蚀，去除所述隔离结构211暴露出的栅极区M第二鳍部202。
由于所述隔离结构211暴露出的第二鳍部202两侧侧壁的高度不相同，去除所述隔离结构211暴露出的栅极区M第二鳍部202，则后续形成的栅极不会形成于所述第二鳍部202表面，则所述第二鳍部202不会形成晶体管的沟道。因此，第二鳍部202两侧隔离结构211暴露出的第二鳍部202的高度不相同不会影响所形成半导体结构的性能。
本实施例中，去除所述隔离结构211暴露出的栅极区M第二鳍部202之后，所述形成方法还包括：去除部分或全部所述隔离结构211覆盖的栅极区M第二鳍部202，在所述隔离结构211中形成隔离开口260。
具体的，本实施例中，去除部分所述隔离结构211覆盖的栅极区M第一鳍部201。
所述隔离开口260用于后续容纳隔离层。
如果所述隔离开口260的深度过大，容易导致后续形成的隔离层的厚度过小，从而不利于栅极251与第二鳍部202之间的隔离；如果所述隔离开口260的深度过大，容易增加形成所述隔离开口260的工艺难度，且不利于后续形成的隔离层填充所述隔离开口260。具体的，本实施例中，所述隔离开口260的深度为20埃～100埃。
本实施例中，通过相同的工艺去除隔离结构211覆盖的栅极区M第二鳍部202，以及所述隔离结构211暴露出的栅极区M第二鳍部202。
本实施例中，去除所述栅极区M第二鳍部202的工艺包括干法刻蚀工艺。在其他实施例中，去除所述栅极区第二鳍部的工艺包括湿法刻蚀工艺。
本实施例中，去除所述栅极区M第二鳍部202的工艺参数包括：刻蚀气体包括HBr和He，HBr的流量为150sccm～500sccm；He的流量为100sccm～400sccm；气体压强为3mtorr～10mtorr；水平功率为200W～500W；垂直功率为10W～40W；反应温度为50℃～100℃。
其中，所述水平功率为平行于衬底200方向的功率；所述垂直功率为垂直于衬底200表面方向的功率。
本实施例中，选取以上水平功率的意义在于：如果所述水平功率过大，容易增加所述介质层和第一鳍部201侧壁的损耗；如果所述水平功率过小，容易降低反应速率。
选取以上垂直功率的意义在于：如果所述水平功率过大，容易引起能量浪费；如果所述垂直功率过小，容易降低对第二鳍部202垂直方向的刻蚀速率，从而降低生产效率。
选取以上气体压强的意义在于：如果气体压强过大，容易增加反应气体分子或离子之间的碰撞，从而不利于控制刻蚀的方向性，且气体压强过大，不利于反应产物的挥发；如果气体的压强过小，容易增加生产成本。
选取以上反应温度的意义在于：如果反应温度过低，容易降低刻蚀气体与第二鳍部202之间的反应速率，从而降低刻蚀速率；如果反应温度过高，容易增加生产成本。
本实施例中，去除所述栅极区M第二鳍部202之前，还包括：去除所述第二鳍部202侧壁和顶部的覆盖层242；去除所述第二鳍部202侧壁和顶部的覆盖层242之后，去除所述第二鳍部201侧壁和顶部的栅介质层241。
去除所述第二鳍部202侧壁和顶部的栅介质层241和覆盖层242的工艺包括干法刻蚀工艺。
需要说明的是，本实施例是在形成所述栅介质层241和覆盖层242之后，去除所述隔离结构211暴露出的栅极区M第二鳍部202。形成所述栅介质层241和覆盖层242之后，去除所述隔离结构211暴露出的栅极区M第二鳍部202，则所述覆盖层242能够在后续去除所述图形层244的过程中保护所述中心区I的隔离结构211，从而减少中心区I隔离结构211的损耗；另外，形成所述栅介质层241和覆盖层242之后，去除所述隔离结构211暴露出的栅极区M第二鳍部202，能够去除所述外围区II的覆盖层242，从而能够减小覆盖层242对后续形成的栅极251与第二鳍部202之间隔离层262的隔离性能的影响。在其他实施例中，还可以在形成所述栅介质层和覆盖层之前，形成所述栅极开口之后，去除所述隔离结构暴露出的栅极区第二鳍部。
形成所述栅极开口231之后，去除所述隔离结构210暴露出的栅极区M第二鳍部202。在刻蚀所述第二鳍部202的过程中，所述第一介质层250能够用做刻蚀所述第二鳍部202的掩膜，从而不需要在所述源漏区N形成图形层244，进而能够简化工艺。在其他实施例中，还可以在形成所述伪栅极结构之前，去除所述隔离结构暴露出的栅极区第二鳍部。
去除所述栅极区M第二鳍部202之后，还包括：去除所述图形层。
去除所述图形层的工艺包括湿法刻蚀；去除所述图形层的工艺参数包括：刻蚀液包括磷酸。
在去除所述图形层的过程中，所述覆盖层242能够隔离中心区I隔离结构211与刻蚀液，减少刻蚀液对中心区I隔离结构211的损耗，改善所形成半导体结构性能。
后续在所述隔离开口260中形成隔离层。
本实施例中，形成所述隔离层的步骤如图17和图18所示。
请参考图17，在所述隔离开口260底部和侧壁表面、以及所述栅极区M第一鳍部201侧壁和顶部上形成初始隔离层261，所述初始隔离层261的厚度大于或等于所述第二鳍部202宽度的一半。
所述初始隔离层261用于后续形成隔离层。
本实施例中，所述初始隔离层261的材料为氧化硅。在其他实施例中，所述初始隔离层的材料可以为氮化硅。
具体的，本实施例中，所述初始隔离层261位于所述阻挡层243表面。
所述初始隔离层261还位于所述第一介质层250上，所述形成方法还包括：去除所述第一介质层250上的初始隔离层261。
本实施例中，形成所述初始隔离层261的工艺包括原子层衬底工艺。在其他实施例中，形成所述初始隔离层的工艺包括化学气相沉积工艺。
本实施例中，形成所述初始隔离层261的工艺参数包括：含硅有机前驱体和含氧有机前驱体；反应温度为80℃～300℃；气体压强为5mTorr～20Torr；循环次数为15次～500次。
所述初始隔离层261的厚度大于或等于所述第二鳍部202宽度的一半，则所述隔离开口260能够被所述初始隔离层261填满，从而能够增加后续形成的隔离层的隔离性能。另外，所述初始隔离层261的厚度大于或等于所述第一鳍部201宽度的一半，能够使所述隔离开口260两侧壁表面的初始隔离层261之间不具有间隙，则在刻蚀所述初始隔离层261的过程中，所述隔离开口260中的初始隔离层261不容易被去除，从而能够形成隔离层。
如果所述初始隔离层261的厚度过大，容易增加后续去除所述栅极区M第一鳍部201侧壁和顶部上的初始隔离层261的工艺难度。具体的，本实施例中，所述初始隔离层261的厚度为20埃～60埃。
请参考图18，去除所述栅极区M第一鳍部201侧壁和顶部上的初始隔离层261，形成隔离层262。
本实施例中，所述隔离层262用于实现后续形成的栅极与剩余的栅极区M第二鳍部202之间的隔离。在其他实施例中，去除全部的栅极区第二鳍部，则所述隔离层用于实现衬底与栅极之间的隔离。
本实施例中，所述隔离层262的材料为氧化硅。在其他实施例中，所述隔离层的材料可以为氮化硅。
本实施例中，去除所述栅极区M第一鳍部201侧壁和顶部的初始隔离层261的工艺包括各向同性干法刻蚀工艺。在其他实施例中，去除所述栅极区第一鳍部侧壁和顶部上的初始隔离层的工艺包括湿法刻蚀工艺。
本实施例中，去除所述栅极区M第一鳍部201侧壁和顶部上的初始隔离层261的工艺参数包括：刻蚀气体包括CH4和CHF3，其中，CH4的流量为60sccm～600sccm，CHF3的流量为20sccm～500sccm；射频功率为100W～2300W；直流电压为80V～500V；刻蚀时间为4s～300s；气体压强为5mtorr～2000mtorr。
请参考图19和图20，图20是图19沿切割线7-7’的剖面图，形成所述隔离层262之后，去除所述第一鳍部201侧壁和顶部的阻挡层243(如图18所示)。
本实施例中，去除所述第一鳍部201侧壁和顶部的阻挡层243的工艺包括干法刻蚀工艺。在其他实施例中，去除所述阻挡层的工艺包括湿法刻蚀工艺。
具体的，本实施例中，去除所述第一鳍部201侧壁和顶部的阻挡层243的工艺参数包括：刻蚀气体包括HBr和He，其中，HBr的流量为150sccm～500sccm，He的流量为100sccm～40sccm；气体压强为3mtorr～10mtorr；水平功率为200W～500W；垂直功率为10W～40W；反应温度为50℃～100℃。
其中，所述水平功率为平行于衬底200方向的功率；所述垂直功率为垂直于衬底200表面方向的功率。
选取以上水平功率和垂直功率的意义在于：如果所述水平功率过高，垂直功率过低，对所述第一鳍部201侧壁的阻挡层243的刻蚀速率过快，对所述第一鳍部201顶部的阻挡层243的刻蚀速率过慢，当所述第一鳍部201侧壁的阻挡层243损耗较小时，所述第一鳍部201顶部仍残留有覆盖层242，容易影响所形成半导体结构的性能；如果所述水平功率过低，垂直功率过高，对所述第一鳍部201顶部的阻挡层243的刻蚀速率过快，对所述第一鳍部201侧壁的阻挡层243的刻蚀速率过慢，当所述第一鳍部201顶部的阻挡层243的损耗较小时，所述第一鳍部201侧壁仍残留有覆盖层242，容易影响所形成半导体结构的性能。
请参考图21至图23，图21是图22沿切割线5-5’的剖面图，图23是图22沿切割线3-3’的剖面图，去除所述隔离结构211暴露出的栅极区M第二鳍部202之后，形成横跨所述栅极区M第一鳍部201的栅极251，所述栅极251覆盖所述第一鳍部201部分侧壁和顶部表面。
本实施例中，通过后栅工艺形成所述半导体结构，形成所述隔离层262之后，在所述栅极开口231中形成栅极251。在其他实施例中，通过前栅工艺形成所述半导体结构，则去除所述栅极区第二鳍部之后，形成所述栅极；形成所述栅极之后，形成源漏掺杂层。
所述栅极251的材料为金属，例如钨或铜。
形成所述栅极251的步骤包括：在所述栅极开口231和所述第一介质层250上形成栅极层；对所述栅极层进行平坦化处理，去除所述第一介质层250上的栅极层，形成栅极251。
形成所述栅极层的工艺包括：电镀工艺或有机金属化学气相沉积工艺。
所述平坦化处理的步骤包括：化学机械研磨工艺。
需要说明的是，由于所述隔离开口260(如图15所示)中具有隔离层262，形成所述栅极251之后，所述栅极251位于所述隔离层262上。所述隔离层262能够实现栅极251与第二鳍部202之间的电隔离，因此，所述第二鳍部202中不会出现沟道，从而第二鳍部202两侧隔离结构211不相同，不会影响所形成半导体结构的阈值电压，进而能够改善半导体结构的性能。
请参考图24和图25，图24是在图22基础上的后续步骤示意图，图25是图24沿切割线8-8’的剖面图，在所述源漏掺杂层230表面形成金属化物272；形成连接所述金属化物272的插塞271。
具体的，本实施例中，形成金属化物272和插塞271之前，所述形成方法还包括：在所述第一介质层250上形成第二介质层252。
形成所述金属化物272和插塞271的步骤包括：在所述第二介质层252和第一介质层250中形成接触孔，所述接触孔底部暴露出所述源漏掺杂层230；在所述接触孔底部暴露出的源漏掺杂层230表面形成金属化物272；形成所述金属化物272之后，在所述接触孔中形成插塞261。
所述第二介质层252用于实现栅极251与外部电路的电连接；所述插塞261用于实现源漏掺杂层230与外部电路的电连接；所述金属化物272用于降低插塞261与源漏掺杂层230之间的接触电阻。
所述第二介质层252的材料为氧化硅。在其他实施例中，所述第二介质层的材料还可以为氮氧化硅或低k(k小于3.9)介质材料。
形成所述第二介质层252的工艺包括化学气相沉积工艺。
本实施例中，所述接触孔暴露出所述第二鳍部202和第一鳍部201中的源漏掺杂层230。在其他实施例中，当相邻的第一鳍部和第二鳍部中的相邻源漏掺杂层接触时，所述接触孔可以仅暴露出所述第一鳍部或第二鳍部中的源漏掺杂层。
需要说明的是，本实施例中，所述接触孔暴露出所述第二鳍部202和第一鳍部201中的源漏掺杂层230，则所述金属化物272位于所述第二鳍部202和第一鳍部201中的源漏掺杂层230表面，从而使得所述金属化物272与源漏掺杂层230的接触面积较大，从而能够降低金属化物272与源漏掺杂层230之间的接触电阻，改善所形成半导体结构的性能。
形成所述金属化物272的步骤包括：在所述接触孔底部和侧壁表面形成金属层；对所述金属层进行退火处理，所述金属层与源漏掺杂层230反应形成金属化物272；所述退火处理之后，去除所述金属层。
所述金属层的材料为镍或钴。形成所述金属层的材料为电镀工艺。
请继续参考图24和图25，本发明实施例还提供一种半导体结构，包括：衬底200，所述衬底200包括栅极区M和位于所述栅极区M两侧的源漏区N；位于所述衬底200上的第一鳍部201，所述第一鳍部201自栅极区M一侧的源漏区N贯穿至另一侧的源漏区N；位于所述源漏区N第一鳍部201两侧衬底200上的第二鳍部202；位于所述衬底200上的隔离结构211，所述隔离结构211覆盖所述第一鳍部201和第二鳍部202部分侧壁，所述隔离结构211表面低于所述第一鳍部201顶部表面，且所述隔离结构211表面低于所述第二鳍部202顶部表面；横跨所述栅极区M第一鳍部201的栅极251，所述栅极251覆盖所述第一鳍部201部分侧壁和顶部表面；位于所述栅极结构两侧的第一鳍部中的源漏掺杂层230。
所述第二鳍部202位于所述源漏区N衬底200上，所述栅极区M衬底200上不具有第二鳍部202，则所述第二鳍部202两侧隔离结构211厚度不相同不会影响所形成半导体结构的性能。同时，所述源漏区N第二鳍部202能够隔离所述第一鳍部201与外界环境，从而能够减少外界环境对第一鳍部201中的源漏掺杂层230的影响。因此，所述形成方法能够改善所形成半导体结构的性能。
本实施例中，所述源漏掺杂层230还位于所述源漏区N第二鳍部202中。
本实施例中，相邻的所述第一鳍部201和第二鳍部202中的相邻源漏掺杂层230接触。在其他实施例中，所述第一鳍部和第二鳍部中的源漏掺杂层不接触。
所述半导体结构还包括：位于所述源漏掺杂层230表面的金属化物272层；连接所述金属化物272层的插塞261。
所述半导体结构还包括：位于所述衬底200上的第一介质层250；位于所述第一介质层250上的第二介质层252；位于所述第一介质层250和第二介质层252中的接触孔，所述接触孔底部暴露出所述源漏掺杂层230。所述金属化物272位于所述接触孔底部的源漏掺杂层230表面，所述插塞271位于所述接触孔中。
所述半导体结构还包括：位于所述栅极区M隔离结构211中的隔离开口；位于所述隔离开口中的隔离层262。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括栅极区和位于所述栅极区两侧的源漏区，所述衬底上具有平行排列的第一鳍部和第二鳍部，所述第二鳍部位于所述第一鳍部两侧，所述第一鳍部和第二鳍部分别自栅极区一侧的源漏区贯穿至另一侧的源漏区；
在所述衬底上形成隔离结构，所述隔离结构覆盖所述第一鳍部和第二鳍部部分侧壁，所述隔离结构表面低于所述第一鳍部顶部表面，且所述隔离结构表面低于所述第二鳍部顶部表面；
形成所述隔离结构之后，去除所述隔离结构暴露出的栅极区第二鳍部；
去除所述隔离结构暴露出的栅极区第二鳍部之后，形成横跨所述栅极区第一鳍部的栅极，所述栅极覆盖所述第一鳍部部分侧壁和部分顶部表面；
在所述栅极两侧的第一鳍部中形成源漏掺杂层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述栅极区第二鳍部之前，还包括：形成横跨所述栅极区第一鳍部和栅极区第二鳍部的伪栅结构，所述伪栅极结构覆盖所述第一鳍部部分侧壁和顶部表面以及所述栅极区第二鳍部侧壁和顶部表面；在所述衬底上形成第一介质层，所述第一介质层覆盖所述伪栅极结构侧壁；去除所述伪栅极结构，在所述第一介质层中形成栅极开口；所述栅极位于所述栅极开口中。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述栅极开口之后，形成所述栅极之前，去除所述隔离结构暴露出的栅极区第二鳍部。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，去除所述隔离结构暴露出的栅极区第二鳍部之前，还包括：在所述栅极开口底部形成栅介质层，所述栅介质层覆盖所述第一鳍部部分侧壁和顶部表面，以及所述第二鳍部部分顶部和侧壁；在所述栅介质层上形成覆盖层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，形成所述栅介质层和覆盖层之后，去除所述隔离结构暴露出的栅极区第二鳍部；去除所述隔离结构暴露出的栅极区第二鳍部之前，所述形成方法还包括：去除所述第二鳍部侧壁和顶部的覆盖层；去除所述第二鳍部侧壁和顶部的覆盖层之后，去除所述第二鳍部侧壁和顶部的栅介质层；
或者，去除所述隔离结构暴露出的栅极区第二鳍部之后，形成所述栅介质层和覆盖层。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，当形成所述栅介质层和覆盖层之后，去除所述隔离结构暴露出的栅极区第二鳍部时；所述形成方法还包括：去除所述栅极区第二鳍部之前，在所述覆盖层上形成阻挡层；去除所述第二鳍部侧壁和顶部的覆盖层之前，去除所述第二鳍部顶部和侧壁的阻挡层；去除所述栅极区第二鳍部之后，形成栅极之前，去除所述第一鳍部侧壁和顶部的阻挡层。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述阻挡层的材料为非晶硅、非晶锗、非晶硅锗、无定型碳或氮化硅。
8.如权利要求6所述的半导体结构的形成方法，其特征在于，所述阻挡层的厚度为20埃～100埃。
9.如权利要求3所述的半导体结构的形成方法，其特征在于，去除所述栅极区第二鳍部的步骤包括：在所述栅极开口中形成覆盖所述第一鳍部侧壁和顶部的图形层；以所述第一介质层和所述图形层为掩膜对所述第二鳍部进行刻蚀，去除所述隔离结构暴露出的栅极区第二鳍部。
10.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述伪栅极结构之前，去除所述隔离结构暴露出的栅极区第二鳍部。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述源漏掺杂层还位于所述源漏区第二鳍部中，相邻的第一鳍部和第二鳍部的相邻源漏掺杂层相互接触。
12.如权利要求1或11所述的半导体结构的形成方法，其特征在于，形成所述源漏掺杂层之后，还包括：在所述源漏掺杂层表面形成金属化物层；形成连接所述金属化物层的插塞。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述隔离结构之后，还包括：去除所述隔离结构中的部分或全部第二鳍部，在所述隔离结构中形成隔离开口；在所述隔离开口中形成隔离层。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述隔离层的材料为氧化硅、氮化硅或氮氧化硅；所述隔离层沿垂直于衬底表面方向上的尺寸为15埃～40埃。
15.如权利要求13所述的半导体结构的形成方法，其特征在于，形成所述隔离开口的步骤包括：在所述隔离开口侧壁和底部表面、以及所述隔离结构表面形成初始隔离层，所述初始隔离层的厚度大于或等于所述第二鳍部宽度的一半；去除所述隔离结构表面的初始隔离层，形成隔离层。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述隔离结构的步骤包括：在所述衬底上形成初始隔离结构，所述初始隔离结构覆盖所述第一鳍部和第二鳍部侧壁，所述初始隔离结构表面高于或齐平于所述第一鳍部顶部表面，且所述初始隔离结构表面高于或齐平于所述第二鳍部顶部表面；对所述初始隔离结构进行回刻蚀，形成隔离结构，所述隔离结构表面低于所述第一鳍部顶部表面，且所述隔离结构表面低于所述第二鳍部顶部表面。
17.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述栅极区第二鳍部的工艺包括干法刻蚀工艺；去除所述栅极区第二鳍部的工艺参数包括：刻蚀气体包括HBr和He，HBr的流量为150sccm～500sccm；He的流量为100sccm～400sccm；气体压强为3mtorr～10mtorr；水平功率为200W～500W；垂直功率为10W～40W；反应温度为50℃～100℃。
18.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括栅极区和位于所述栅极区两侧的源漏区；
位于所述衬底上的第一鳍部，所述第一鳍部自栅极区一侧的源漏区贯穿至另一侧的源漏区；
位于所述源漏区第一鳍部两侧衬底上的第二鳍部；
位于所述衬底上的隔离结构，所述隔离结构覆盖所述第一鳍部和第二鳍部部分侧壁，所述隔离结构表面低于所述第一鳍部顶部表面，且所述隔离结构表面低于所述第二鳍部顶部表面；
横跨所述栅极区第一鳍部的栅极，所述栅极覆盖所述第一鳍部部分侧壁和顶部表面；
位于所述栅极结构两侧的第一鳍部中的源漏掺杂层。
19.如权利要求18所述的半导体结构，其特征在于，所述源漏掺杂层还位于所述源漏区第二鳍部中；相邻的第一鳍部和第二鳍部的相邻源漏掺杂层相互接触；所述半导体结构还包括：位于所述源漏掺杂层表面的金属化物层；
连接所述金属化物层的插塞。
20.如权利要求18所述的半导体结构，其特征在于，还包括：位于所述栅极区第二鳍部中的隔离开口，所述隔离开口位于所述栅极区隔离结构中；位于所述隔离开口中的隔离层。
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