KR101468426B1 - 멀티 게이트 ⅲ-ⅴ족 양자 우물 구조물 - Google Patents

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우데이 샤흐
길버트 드웨이
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Abstract

마이크로 전자 구조물을 형성하는 방법이 설명된다. 이들 방법의 실시예는 기판 상에 Ⅲ-Ⅴ족 트라이-게이트 핀을 형성하는 단계, Ⅲ-Ⅴ족 트라이-게이트 핀 주위에 클래딩 물질을 형성하는 단계, 및 클래딩 물질 주위에 하이 k 게이트 유전체를 형성하는 단계를 포함한다.

Description

멀티 게이트 Ⅲ-Ⅴ족 양자 우물 구조물{MULTI-GATE III-V QUANTUM WELL STRUCTURES}
다양한 전자 및 광전 디바이스는 원소 실리콘(Si) 기판과 같은 반도체 기판 상에 박막 이완 격자 상수 Ⅲ-Ⅴ족 반도체를 사용한다. Ⅲ-Ⅴ족 물질의 특성을 사용하는 것이 가능한 표면층은 상보형 금속 산화물 반도체(CMOS) 및 양자 우물(QW) 트랜지스터와 같은 다양한 고성능 전자 디바이스를 호스팅할 수 있다.
명세서는 특정 실시예를 구체적으로 지적하고 명백하게 청구하는 청구범위로 귀결되지만, 다양한 실시예의 장점은 첨부 도면과 관련하여 숙독할 때 이하의 실시예의 설명으로부터 더 즉시 확인될 수 있다.
도 1a 내지 도 1g는 실시예에 따른 구조물 형성 방법을 도시하는 도면.
도 2a 내지 도 2c는 실시예에 따른 구조물 형성 방법을 도시하는 도면.
도 3a 내지 도 3c는 실시예에 따른 구조물 형성 방법을 도시하는 도면.
도 4a 내지 도 4d는 실시예에 따른 구조물 형성 방법을 도시하는 도면.
도 5a 내지 도 5d는 실시예에 따른 구조물 형성 방법을 도시하는 도면.
도 6a 내지 도 6g는 실시예에 따른 구조물 형성 방법을 도시하는 도면.
도 7은 실시예에 따른 시스템을 도시하는 도면.
이하의 상세한 설명에서, 실시될 수 있는 특정 실시예를 예시로서 도시하고 있는 첨부 도면을 참조한다. 이들 실시예는 당 기술 분야의 숙련자들이 실시예를 실시하는 것을 가능하게 하기 위해 충분한 상세로 설명된다. 다양한 실시예는 상이하지만 반드시 서로 배타적인 것은 아니라는 것이 이해되어야 한다. 예를 들어, 본 명세서에 설명된 특정 특징, 구조 또는 특성은 일 실시예와 연계하여, 이들의 사상 및 범주로부터 벗어나지 않고 다른 실시예에서 구현될 수도 있다. 게다가, 각각의 개시된 실시예 내의 개별 요소의 위치 또는 배열은 이들의 사상 및 범주로부터 벗어나지 않고 수정될 수 있다는 것이 이해되어야 한다. 따라서, 이하의 상세한 설명은 한정의 의미로 취해지지 않고, 실시예의 범주는 청구범위가 권리 부여하는 전범위의 등가물과 함께, 적절하게 해석되는 첨부된 청구범위에 의해서만 규정된다. 도면에서, 유사한 도면 부호는 다수의 도면 전체에 걸쳐 동일하거나 유사한 기능성을 나타낸다.
양자 우물 구조물과 같은 마이크로 전자 구조물을 형성하고 이용하는 방법 및 연관 구조물이 설명된다. 이들 방법 및 구조물은 기판 상에 Ⅲ-Ⅴ족 트라이-게이트(tri-gate) 핀을 형성하는 것과, Ⅲ-Ⅴ족 트라이-게이트 핀 주위에 클래딩층을 형성하는 것과, 클래딩층 주위에 하이 k 게이트 유전체를 형성하는 것을 포함할 수 있다. 본 명세서에 포함된 다양한 실시예는 하이 k 유전체(high k dielectric)를 갖는 Ⅲ-Ⅴ족 트라이-게이트 디바이스를 가능하게 하기 위해 Ⅲ-Ⅴ족 핀 주위의 클래딩층의 성장을 가능하게 한다.
도 1a 내지 도 1g는 예를 들어 양자 우물 구조물을 형성하는 것과 같은 마이크로 전자 구조물을 형성하는 실시예를 도시한다. 도 1a는 기판(100)을 도시한다. 일 실시예에서, 기판(100)은 실리콘 온 절연체 기판(SOI)(100)을 포함할 수 있지만, 임의의 유형의 적합한 기판 물질을 또한 포함할 수 있다. 핀(102)이 기판(100) 상에 형성될 수 있다. 핀은 이들에 한정되는 것은 아니지만, InGaAs, InAs 및 InSb(도 1b)와 같은 Ⅲ-Ⅴ족 물질을 포함할 수 있다. 핀(102)은 트라이게이트 트랜지스터의 부분을 포함할 수 있고, 트라이-게이트 핀(102)을 포함할 수 있다.
예를 들어 InP, AlInAs, AlInSb와 같은 물질을 포함할 수 있는 클래딩 물질(104)이 핀(102) 주위에 형성될 수 있다(도 1c). 클래딩 물질(104)은 몇몇 실시예에서 임의의 적합한 Ⅲ-Ⅴ족 물질을 포함할 수 있다. 클래딩 물질(104)은 분자 빔 에피택시(MBE) 또는 분자 궤도 기상 에피택시(MOVPE)와 같은 에피택셜 기술 또는 원자층 증착(ALD), 화학 기상 증착(CVD), 스퍼터링 등과 같은 다른 등각 기술(conformal technique)을 사용하여 형성될 수 있다. 실시예에서, 클래딩 물질(104)은 클래딩 물질(104)의 삼각형 형상을 생성할 수 있는 특정 결정 평면을 따라 형성될 수 있다. 삼각형 클래딩 물질(104)은 측면부(107) 및 팁(109)을 포함할 수 있다. 실시예에서, 클래딩 물질(104)은 유전체 형성 프로세스(105)를 경험할 수 있고(도 1d), 여기서 이에 한정되는 것은 아니지만 산화물과 같은 유전 물질(106)이 예를 들어 산화, 화학 기상 증착 프로세스(105)에 의해 클래딩 물질(104) 상에 형성/성장될 수 있다. 유전 물질(106)은 삼각형 클래딩 물질(104)의 측면(107) 상에 형성될 수 있어, 유전 물질(106)의 상부면(111)이 삼각형 클래딩 물질(104)의 팁(109)과 동일 평면이 될 수 있게 된다.
실시예에서, 레지스트 물질(108)은 클래딩 물질(104)의 팁(109) 상/위에, 뿐만 아니라 핀(102) 위에(도 1e) 형성될 수 있다. 실시예에서, 예를 들어 레지스트 물질(108)에 의해 커버되지 않은 유전 물질(106) 및 클래딩 물질의 부분이 제거될 수 있는(도 1f) 유전체 에칭 프로세스 및/또는 화학 기계적 프로세싱과 같은 제거 프로세스(113)가 수행될 수도 있다. 클래딩 물질(104)의 부분은 제거 프로세스(113) 후에 핀(102)을 둘러싼다. 레지스트 물질(108)은 이어서 제거될 수 있고, 클래딩 물질(104)의 직사각형 부분이 노출된다(도 1g).
따라서, 삼각형 클래딩 물질(104)은 예를 들어 양자 우물 트라이-게이트(비평면형) 트랜지스터 구조물의 핀(102)을 위한 더 유용한 구조물을 형성하기 위해 일련의 유전체 형성 및 제거 프로세스를 경험할 수 있다. 실시예에서, 트라이-게이트 아키텍처에 기인하여, 클래딩 물질(104) 물리적 두께(및 전체 Toxe)는 트라이-게이트 디바이스의 3차원 성질에 기인하여 동일한 정전 완전성을 유지하면서 평면형 디바이스에서의 것에 비교하여 이완될 수 있다. 하이 k 유전체는 이어서 몇몇 실시예에서 클래딩 물질 상에 성장될 수 있다.
다른 실시예에서, 트라이게이트 핀(202)이 기판(200)[예를 들어, 도 1b의 핀(100) 및 기판(100)과 유사함] 상에 배치될 수 있다(도 2). 트라이게이트 핀(202)은 실시예에서 트라이게이트 디바이스의 트라이-게이트 채널을 포함할 수 있다[트라이-게이트 핀(202)은 상부 게이트(203) 및 2개의 측면 게이트(205, 209)를 포함함]. 클래딩 물질(204)이 핀/채널(202)의 상부면 및 측면(도 2b) 상에 형성될 수 있다. 실시예에서, 클래딩 물질(204)은 본 명세서에 전술된 도면(도 1a 내지 도 1g)에 도시된 프로세스와 유사한 프로세스에 따라 형성될 수 있다. 클래딩 물질(204)은 몇몇 실시예에서 임의의 적합한 Ⅲ-Ⅴ족 클래딩 물질을 포함할 수 있다. 실시예에서, 클래딩 물질은 트라이-게이트 핀(202) 주위에 등각 클래딩 물질층을 포함한다. 하이 k 유전체(207)(약 4.0 초과의 유전 상수를 포함함)가 클래딩 물질(204) 상에 형성되어 트라이-게이트 구조물(215)을 형성할 수 있고, 트라이-게이트 핀(202)(도 2c) 상에 배치된 하이 k 게이트 유전체(207)를 포함할 수 있다. 실시예에서, 트라이-게이트 구조물(215)은 예를 들어 도 3c의 트라이게이트 구조물(315)과 유사한 게이트 물질 및 소스/드레인 영역을 추가로 포함할 수 있다.
실시예에서, 트라이게이트 구조물(215)은 Ⅲ-Ⅴ족 양자 우물 디바이스의 높은 이동도 및 높은 속도를 동시에 보존하면서 게이트 길이 및 오프 상태 누설의 최종적인 확장성을 위해 적합한 Ⅲ-Ⅴ족 트라이-게이트 양자 우물 디바이스의 부분을 포함할 수 있다. 클래딩 물질(204) 상에 형성된 하이 k 유전체(207)는 트라이-게이트 채널의 높은 이동도를 보존할 수 있고, 트라이-게이트 양자 우물 디바이스의 높은 속도를 가능하게 할 수 있다. Ⅲ-Ⅴ족 트라이게이트 양자 우물 아키텍처는 스케일링(Ioff 제어 및 피치/밀도 스케일링)을 가능하게 하고 또한 고성능(고이동도) 디바이스를 가능하게 한다. 트라이-게이트 구조물(215)은 Rext를 위한 재성장(좁은 핀에서 중요함), 변조 헤일로(halo)(다른 제어 Ioff에 대향 부호 도펀트) 및 다중 핀 채널을 조합함으로써 더 최적화될 수 있다.
실시예에서, 트라이게이트 핀(302)이 기판(300)[예를 들어, 도 2의 핀(202) 및 기판(200)과 유사함] 상에 배치될 수 있다(도 3a). 트라이게이트 핀(302)은 3개의 측면을 포함할 수 있다. 트라이-게이트 핀(302)은 실시예에서 트라이-게이트 디바이스의 채널을 포함할 수 있다. 하이 k 유전체(307)가 트라이-게이트 핀(302)의 3개의 측면 상에 직접 형성되어 트라이-게이트 구조물(315)을 형성할 수 있고, 트라이-게이트 채널(302) 상에 배치된 하이 k 게이트 유전체(307)를 포함할 수 있다(도 3b). 실시예에서, 트라이게이트 구조물(315)은 Ⅲ-Ⅴ족 트라이-게이트 양자 우물 디바이스의 부분을 포함할 수 있다. 도 3c는 게이트 물질(309)이 트라이게이트 핀(302)의 3개의 측면 주위에 3개의 게이트 유전층(307) 상에 형성되고, 소스/드레인 영역(310)이 게이트 물질(309)에 인접하여 배치되는 실시예를 도시한다. 실시예에서, 채널(302) 상에 직접 형성된 하이 k 유전체(307)는 유효 산화물 두께(EOT) 스케일링을 위해 향상될 수 있다. EOT는 감소될 수 있고, 단채널 효과가 향상되어 디바이스의 게이트 길이를 더 감소시키고 칩 상에 패킹된 트랜지스터의 밀도 및 마이크로프로세서 복잡성 및 기능성을 증가시키는 능력을 초래한다. 하이 k 유전체(307)는 몇몇 경우에 원자 레벨 증착(ALD) 프로세스에 의해 형성될 수 있다.
다른 실시예에서, 트라이게이트 핀(402)이 기판(400)[예를 들어, 도 2의 핀(202) 및 기판(200)과 유사함] 상에 배치될 수 있다(도 4a). 트라이게이트 핀(402)은 트라이게이트 양자 우물 디바이스의 트라이-게이트 채널을 포함할 수 있고, 실시예에서 상부면(403)을 포함할 수 있다. 상부 배리어 물질(408)이 트라이-게이트 핀(402)의 상부면(403) 상에 형성될 수 있다(도 4b). 상부 배리어 물질(408)은 AlInAs, AlInSb, AlGaAs 및 InP를 포함할 수 있다. 상부 배리어 물질(408)의 부분(410)은 델타 도핑될 수 있고, n-채널 디바이스의 경우에 Si, S 또는 Te p-채널 디바이스의 경우에 Be 또는 C와 같은 도펀트 원자의 단층은 배리어 물질(408) 내에 혼입된다. 이들 도펀트는 양자 우물로부터 물리적으로 분리(이격)되지만, 이 구조물에서 밴드 벤딩(band bending)에 기인하여 양자 우물 채널(402)에 자유 캐리어를 제공한다(도 4c).
하이 k 유전체(407)가 상부 배리어 물질(408) 및 핀(402)의 측면 상에 형성될 수 있어(도 4d) Ⅲ-Ⅴ족 트라이-게이트 양자 우물 디바이스의 부분을 포함할 수 있는 트라이-게이트 구조물(415)을 형성한다. 트라이-게이트 구조물(415)의 델타 도핑은 디바이스의 이동도를 향상시키고, 델타 도핑층(410)에 의해 가능화된 바와 같은 층(408)을 통한 밴드 벤딩에 기인하여 양자 우물(402)에 대한 더 양호한 접촉 저항을 가능하게 한다. 채널(4020 위에 델타 도핑을 갖는 양자 우물 트라이-게이트 구조물(415)은 Ⅲ-Ⅴ족 트라이게이트 양자 우물 채널(402)의 측면 상의 기술적으로 어려운 에피택셜 성장의 필요성 없이 양자 우물 평면형 성장 및 ALD 고-K 형성을 포함할 수 있다. 실시예에서, 트라이-게이트 구조물(415)은 예를 들어 도 3의 트라이-게이트 구조물(315)과 유사하게 게이트 물질 및 소스/드레인 영역을 추가로 포함할 수 있다.
다른 실시예에서, 트라이게이트 핀(502)이 기판(500)[예를 들어, 도 2a의 핀(202) 및 기판(200)에 유사한) 상에 배치될 수 있다(도 5a). 트라이게이트 핀(502)은 실시예에서 트라이-게이트 디바이스의 채널을 포함할 수 있다. 클래딩 물질(504)은 핀/채널(502)의 상부면 및 측면 상에 형성될 수 있다(도 5b). 실시예에서, 클래딩 물질(504)은 본 명세서에 전술된 도면(도 1a 내지 도 1g)에 도시된 프로세스와 유사한 프로세스에 따라 형성될 수 있다. 클래딩 물질(504)은 예를 들어 도 1c의 클래딩 물질(104)과 유사한 물질을 포함할 수 있다. 실시예에서, 클래딩 물질(504)은 트라이-게이트 핀(502) 주위에 등각 클래딩 물질층을 포함한다.
클래딩 물질(504)의 부분(510)은 델타 도핑될 수 있고, 여기서 n-채널 디바이스의 경우에 Si, S 또는 Te 및 p-채널 디바이스의 경우에 Be 또는 C와 같은 도펀트 원자의 단층이 클래딩 물질(504) 내에 혼입된다. 이들 도펀트는 양자 우물로부터 물리적으로 분리(이격)되지만, 이 구조물에서 밴드 벤딩에 기인하여 이들은 양자 우물 디바이스에 자유 캐리어를 제공한다(도 5c).
부분(510)은 몇몇 경우에 델타 도핑(510)을 갖는 상부 배리어/계면층을 포함할 수 있다. 하이 k 유전체(507)가 델타 도핑된 클래딩 물질(504) 상에 형성되어 트라이-게이트 구조물(515)을 형성할 수 있고, 트라이-게이트 핀/채널(들)(502)(도 5d) 상에 배치된 하이 k 게이트 유전체(507)를 포함할 수 있다. 트라이-게이트 구조물(515)은 트라이-게이트 채널(502)을 둘러싸는 델타 도핑(510)을 갖는 양자 우물 트라이-게이트 디바이스(515)의 부분을 포함할 수 있다. 트라이-게이트 디바이스(515)는 몇몇 경우에 상부 배리어(510)의 등각 재성장 및 ALD 고-K를 포함할 수 있다. 트라이-게이트 구조물(515)은 이동도 및 성능을 증가시키고 트라이-게이트 디바이스의 최대 속도 및 성능의 Rc를 감소시킬 수 있다. 실시예에서, 트라이-게이트 구조물(515)은 예를 들어 도 3c의 트라이게이트 구조물(315)과 유사한 게이트 물질 및 소스/드레인 영역을 추가로 포함할 수 있다.
도 6a는 제 1 기판(600)을 도시한다. 제 1 기판은 나노와이어 구조물을 지지할 수 있는 임의의 유형의 기판을 포함할 수 있다. 실시예에서, 제 2 기판(600)은 이들에 한정되는 것은 아니지만, AlInAs, AlInSb, AlGaAs와 같은 다른 물질을 포함할 수 있다. 제 1 나노와이어층(610)이 제 1 기판(600)(도 6) 상에 형성/배치될 수 있다. 제 1 나노와이어층(610)은 게이트/올 어라운드 트라이-게이트 채널을 포함할 수 있다. 실시예에서, 제 1 나노와이어층은 예를 들어 이들에 한정되는 것은 아니지만, InGaAs, InSb, InAs, GaAs와 같은 Ⅲ-Ⅴ족 물질을 포함할 수 있다. 실시예에서, 제 1 기판(600)은 제 1 나노와이어(610)와 격자 정합될 수 있고, 또한 제 1 나노와이어층(610)과는 화학적으로 상이할 수 있다.
제 2 기판(600')은 제 1 나노와이어층(610) 상에 형성/배치될 수 있다(도 6c). 실시예에서, 제 2 기판(600)은 InP 물질을 포함할 수 있지만, AlInAs, AlInSb, AlGaAs 등의 다른 물질을 포함할 수 있다. 제 2 나노와이어층(610')이 제 2 기판(600') 상에 배치/형성될 수 있다(도 6d). 실시예에서, 제 2 기판(600')은 제 2 나노와이어(610')와 격자 정합될 수 있고 또한 제 2 나노와이어층(610)과 화학적으로 상이할 수 있다. 실시예에서, 제 2 나노와이어층은, 예를 들어 이들에 한정되는 것은 아니지만 InGaAs, InSb, InAs, GaAs와 같은 Ⅲ-Ⅴ족 물질을 포함할 수 있다. 적층된 기판/채널(600, 610, 600', 610')은 측면부(611)를 포함할 수 있다. 몇몇 실시예에서, 적층 기판/채널의 2개 이상의 세트가 서로 적층될 수 있어 특정 디자인 요구에 따른 임의의 수의 채널을 포함하는 적층 구조물(612)을 형성한다.
소스/드레인 영역(640)이 적층된 채널/기판(600, 610, 600', 610')(도 6e)의 측면부(611) 상에 형성될 수 있다. 기판(600, 600')은 선택적 에칭 프로세스(620)(도 6f)를 통해 적층된 기판 채널(600, 610, 600', 610')로부터 제거되어 적층 채널 트라이-게이트 구조물(615)을 형성할 수 있다. 실시예에서, 적층 채널 트라이-게이트 구조물은 양자 우물 디바이스의 부분을 포함할 수 있다. 실시예에서, 갭(616)이 제 1 나노와이어 채널(610)과 제 2 나노와이어 채널(610')을 분리하고, 소스/드레인 영역(640)은 제 1 나노와이어 채널(610) 및 제 2 나노와이어 채널(610')의 측면부(618, 617) 상에 배치된다. 적층 트라이-게이트 구조물(615)을 언더컷하고 생성할 수 있는 화학물이 선택될 수 있다. 채널 핀(610, 610')은 소스/드레인 영역(640)에 고정될 수 있고, 기판(600, 600')은 현수된 구조물의 측면으로부터 선택적으로 에칭 제거될 수 있다.
채널 구조물(610, 610')은 향상된 확장성을 갖고, 수직 구조로 다수의 채널을 적층하는 것은 유닛 디자인 푸트프린트당 전류를 증가시킨다. Ⅲ-Ⅴ족 고이동도/저Rext에 기인하여, 적층된 트라이-게이트 구조물(615)은 실리콘 기반 구조물과 같은 종래의 트라이-게이트 구조물에서보다 더 많은 채널로의 액세스를 증가시킨다. 다른 실시예에서, 제 1 클래딩층(620) 및 제 2 클래딩층(620')은 제 1 및 제 2 채널(610, 610') 각각 상에 형성될 수 있고, 제 1 하이 k 유전 게이트 물질(621) 및 제 2 하이 k 유전 물질(621')은 적층된 트라이-게이트 구조물(615)(도 6g)의 제 1 및 제 2 클래딩층(620, 620') 각각 상에 형성될 수 있다. 클래딩층 및 하이 k 유전층은 채널(610, 610') 주위에 형성될 수 있다[도 6g에 채널(610, 610')의 상부면 및 저부면 상에 배치된 것으로서 도시됨].
도 7은 실시예에 따른 컴퓨터 시스템을 도시한다. 시스템(700)은 프로세서(710), 메모리 디바이스(720), 메모리 제어기(730), 그래픽 제어기(740), 입력 및 출력(I/O) 제어기(7500, 디스플레이(752), 키보드(754), 포인팅 디바이스(756) 및 주변 디바이스(758)를 포함하고, 이들 모두는 몇몇 실시예에서 버스(760)를 통해 서로 통신적으로 결합될 수 있다. 프로세서(710)는 범용 프로세서 또는 애플리케이션 특정화 집적 회로(ASIC)일 수 있다. I/O 제어기(750)는 유선 또는 무선 통신을 위한 통신 모듈을 포함할 수 있다. 메모리 디바이스(720)는 동적 랜덤 액세스 메모리(DRAM) 디바이스, 정적 랜덤 액세스 메모리(SRAM) 디바이스, 플래시 메모리 디바이스 또는 이들 메모리 디바이스의 조합일 수 있다. 따라서, 몇몇 실시예에서, 시스템(700) 내의 메모리 디바이스(720)는 DRAM 디바이스를 포함하지 않는다.
시스템(700)에 도시된 구성 요소 중 하나 이상은 본 명세서에 설명된 다양한 실시예의 하나 이상의 트라이-게이트 디바이스를 포함할 수 있다. 예를 들어, 프로세서(710) 또는 메모리 디바이스(720) 또는 I/O 제어기(750)의 적어도 일부 또는 이들 구성 요소의 조합은 본 명세서의 구조물의 적어도 하나의 실시예를 포함하는 집적 회로 패키지 내에 포함될 수 있다.
이들 요소는 당 기술 분야에 잘 알려진 이들의 통상의 기능을 수행한다. 특히, 메모리 디바이스(720)가 몇몇 실시예에 따라 구조물을 형성하기 위한 방법을 위해 실행 가능한 명령을 위한 장기 저장 장치를 제공하는데 사용될 수 있고, 다른 실시예에서 프로세서(710)에 의해 실행 중에 실시예에 따라 구조물을 형성하기 위한 방법의 실행 가능한 명령을 더 단기 기반으로 저장하는데 사용될 수 있다. 게다가, 명령은 예를 들어 콤팩트 디스크 판독 전용 메모리(CD-ROM), 디지털 다기능 디스크(DVD) 및 플로피 디스크, 반송파 및/또는 다른 전파된 신호와 같은 시스템과 통신적으로 결합된 머신 액세스 가능 매체에 저장되거나 다른 방식으로 연관될 수 있다. 일 실시예에서, 메모리 디바이스(720)는 실행을 위해 실행 가능 명령을 프로세서(710)에 공급할 수 있다.
시스템(700)은 컴퓨터(예를 들어, 데스크탑, 랩탑, 휴대형 장치, 서버, 웹 어플라이언스, 라우터 등), 무선 통신 디바이스(예를 들어, 휴대폰, 무선 전화기, 호출기, 개인 휴대 정보 단말 등), 컴퓨터 관련 주변 기기(예를 들어, 프린터, 스캐너, 모니터 등), 엔터테인먼트 디바이스[예를 들어, 텔레비전, 라디오, 스테레오 장치, 테이프 및 콤팩트 디스크 플레이어, 비디오 카세트 레코더, 캠코더, 디지털 카메라, MP3(동영상 전문가 그룹, 오디오 레이어 3) 플레이어, 비디오 게임, 시계 등] 등을 포함할 수 있다.
본 명세서에 포함된 실시예의 이득은 양자 우물 Ⅲ-Ⅴ족 트라이-게이트 기술의 가능화를 포함한다. 실시예는 높은 이동도, EOT 스케일링, Rext 감소, Ioff 제어 및 피치/밀도 스케일링의 모두를 위한 향상된 확장성 및 고성능, 고이동도 디바이스의 가능화를 가능하게 한다.
상기 설명은 실시예에 사용될 수 있는 특정 단계 및 물질을 상술하고 있지만, 당 기술 분야의 숙련자들은 다수의 수정 및 치환이 이루어질 수 있다는 것을 이해할 수 있을 것이다. 따라서, 모든 이러한 수정, 변경, 치환 및 부가는 첨부된 청구범위에 의해 규정된 바와 같은 실시예의 사상 및 범주 내에 있는 것으로 고려되는 것으로 의도된다. 게다가, 트랜지스터 디바이스와 같은 다양한 마이크로 전자 구조물은 당 기술 분야에 잘 알려져 있다는 것이 이해된다. 따라서, 본 명세서에 제공된 도면은 단지 실시예의 실시에 속하는 예시적인 마이크로 전자 구조물의 부분만을 도시하고 있다. 따라서, 실시예는 본 명세서에 설명된 구조물에 한정되는 것은 아니다.
100: 기판 102: 핀
104: 클래딩 물질 106: 측면부
109: 팁 111; 상부면
200: 기판 202: 트라이게이트 핀
204: 클래딩 물질 207: 하이 k 유전체
300: 기판 302: 트라이게이트 핀
307: 하이 k 게이트 유전체 310: 소스/드레인 영역
400: 기판 402: 양자 우물 채널
403: 상부면 408: 상부 배리어 물질

Claims (34)

  1. 기판 상에 Ⅲ-Ⅴ족 물질 핀을 형성하는 단계와,
    상기 Ⅲ-Ⅴ족 물질 핀 상에 삼각형 클래딩 물질을 형성하는 단계와,
    상기 삼각형 클래딩 물질 상에 산화물을 형성하는 단계와,
    상기 Ⅲ-Ⅴ족 물질 핀 주위에 직사각형 클래딩 물질을 형성하는 단계를 포함하는
    멀티 게이트 Ⅲ-Ⅴ족 양자 우물 구조물 형성 방법.
  2. 제 1 항에 있어서,
    상기 직사각형 클래딩 물질은 상기 Ⅲ-Ⅴ족 물질 핀의 상부면 및 측면 상에 배치된 Ⅲ-Ⅴ 클래딩 물질을 포함하는
    멀티 게이트 Ⅲ-Ⅴ족 양자 우물 구조물 형성 방법.
  3. 제 1 항에 있어서,
    상기 직사각형 클래딩 물질을 형성하는 단계는,
    상기 Ⅲ-Ⅴ족 물질 핀 위의 산화물 상에 레지스트 물질을 형성하는 단계와,
    상기 클래딩 물질을 에칭하는 단계와,
    상기 레지스트를 제거하는 단계를 포함하는
    멀티 게이트 Ⅲ-Ⅴ족 양자 우물 구조물 형성 방법.
  4. 제 1 항에 있어서,
    상기 Ⅲ-Ⅴ족 물질 핀은 양자 우물 디바이스의 Ⅲ-Ⅴ족 트라이-게이트 채널을 포함하는
    멀티 게이트 Ⅲ-Ⅴ족 양자 우물 구조물 형성 방법.
  5. 제 4 항에 있어서,
    상기 멀티 게이트 Ⅲ-Ⅴ족 양자 우물 구조물 형성 방법은,
    상기 직사각형 클래딩 물질 상에 하이 k 유전체(high k dielectric)를 형성하는 단계를 더 포함하고, 상기 하이 k 유전체는 하이 k 게이트 유전체를 포함하는
    멀티 게이트 Ⅲ-Ⅴ족 양자 우물 구조물 형성 방법.
  6. 제 4 항에 있어서,
    상기 멀티 게이트 Ⅲ-Ⅴ족 양자 우물 구조물 형성 방법은,
    상기 Ⅲ-Ⅴ족 트라이-게이트 채널을 둘러싸는 상기 클래딩 물질 상에 델타 도핑된 배리어를 형성하는 단계를 더 포함하는
    멀티 게이트 Ⅲ-Ⅴ족 양자 우물 구조물 형성 방법.
  7. 삭제
  8. 기판 상에 Ⅲ-Ⅴ족 트라이-게이트 핀을 형성하는 단계와,
    상기 Ⅲ-Ⅴ족 트라이-게이트 핀 상에 하이 k 유전체를 직접 형성하는 단계를 포함하되,
    상기 Ⅲ-Ⅴ족 트라이-게이트 핀을 형성하는 단계는 상기 Ⅲ-Ⅴ족 트라이-게이트 핀의 상부면 상에 델타 도핑을 갖는 상부 배리어를 형성하는 단계를 더 포함하는
    멀티 게이트 Ⅲ-Ⅴ족 양자 우물 구조물 형성 방법.
  9. 기판 상에 Ⅲ-Ⅴ족 트라이-게이트 핀을 형성하는 단계와,
    상기 Ⅲ-Ⅴ족 트라이-게이트 핀 주위에 삼각형 클래딩층을 형성하는 단계와,
    상기 삼각형 클래딩층 주위에 하이 k 유전체를 형성하는 단계와,
    상기 Ⅲ-Ⅴ족 트라이-게이트 핀 주위에 직사각형 클래딩 물질을 형성하는 단계를 포함하는
    멀티 게이트 Ⅲ-Ⅴ족 양자 우물 구조물 형성 방법.
  10. 제 1 기판 상에 제 1 나노와이어 채널을 형성하는 단계와,
    상기 제 1 나노와이어 채널 상에 제 2 기판을 형성하는 단계와,
    상기 제 2 기판 상에 제 2 나노와이어 채널을 형성하여 적층 구조물을 형성하는 단계와,
    상기 적층 구조물의 측면부 상에 소스/드레인 영역을 형성하는 단계와,
    상기 제 1 기판 및 상기 제 2 기판을 제거하여 적층 채널 트라이-게이트 구조물을 형성하는 단계를 포함하는
    멀티 게이트 Ⅲ-Ⅴ족 양자 우물 구조물 형성 방법.
  11. 제 10 항에 있어서,
    상기 멀티 게이트 Ⅲ-Ⅴ족 양자 우물 구조물 형성 방법은,
    상기 제 1 나노와이어 채널 및 상기 제 2 나노와이어 채널 상에 클래딩층을 형성하는 단계와,
    상기 클래딩층 상에 하이 k 유전체를 형성하는 단계를 더 포함하는
    멀티 게이트 Ⅲ-Ⅴ족 양자 우물 구조물 형성 방법.
  12. 삭제
  13. 제 10 항에 있어서,
    상기 제 1 기판 및 상기 제 2 기판을 제거하는 단계는 상기 적층 구조물로부터 상기 제 1 기판 및 상기 제 2 기판을 선택적으로 에칭하는 단계를 포함하는
    멀티 게이트 Ⅲ-Ⅴ족 양자 우물 구조물 형성 방법.
  14. 제 10 항에 있어서,
    상기 제 1 기판 및 상기 제 1 나노와이어 채널은 격자 정합되고, 상기 제 2 기판 및 상기 제 2 나노와이어 채널은 격자 정합되는
    멀티 게이트 Ⅲ-Ⅴ족 양자 우물 구조물 형성 방법.
  15. 제 10 항에 있어서,
    상기 제 1 나노와이어 채널 및 상기 제 2 나노와이어 채널은 Ⅲ-Ⅴ족 트라이-게이트 채널을 포함하고, 상기 제 1 기판 및 상기 제 2 기판은 InP를 포함하는
    멀티 게이트 Ⅲ-Ⅴ족 양자 우물 구조물 형성 방법.
  16. 제 10 항에 있어서,
    상기 적층 채널 트라이-게이트 구조물은 양자 우물 디바이스의 부분을 포함하는
    멀티 게이트 Ⅲ-Ⅴ족 양자 우물 구조물 형성 방법.
  17. 삭제
  18. 삭제
  19. 삭제
  20. SOI 기판 상에 배치된 Ⅲ-Ⅴ족 트라이-게이트 핀과,
    상기 Ⅲ-Ⅴ족 트라이-게이트 핀 상 및 주위에 배치된 클래딩층과,
    상기 Ⅲ-Ⅴ족 트라이-게이트 핀 주위의 상기 클래딩층 상에 배치된 배리어 계면층과,
    상기 배리어 계면층 상에 배치된 하이 k 게이트 유전체를 포함하는
    멀티 게이트 Ⅲ-Ⅴ족 양자 우물 구조물.
  21. 제 20 항에 있어서,
    상기 Ⅲ-Ⅴ족 트라이-게이트 핀은 트라이-게이트 채널을 포함하는
    멀티 게이트 Ⅲ-Ⅴ족 양자 우물 구조물.
  22. 제 20 항에 있어서,
    상기 배리어 계면층은 델타 도핑을 포함하는
    멀티 게이트 Ⅲ-Ⅴ족 양자 우물 구조물.
  23. 제 20 항에 있어서,
    상기 Ⅲ-Ⅴ족 트라이-게이트 핀은 InGaAs를 포함하고, 상기 구조물은 양자 우물 구조물을 포함하는
    멀티 게이트 Ⅲ-Ⅴ족 양자 우물 구조물.
  24. 삭제
  25. 삭제
  26. 삭제
  27. 기판 상에 배치된 Ⅲ-Ⅴ족 트라이-게이트 핀과,
    상기 Ⅲ-Ⅴ족 트라이-게이트 핀의 상부면 상에 배치된 상부 배리어와,
    상기 Ⅲ-Ⅴ족 트라이-게이트 핀의 측면에 직접 그리고 상부 배리어 상에 직접 배치된 하이 k 게이트 유전체를 포함하는
    멀티 게이트 Ⅲ-Ⅴ족 양자 우물 구조물.
  28. 제 27 항에 있어서,
    상기 멀티 게이트 Ⅲ-Ⅴ족 양자 우물 구조물은 양자 우물 디바이스의 부분을 포함하는
    멀티 게이트 Ⅲ-Ⅴ족 양자 우물 구조물.
  29. 제 27 항에 있어서,
    상기 상부 배리어는 델타 도핑을 포함하는
    멀티 게이트 Ⅲ-Ⅴ족 양자 우물 구조물.
  30. 제 1 나노와이어 채널과,
    제 2 나노와이어 채널과,
    상기 제 1 나노와이어 채널과 상기 제 2 나노와이어 채널을 분리하는 갭과,
    상기 제 1 나노와이어 채널 및 상기 제 2 나노와이어 채널의 측면부 상에 배치된 소스/드레인 영역을 포함하는
    멀티 게이트 Ⅲ-Ⅴ족 양자 우물 구조물.
  31. 제 30 항에 있어서,
    상기 멀티 게이트 Ⅲ-Ⅴ족 양자 우물 구조물은,
    상기 제 1 나노와이어 채널 상에 배치된 제 1 클래딩 및 상기 제 2 나노와이어 채널 상에 배치된 제 2 클래딩을 더 포함하는
    멀티 게이트 Ⅲ-Ⅴ족 양자 우물 구조물.
  32. 제 31 항에 있어서,
    상기 멀티 게이트 Ⅲ-Ⅴ족 양자 우물 구조물은,
    상기 제 1 클래딩 상에 배치된 제 1 하이 k 유전체 및 상기 제 2 클래딩 상에 배치된 제 2 하이 k 유전체를 더 포함하는
    멀티 게이트 Ⅲ-Ⅴ족 양자 우물 구조물.
  33. 제 30 항에 있어서,
    상기 제 1 나노와이어 채널 및 상기 제 2 나노와이어 채널은 Ⅲ-Ⅴ족 트라이-게이트 채널을 포함하는
    멀티 게이트 Ⅲ-Ⅴ족 양자 우물 구조물.
  34. 제 30 항에 있어서,
    상기 멀티 게이트 Ⅲ-Ⅴ족 양자 우물 구조물은 양자 우물 디바이스를 포함하는
    멀티 게이트 Ⅲ-Ⅴ족 양자 우물 구조물.
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