TWI429081B - 微電子結構及其形成方法 - Google Patents

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Uday Shah
Gilbert Dewey
Niloy Mukherjee
Robert S Chau
Jack T Kavalieros
Ravi Pillarisetty
Titash Rakshit
Matthew V Metz
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Description

微電子結構及其形成方法
本發明係關於多重閘極III-V族量子井結構。
各種電子及光電裝置在諸如元素矽(Si)基材等的半導體基材上使用薄膜寬鬆晶格常數(relaxed lattice constant)III-V族半導體。能夠使用III-V族材料特性的表面層可作出諸如互補金屬氧化物半導體(Complementary Metal Oxide Semiconductor；簡稱CMOS)及量子井(Quantum Well；簡稱QW)電晶體等的各種高性能電子裝置。
 【發明內容及實施方式】
在下文的詳細說明中，將參照以圖示出可實施本發明的特定實施例之各附圖。將以使熟悉此項技術者足以實施該等實施例的細節說明這些實施例。我們當可了解：各實施例雖然是不同的，但不必然是互斥的。例如，可在不脫離本發明的精神及範圍下，將本發明中參照一實施例而說明的一特定的特徵、結構、或特性實施於其他實施例中。此外，我們當可了解：可在不脫離本發明的精神及範圍下，修改所揭示的每一實施例內之個別元件的位置或配置。因此，不應以限制之方式理解下文中之詳細說明，且只由被適當詮釋的最後之申請專利範圍以及該等申請專利範圍應享有之完整等效物範圍界定該等實施例之範圍。在所有該等數個圖式中，相同的代號將參照到相同的或類似的功能。
本發明說明了形成及利用諸如量子井結構等的微電子結構之方法及相關聯的結構。那些方法及結構可包含：在一基材上形成一III-V族三閘極鰭，在該III-V族三閘極鰭周圍形成一披覆層，以及在該披覆層周圍形成一高k值閘極介電質。本發明包含之各實施例能夠在III-V族鰭周圍生長一披覆層，而能夠作出具有高k值介電質之III-V族三閘極裝置。
第1a-1g圖示出諸如形成量子井結構等的形成微電子結構之實施例。第1a圖示出一基材100。在一實施例中，基材100可包括絕緣層上覆矽(Silicon On Insulator；簡稱SOI)基材100，但是亦可包括任何類型的適用基材材料。可在基材100上形成一鰭102。該鰭可包含諸如(但不限於)砷化銦鎵(InGaAs)、砷化銦(InAs)、及銻化銦(InSb)之III-V族材料(第1b圖)。鰭102可包含三閘極電晶體的一部分，且可包含三閘極鰭102。
可在鰭102周圍形成可包含諸如磷化銦(InP)、砷化銦鋁(AlInAs)、銻化銦鋁(AlInSb)等的材料之一披覆材料104(第1c圖)。在某些實施例中，披覆材料104可包含任何適當的III-V族材料。可使用諸如分子束磊晶(Molecular Beam Epitaxy；簡稱MBE)或分子軌道汽相磊晶(Molecular Orbital Vapor Phase Epitaxy；簡稱MOVPE)等的磊晶技術、或諸如原子層沉積(Atomic Layer Deposition；簡稱ALD)、化學汽相沉積(Chemical Vapor Deposition；簡稱CVD)、或濺鍍等的其他保形(corformal)技術形成披覆材料104。在一實施例中，披覆材料104可沿著特定的晶面(crystalline plane)而形成，因而可導致披覆材料104的三角形。三角形的披覆材料104可包含一些斜面部分107及一尖端109。在一實施例中，披覆材料104可接受一介電質形成製程105(第1d圖)，其中可諸如以一氧化、化學汽相沉積製程105而在披覆材料104上形成/生長諸如(但不限於)氧化物等的一介電材料106。介電材料106可在三角形的披覆材料104之該等斜面部分107上形成，因而介電材料106的上表面111可與三角形披覆材料104的尖端109共面。
在一實施例中，在披覆材料104的尖端109上/之上以及鰭102之上形成一光阻材料108。在一實施例中，可執行諸如介電材料移除製程及/或化學機械處理等的一移除製程113，在該移除製程113中，可移除介電材料106、以及該披覆材料中沒有被光阻材料108覆蓋的一部分(第1f圖)。在移除製程113之後，披覆材料104的一長方形部分圍繞鰭102。然後可移除光阻材料108，其中露出了披覆材料104的該長方形部分(第1g圖)。
因此，三角形的披覆材料104可能接受一系列的介電材料形成及移除製程，而形成諸如一量子井三閘極(非平面)電晶體結構的鰭102之更適用的結構。在一實施例中，由於三閘極架構，所以披覆材料104的實體厚度(及整個Toxe(氧化層厚度))可比平面裝置中的厚度寬鬆，且由於三閘極裝置的三維本質而可維持相同的靜電完整性。在某些實施例中，可繼續在該披覆材料上生長一高k值介電材料。
在另一實施例中，可在一基材200上配置一個三閘極鰭202(類似於諸如第1b圖所示之鰭102及基材100)(第2a圖)。在一實施例中，三閘極鰭202可包含三閘極裝置之三閘極通道(其中三閘極鰭202包含一上閘極203及兩個側閘極205、209)。可在鰭/通道202的上表面及側面上形成一披覆材料204(第2b圖)。在一實施例中，可根據與本發明前文揭示的而於第1a-1g圖中示出之製程類似之製程形成披覆材料204。在某些實施例中，披覆材料204可包含任何適當的III-V族披覆材料。在一實施例中，該披覆材料包含在三閘極鰭202周圍之一保形披覆材料層。可在披覆材料204上形成一高k值介電質207(包含大於大約4.0的一介電常數)，而形成一個三閘極結構215，且可包含被配置在三閘極鰭202上之一高k值介電質207(第2c圖)。在一實施例中，三閘極結構215可進一步包含類似於諸如第3c圖所示的三閘極結構315之一閘極材料及源極/汲極區。
在一實施例中，三閘極結構215可包含適用於閘極長度及關閉狀態漏電流的終極可微縮性且同時保留了III-V族量子井裝置的高遷移率及高速度之III-V族三閘極量子井裝置之一部分。在披覆材料204上形成之高k值介電質207保留了三閘極通道的高遷移率，且可具有三閘極量子井裝置之高速度。該III-V族三閘極量子井架構能夠微縮(關閉電流(Ioff)控制及間距/密度微縮)，且進一步可作出高性能(高遷移率)裝置。可結合外部電阻(Rext)的再生長(在窄鰭中是重要的)、月暈區調節(施加相反導電性摻雜劑，而進一步控制Ioff)、以及多個鰭通道，而將三閘極結構215進一步最佳化。
在另一實施例中，可在一基材300上配置一個三閘極鰭302(類似於諸如第2a圖所示之鰭202及基材200)(第3a圖)。三閘極鰭302可包含三個面。在一實施例中，三閘極鰭302可包含三閘極裝置之一通道。可在三閘極鰭302的該等三個面上直接形成一高k值介電質307，而形成一個三閘極結構315，且該高k值介電質307可包含被配置在三閘極通道302上之一高k值介電質307(第3b圖)。在一實施例中，三閘極結構315可包含III-V族三閘極量子井裝置之一部分。第3c圖示出一實施例，其中在三閘極鰭302的該等三個面周圍之三個閘極介電質307上形成一閘極材料309，且在閘極材料309的鄰接處配置源極/汲極區310。在一實施例中，在通道302上直接形成的高k值介電質307可改善等效氧化層厚度(Effective Oxide Thickness；簡稱EOT)之微縮。可減少該EOT，且改善的短通道效應導致了進一步減少該裝置的閘極長度且增加晶片上集積的電晶體密度以及微處理器複雜度及功能之能力。在某些例子中，可以一原子層沉積(ALD)製程形成高k值介電質307。
在另一實施例中，可在一基材400上配置一個三閘極鰭402(類似於諸如第2a圖所示之鰭202及基材200)(第4a圖)。在一實施例中，三閘極鰭402可包含三閘極量子井裝置的一個三閘極通道，且可包含一上表面403。可在三閘極鰭402的上表面403上形成一上阻障材料408(第4b圖)。上阻障材料408可包含砷化銦鋁(AlInAs)、銻化銦鋁(AlInSb)、砷化鋁鎵(AlGaAs)、及磷化銦(InP)。上阻障材料408的一部分410可被單層摻雜(delta-doped)，其中在n通道裝置之情形中，一單層膜(monolayer)的諸如矽(Si)、硫(S)、或碲(Te)等的摻雜劑原子被加入阻障材料408，且在p通道裝置之情形中，一單層膜的諸如鈹(Be)或碳(C)等的摻雜劑原子被加入阻障材料408。由於該結構中之能帶彎曲(band bending)，而使這些摻雜劑在實體上與該量子井隔離(遠離)，因而將自由載子提供給量子井通道402(第4c圖)。
可在上阻障材料408上以及鰭402的該等面上形成一高k值介電質407(第4d圖)，而形成三閘極結構415，且該高k值介電質407可包含III-V族三閘極量子井裝置的一部分。對三閘極結構415的單層摻雜改善了該裝置的遷移率，且由於單層摻雜層410而實現的通過層408之能帶彎曲而使量子井402能夠有較佳之接觸電阻。具有在通道402之上的單層摻雜之量子井三閘極結構415可包含一量子井平面方向生長(planar growth)及原子層沉積(ALD)高K值介電質形成，不需要在技術上困難的在III-V族三閘極量子井通道402的該等面上之磊晶生長。在一實施例中，三閘極結構415可進一步包含類似於諸如第3c圖所示的三閘極結構315之閘極材料及源極/汲極區。
在另一實施例中，可在一基材500上配置一個三閘極鰭502(類似於諸如第2a圖所示之鰭202及基材200)(第5a圖)。在一實施例中，三閘極鰭502可包含三閘極裝置的一通道。可在鰭/通道502的上表面及側面上形成一披覆材料504(第5b圖)。在一實施例中，可根據與本發明前文揭示的而於第1a-1g圖中示出之製程類似之製程形成披覆材料504。披覆材料504可包含與諸如第1c圖所示的披覆材料104類似之材料。在一實施例中，披覆材料504包含在三閘極鰭502周圍的一保形披覆材料層。
披覆材料504的一部分510可被單層摻雜，其中在n通道裝置之情形中，一單層膜的諸如矽(Si)、硫(S)、或碲(Te)等的摻雜劑原子被加入披覆材料504，且在p通道裝置之情形中，一單層膜的諸如鈹(Be)或碳(C)等的摻雜劑原子被加入披覆材料504。由於該結構中之能帶彎曲，而使這些摻雜劑在實體上與該量子井隔離(遠離)，因而將自由載子提供給該量子井裝置(第5c圖)。
在某些例子中，部分510可包含具有單層摻雜之一上阻障/界面層(interfacial layer)510。可在單層摻雜披覆材料504上形成一高k值介電質507，而形成一個三閘極結構515，且該高k值介電質507可包含被配置在三閘極鰭/通道502上之一高k值閘極介電質507(第5d圖)。三閘極結構515可包含在三閘極通道502周圍的具有單層摻雜之一量子井三閘極裝置515之一部分510。在某些例子中，三閘極裝置515可包含上阻障的保形再生長以及原子層沉積(ALD)之高k值介電質。三閘極結構515可增加遷移率及性能，且減少Rc，因而促進該三閘極裝置之最大速度及性能。在一實施例中，三閘極結構515可進一步包含與諸如第3c圖所示的三閘極結構315類似之一閘極材料及源極/汲極區。
第6a圖示出一第一基材600。該第一基材可包含可支援奈米線(nanowire)結構之任何類型的基材。第一基材600可包含磷化銦(InP)材料，但是亦可包含諸如(但不限於)砷化銦鋁(AlInAs)、銻化銦鋁(AlInSb)、或砷化鋁鎵(AlGaAs)等的其他材料。可在第一基材600上形成/放置一第一奈米線層610(第6b圖)。第一奈米線層610可包含在三閘極通道周圍的一閘極。在一實施例中，該第一奈米線層包含諸如(但不限於)砷化銦鎵(InGaAs)、銻化銦(InSb)、砷化銦(InAs)、砷化鎵(GaAs)之III-V族材料。在一實施例中，第一基材600可在晶格上與第一奈米線層610匹配，但是可能在化學成分上不同於第一奈米線層610。
可在第一奈米線層610上形成/放置一第二基材600'(第6c圖)。在一實施例中，第二基材600'可包含磷化銦(InP)，但是亦可包含其他材料砷化銦鋁(AlInAs)、銻化銦鋁(AlInSb)、砷化鋁鎵(AlGaAs)。可在第二基材600'上放置/形成一第二奈米線層610'(第6d圖)。在一實施例中，第二基材600'可在晶格上與第二奈米線層610'匹配，但是可能在化學成分上不同於第二奈米線層610'。在一實施例中，該第二奈米線層可包含諸如(但不限於)砷化銦鎵(InGaAs)、銻化銦(InSb)、砷化銦(InAs)、砷化鎵(GaAs)之III-V族材料。該等被堆疊的基材/通道600、610、600'、610'可包含側面部分611。在某些實施例中，根據特定的設計要求，兩組以上的被堆疊之基材/通道可被相互堆疊，而形成其中包含任何數目的通道之一被堆疊的結構612。
可在該等被堆疊之通道/基材600、610、600'、610'之側面部分611上形成源極/汲極區640(第6e圖)。可經由選擇性蝕刻製程620自該等被堆疊之基材/通道600、610、600'、610'移除基材600、600'(第6f圖)，而形成一堆疊式通道三閘極結構615。在一實施例中，該堆疊式通道三閘極結構可包含一量子井裝置的一部分。在一實施例中，一間隙616將第一奈米線層610與第二奈米線層610'隔離，且在第一奈米線層610及第二奈米線層610'的側面部分618、617上配置源極/汲極區640。可選擇可底切(undercut)且產生堆疊式三閘極結構615之化學劑。通道鰭610、610'可被固定於源極/汲極區640，同時可自該懸吊結構之側面選擇性地蝕刻掉基材600、600'。
通道結構610、610'具有較佳的可擴縮性，且由於在垂直結構中堆疊數個通道，而增加了每一單位設計面積的電流。因為III-V族高遷移率/較低的Rext，所以堆疊式三閘極結構615比諸如基於矽的結構等的先前技術之三閘極結構增加了對較多通道的利用性。在另一實施例中，可分別在第一及第二通道610、610'上形成一第一披覆層620及一第二披覆層620'，且可分別在堆疊式三閘極結構615的第一及第二披覆層620、620'上形成一第一高k值閘極介電材料621及一第二高k值介電材料621'(第6g圖)。可在通道610、610'周圍形成該等披覆層及高k值介電層(圖中示出該等披覆層及高k值介電層被配置在第6g圖所示的通道610、610'之上及下表面。
第7圖示出根據一實施例的一電腦系統。在某些實施例中，系統700包含一處理器710、一記憶體裝置720、一記憶體控制器730、一圖形控制器740、一輸入/輸出(Input/Output；簡稱I/O)控制器750、一顯示器752、一鍵盤754、一指向裝置756、以及一周邊裝置758，且可經由一匯流排760而使所有該等裝置在通訊上相互耦合。處理器710可以是一般用途處理器或特定應用積體電路(Application Specific Integrated Circuit；簡稱ASIC)。I/O控制器750可包含用於有線或無線通訊之一通訊模組。記憶體裝置720可以是一動態隨機存取記憶體(Dynamic Random Access Memory；簡稱DRAM)裝置、一靜態隨機存取記憶體(Static Random Access Memory；簡稱SRAM)裝置、一快閃記憶體裝置、或這些記憶體裝置的一組合。因此，在某些實施例中，系統700中之記憶體裝置720無須包括一DRAM裝置。
系統700中所示該等組件中之一或多個組件可包含本發明包含的各實施例之一或多個三閘極裝置。例如，處理器710、或記憶體裝置720、或I/O控制器750的至少一部分、或這些組件的一組合可被包含在其中包括本發明所述結構的至少一實施例之一積體電路封裝中。
這些元件執行其在此項技術中習知的傳統功能。記憶體裝置720尤其可在某些例子中被用來提供一形成根據某些實施例的結構的方法之可執行指令之長期儲存，且在其他實施例中，記憶體裝置720可被用來於處理器710執行期間短期地儲存一形成根據實施例的結構的方法之可執行指令。此外，該等指令可被儲存到諸如唯讀光碟(Compact Disk Read Only Memory；簡稱CD-ROM)、數位多功能光碟(Digital Versatile Disk；簡稱DVD)、軟碟、載波、及/或其他傳播信號等的在通訊上被耦合到該系統之機器可存取的媒體，或與其他方式與該等機器可存取的媒體相關聯。在一實施例中，記憶體裝置720可將可執行之指令供應到處理器710以供執行。
系統700可包括電腦(例如，桌上型電腦、膝上型電腦、手持電腦、伺服器、上網設備、及路由器等的電腦)、無線通訊裝置(例如，細胞式電話、無線電話、呼叫器、及個人數位助理等的無線通訊裝置)、與電腦相關的周邊裝置(例如，印表機、掃描器、及監視器等的周邊裝置)、以及娛樂裝置(例如，電視機、收音機、立體聲音響、磁帶及CD播放器、錄影機、攝錄機、數位相機、MP3(動態影像壓縮標準組織(Moving Pictures Expert Group)音訊層3)播放器、視訊遊戲、手錶等的娛樂裝置)等的裝置。
本發明包含的該等實施例之效益包括量子井III-V族三閘極技術的啓用。該等實施例能夠得到高遷移率、EOT的微縮、Rext的減少、Ioff控制及間距/密度微縮的較佳之可擴縮性、以及能夠形成高性能且高遷移率的裝置。
雖然前文之說明有可被用於該等實施例之被指定的某些步驟及材料，但是熟悉此項技術者當可了解：可作出許多修改及替換。因此，所有此類的修改、改變、替換、及增添將被視為在最後的申請專利範圍界定之實施例之精神及範圍內。此外，我們應可了解：諸如電晶體裝置等的各種微電子結構是此項技術中習知的。因此，本發明提供的各圖式只示出與該等實施例的實施有關之一例示微電子結構的一些部分。因此，該等實施例不限於本說明書中述及的該等結構。
100,200,300,400,500．．．基材
102,202,302,402,502．．．鰭
104,204,504．．．披覆材料
107．．．斜面部分
109．．．尖端
105．．．介電質形成製程
106．．．介電材料
111,403．．．上表面
108．．．光阻材料
113．．．移除製程
203．．．上閘極
205,209．．．側閘極
207,307,407,507．．．高k值介電質
215,315,415,515,615．．．三閘極結構
309．．．閘極材料
310,640．．．源極/汲極區
408．．．上阻障材料
410,510．．．單層摻雜層
600．．．第一基材
610．．．第一奈米線層
600'．．．第二基材
610'．．．第二奈米線層
611．．．側面部分
612．．．被堆疊的結構
620．．．選擇性蝕刻製程
616．．．間隙
620(重複)．．．第一披覆層
620'．．．第二披覆層
621．．．第一高k值介電材料
621'．．．第二高k值介電材料
700．．．系統
710．．．處理器
720．．．記憶體裝置
730．．．記憶體控制器
740．．．圖形控制器
750．．．輸入及輸出控制器
752．．．顯示器
754．．．鍵盤
756．．．指向裝置
758．．．周邊裝置
760．．．匯流排
雖然本說明書以特別指出且清楚地要求被某些實施例之申請專利範圍作為結束，但是若參閱前文中對該等實施例的說明並配合各附圖，將可更易於確定該等各實施例之優點，在該等附圖中：
第1a-1g圖示出形成根據一實施例的結構之方法。
第2a-2c圖示出形成根據一實施例的結構之方法。
第3a-3c圖示出形成根據一實施例的結構之方法。
第4a-4d圖示出形成根據一實施例的結構之方法。
第5a-5d圖示出形成根據一實施例的結構之方法。
第6a-6g圖示出形成根據一實施例的結構之方法。
第7圖示出根據一實施例之一系統。
100．．．基材
102．．．鰭
104．．．披覆材料

Claims (31)

  1. 一種形成微電子結構之方法，包含：在一基材上形成一III-V族材料鰭；在該III-V族材料鰭上形成一三角形披覆材料；在該三角形披覆材料上形成一氧化物；以及在該III-V族材料鰭周圍形成一長方形披覆材料。
  2. 如申請專利範圍第1項之方法，進一步包含：其中該長方形披覆材料包含被配置在該III-V族材料鰭的上表面及側面上之一III-V族披覆材料。
  3. 如申請專利範圍第1項之方法，其中形成該長方形披覆材料包含：在該III-V族材料鰭之上的該氧化物上形成一光阻材料；蝕刻該披覆材料；以及移除該光阻。
  4. 如申請專利範圍第1項之方法，進一步包含：其中該III-V族材料鰭包含一量子井裝置之一III-V族三閘極通道。
  5. 如申請專利範圍第4項之方法，進一步包含：在該長方形披覆材料上形成一高k值介電質，其中該高k值介電質包含一高k值閘極介電質。
  6. 如申請專利範圍第4項之方法，進一步包含：在圍繞該III-V族三閘極通道之該披覆材料上形成一被單層摻雜的阻障。
  7. 一種形成微電子結構之方法，包含：在一基材上形成一III-V族三閘極鰭；在該III-V族三閘極鰭上直接形成一高k值介電質；在該III-V族三閘極鰭上形成一三角形披覆材料；在該三角形披覆材料上形成一氧化物；以及在該III-V族三閘極鰭周圍形成一長方形披覆材料。
  8. 如申請專利範圍第7項之方法，其中形成該III-V族三閘極鰭進一步包含：在該III-V族三閘極鰭的上表面上形成具有單層摻雜之一上阻障。
  9. 一種形成微電子結構之方法，包含：在一基材上形成一III-V族三閘極鰭；在該III-V族三閘極鰭周圍形成一三角形披覆層；在該三角形披覆層周圍形成一高k值閘極介電質；以及在該III-V族三閘極鰭周圍形成一長方形披覆層。
  10. 一種形成微電子結構之方法，包含：在一第一基材上形成一第一奈米線通道；在該第一奈米線通道上形成一第二基材；在該第二基材上形成一第二奈米線通道，而形成一被堆疊的結構；在該第一奈米線通道及該第二奈米線通道上形成一三角形披覆層；在該三角形披覆層周圍形成一高k值介電質；在該第一奈米線通道及該第二奈米線通道上形成一長 方形披覆層；在該被堆疊的結構之側面部分上形成源極/汲極區；以及移除該第一及第二基材，而形成一堆疊式通道三閘極結構。
  11. 如申請專利範圍第10項之方法，其中移除該第一及第二基材包含：自該被堆疊的結構選擇性地蝕刻該第一及第二基材。
  12. 如申請專利範圍第10項之方法，進一步包含：其中該第一基材及該第一通道在晶格上是匹配的，且其中該第二基材及該第二奈米線在晶格上是匹配。
  13. 如申請專利範圍第10項之方法，進一步包含：其中該第一及第二奈米線通道包含III-V族三閘極通道，且其中該第一及第二基材包含磷化銦(InP)。
  14. 如申請專利範圍第10項之方法，進一步包含：其中該堆疊式通道三閘極結構包含一量子井裝置之一部分。
  15. 一種微電子結構，包含：被配置在一基材上之一III-V族三閘極鰭；被配置在該III-V族三閘極鰭的上表面及側面部分上之一三角形披覆層；被配置在該三角形披覆層周圍之一高k值閘極介電層；以及被配置在該III-V族三閘極鰭的該上表面及該側面部 分上之一長方形披覆層。
  16. 如申請專利範圍第15項之結構，其中該III-V族三閘極鰭包含砷化銦鎵(InGaAs)、砷化銦(InAs)、銻化銦(InSb)、及砷化鎵(GaAs)中之至少一者。
  17. 如申請專利範圍第15項之結構，其中該結構包含一量子井裝置。
  18. 一種微電子結構，包含：被配置在一絕緣層上覆矽(SOI)基材上之一III-V族三閘極鰭；被配置在該III-V族三閘極鰭上及周圍之一三角形披覆層；被配置在該III-V族三閘極鰭周圍的該三角形披覆層上之一阻障界面層；被配置在該阻障界面層上之一高k值閘極介電質；以及被配置在該III-V族三閘極鰭上及周圍之一長方形披覆層。
  19. 如申請專利範圍第18項之結構，其中該III-V族三閘極鰭包含一三閘極通道。
  20. 如申請專利範圍第18項之結構，其中該阻障界面層包含單層摻雜。
  21. 如申請專利範圍第18項之結構，其中該III-V族三閘極鰭包含砷化銦鎵(InGaAs)，且其中該結構包含一量子井結構。
  22. 一種微電子結構，包含：被配置在一絕緣層上覆矽(SOI)基材上之一III-V族三閘極鰭；被直接配置在該III-V族三閘極鰭上之一高k值介電質；在該III-V族三閘極鰭上之一三角形披覆材料；在該三角形披覆材料上之一氧化物；以及在該III-V族三閘極鰭周圍之一長方形披覆材料。
  23. 如申請專利範圍第22項之結構，進一步包含一系統，其中該系統包含：在通訊上被耦合到該結構之一匯流排；以及在通訊上被耦合到該匯流排之一動態隨機存取記憶體(DRAM)。
  24. 如申請專利範圍第22項之結構，其中該結構包含一量子井裝置之一部分。
  25. 一種微電子結構，包含：被配置在一基材上之一III-V族三閘極鰭；被配置在該III-V族三閘極鰭上之一三角形披覆層；被配置在該三角形披覆層上之一上阻障；被直接配置在該上阻障上且被直接配置在該III-V族三閘極鰭的側面上之一高k值閘極介電質；以及被配置在該III-V族三閘極鰭上之一長方形披覆層。
  26. 如申請專利範圍第25項之結構，其中該結構包含一量子井裝置之一部分。
  27. 如申請專利範圍第25項之結構，其中該上阻障包含單層摻雜。
  28. 一種微電子結構，包含：被配置在一第二奈米線通道之上的一第一奈米線通道；將該第一奈米線通道與該第二奈米線通道隔離之一間隙；被配置在該第一奈米線通道上之一三角形披覆層；被配置在該第二奈米線通道上之一長方形披覆層；以及被配置在該第一奈米線通道及該第二奈米線通道的側面部分上之源極/汲極區。
  29. 如申請專利範圍第28項之結構，進一步包含被配置在該三角形披覆層上之一第一高k值介電質、以及被配置在該長方形披覆層上之一第二高k值介電質。
  30. 如申請專利範圍第28項之結構，進一步包含：其中該第一及第二奈米線通道包含III-V族三閘極通道。
  31. 如申請專利範圍第28項之結構，進一步包含：其中該結構包含一量子井裝置。
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