KR20130136788A - 반도체 소자 제조 방법 - Google Patents

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KR20130136788A
KR20130136788A KR1020120060472A KR20120060472A KR20130136788A KR 20130136788 A KR20130136788 A KR 20130136788A KR 1020120060472 A KR1020120060472 A KR 1020120060472A KR 20120060472 A KR20120060472 A KR 20120060472A KR 20130136788 A KR20130136788 A KR 20130136788A
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dummy silicon
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최석헌
김진범
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삼성전자주식회사
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract

게이트 패턴 형성 전에 형성된 더미 게이트에 탄소의 농도를 변화시킨 더미 실리콘 전극을 사용함으로써, 이 후 게이트 패턴을 용이하게 형성할 수 있는 반도체 소자 제조 방법을 제공하는 것이다. 상기 반도체 소자 제조 방법은 기판 상에 제1 더미 게이트 절연막 및 제1 더미 실리콘 전극을 순차적으로 형성하고, 상기 제1 더미 실리콘 전극은 탄소가 도핑된 실리콘층을 포함하고, 상기 제1 더미 실리콘 전극을 트리밍(trimming)하여, 제2 더미 게이트 절연막 상에 하부의 폭이 상부의 폭보다 좁은 제2 더미 실리콘 전극을 형성하는 것을 포함한다.

Description

반도체 소자 제조 방법{Method for fabricating semiconductor device}
본 발명은 반도체 소자 제조 방법에 관한 것이다.
전자 기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 다운 스케일링된 반도체 소자는 빠른 속도로 동작을 할 필요성이 점점 증가하고 있다. 반도체 소자가 빠른 속도로 동작할 수 있는 트랜지스터의 구조를 최적화하기 위해, 여러 측면에서의 연구가 진행되고 있다.
본 발명이 해결하려는 과제는, 게이트 패턴 형성 전에 형성된 더미 게이트에 탄소의 농도를 변화시킨 더미 실리콘 전극을 사용함으로써, 이 후 게이트 패턴을 용이하게 형성할 수 있는 반도체 소자 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자 제조 방법의 일 태양(aspect)은 기판 상에 제1 더미 게이트 절연막 및 제1 더미 실리콘 전극을 순차적으로 형성하고, 상기 제1 더미 실리콘 전극은 탄소를 포함하는 실리콘층을 포함하고, 상기 제1 더미 실리콘 전극을 트리밍(trimming)하여, 제2 더미 게이트 절연막 상에 하부의 폭이 상부의 폭보다 좁은 제2 더미 실리콘 전극을 형성하는 것을 포함한다.
본 실시예에 있어서, 상기 제1 더미 게이트 절연막과 상기 제2 더미 게이트 절연막의 폭은 동일하다.
본 실시예에 있어서, 상기 제2 더미 게이트 절연막의 폭은 상기 제2 더미 실리콘 전극 하부의 폭보다 넓다.
본 실시예에 있어서, 상기 제1 더미 실리콘 전극 상에 형성된 감광막 패턴을 더 포함하고, 상기 트리밍을 실시할 때, 상기 제2 더미 실리콘 전극을 형성하는 것과 동시에 상기 감광막 패턴을 제거한다.
본 실시예에 있어서, 상기 제1 더미 실리콘 전극은 전체적으로 탄소를 포함하고, 상기 제1 더미 실리콘 전극의 바닥면으로부터 상기 제1 더미 실리콘 전극의 상면까지 상기 제1 더미 실리콘 전극에 포함된 탄소의 농도는 증가한다.
본 실시예에 있어서, 상기 제2 더미 실리콘 전극은 바닥면으로부터 상면까지의 폭이 넓어지는 역사다리꼴(reverse-tapered) 형태이다.
본 실시예에 있어서, 상기 제1 더미 실리콘 전극은 제1 탄소 농도를 갖는 제1 하부 더미 실리콘 전극과 제2 탄소 농도를 갖는 제1 상부 더미 실리콘 전극을 포함하고, 상기 제1 탄소 농도는 상기 제2 탄소 농도보다 낮다.
본 실시예에 있어서, 상기 제1 상부 더미 실리콘 전극만 탄소를 포함한다.
본 실시예에 있어서, 상기 제1 상부 더미 실리콘 전극을 상기 트리밍하여, 제2 상부 더미 실리콘 전극을 형성하고, 상기 제1 하부 더미 실리콘 전극을 상기 트리밍하여, 제2 하부 더미 실리콘 전극을 형성하고, 상기 제2 하부 더미 실리콘 전극의 폭은 상기 제2 상부 더미 실리콘 전극의 폭보다 좁다.
본 실시예에 있어서, 상기 제2 상부 더미 실리콘 전극 및 상기 제2 하부 더미 실리콘 전극을 포함하는 상기 제2 더미 실리콘 전극은 T자 형태이다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 5 내지 도 8은 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 9는 본 발명의 실시예들에 따라 제조한 반도체 소자를 포함하는 메모리 카드의 블록도이다.
도 10는 본 발명의 실시예들에 따라 제조한 반도체 소자를 이용한 정보 처리 시스템의 블록도이다.
도 11은 본 발명의 실시예들에 따라 제조한 반도체 소자를 포함하는 전자 장치의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 4를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자 제조 방법에 대해 설명한다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 1을 참조하여, 기판(10) 상에 절연막(110a), 실리콘막(120a) 및 마스크막(130a)을 순차적으로 형성할 수 있다. 실리콘막(120a)은 패터닝을 통해 제1 더미 실리콘 전극이 되는 부분으로써, 실리콘막(120a)은 탄소(C)를 포함한다. 본 발명의 일 실시예에 따른 실리콘막(120a)은 전체적으로 탄소를 포함하고 있으며, 기판(10)에서 멀어질수록 탄소의 농도는 높아진다.
기판(10)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(10)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다. 본 발명에 따른 반도체 소자 제조 방법에서, 기판(10)은 실리콘 기판인 경우를 들어 설명한다.
절연막(110a)은 예를 들어, 실리콘 산화막(SiO2), 실리콘 산질화막(SiON) 및 이들의 조합 중 하나를 포함할 수 있다. 절연막(110a)은 예를 들어, 열처리, 화학 물질 처리, 원자층 증착법(ALD) 또는 화학 기상 증착법(CVD) 등을 이용하여 형성할 수 있다.
실리콘막(120a)은 예를 들어, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si) 및 이들의 조합 중 하나를 포함할 수 있다. 다결정 실리콘은 예를 들어, CVD 방식을 이용하여 형성될 수 있고, 비정질 실리콘은 예를 들어, 스퍼터링(sputtering), CVD, 플라즈마 증착법 등을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다. 실리콘막(120a)는 탄소를 포함하고 있다. 실리콘막(120a)에 탄소를 포함시키는 방법은 예를 들어, 실리콘막(120a)를 형성한 후 탄소를 이온 주입할 수 있다. 이온 주입 에너지 및 도오즈의 양을 조절하여, 기판(10)에서 멀어질수록 탄소의 농도가 증가하도록 탄소를 포함하는 실리콘막(120a)을 형성할 수 있다. 실리콘막(120a)에 탄소를 포함시키는 다른 방법은 예를 들어, 실리콘막(120a)을 형성하면서 탄소를 인시츄(in-situ)로 도핑을 할 수 있으나, 이에 제한되는 것은 아니다. 실리콘막(120a)을 형성함에 따라, 탄소의 전구체 양을 증가시킴으로써, 실리콘막(120a)에 유입되는 탄소의 양을 증가시킬 수 있다.
마스크막(130a)은 예를 들어, 실리콘 질화막, 실리콘 산화막 및 실리콘 카바이드(SiC) 중 적어도 하나를 포함할 수 있다. 마스크막(130a)은 예를 들어, 화학 기상 증착법을 이용하여 형성될 수 있다.
도 2를 참조하여, 마스크막(130a) 상에 감광막 패턴(200)을 형성할 수 있다. 감광막 패턴(200)을 마스크로 이용하여 식각하여, 제1 더미 게이트 패턴(100a)을 형성할 수 있다. 제1 더미 게이트 패턴(100a)은 순차적으로 적층된 제1 더미 게이트 절연막(110), 제1 더미 실리콘 전극(120) 및 게이트 마스크(130)를 포함할 수 있다. 제1 더미 실리콘 전극(120)는 탄소를 포함하는 실리콘층을 포함한다. 본 발명의 일 실시예에서, 제1 더미 실리콘 전극(120)은 실리콘막(120a)을 패터닝하여 형성된 것이므로, 제1 더미 실리콘 전극(120)은 전체적으로 탄소를 포함한다. 또한, 제1 더미 실리콘 전극(120)의 바닥면부터 제1 더미 실리콘 전극(120)의 상면까지 제1 더미 실리콘 전극(120)의 탄소 농도는 증가한다. 제1 더미 실리콘 전극(120)의 탄소 농도는 예를 들어, 연속적으로 증가할 수 있지만, 이에 제한되는 것은 아니다. 제1 더미 게이트 패턴(100a)은 예를 들어, 직사각형 모양을 가질 수 있으나, 이에 제한되는 것은 아니다.
도 3을 참조하여, 제1 더미 게이트 패턴(100a)을 트리밍(trimming)하여 제2 더미 게이트 패턴(100b)을 형성할 수 있다. 구체적으로, 제1 더미 게이트 절연막(110) 상의 제1 더미 실리콘 전극(120)을 트리밍(210)하여, 제2 더미 게이트 절연막(112) 상에 제2 더미 실리콘 전극(122)을 형성할 수 있다. 제2 더미 실리콘 전극(122)의 하부의 폭은 상부의 폭보다 좁다. 예를 들어, 제2 더미 게이트 절연막(112)과 접하는 바닥면으로부터 게이트 마스크(130)와 접하는 상면까지 제2 더미 실리콘 전극(122)의 폭은 점점 넓어질 수 있다. 다시 말하면, 제2 더미 실리콘 전극(122)은 역사다리꼴(reverse-tapered) 형태를 가질 수 있다. 이 때, 제2 더미 실리콘 전극의 측면(122s)은 일정한 기울기를 갖는 직선일 수 있지만, 이에 제한되는 것은 아니다.
구체적으로, 제1 더미 실리콘 전극(120)은 게이트 마스크(130)와의 경계에서 탄소 농도가 가장 높고, 제1 더미 게이트 절연막(110)과의 경계에서 탄소의 농도가 가장 낮다. 경우에 따라, 제1 더미 게이트 절연막(110)과의 경계에서 제1 더미 실리콘 전극(120)의 탄소 농도는 0일 수 있다. 게이트 마스크(130)와의 경계에서 제1 더미 실리콘 전극(120)의 탄소 농도는 예를 들어, 원자 비율(atomic ％)로 5 ％ 이상일 수 있다. 트리밍(210)은 예를 들어, 습식 식각일 수 있다. 트리밍(210)에 사용되는 식각액은 예를 들어, 수산화 암모늄(NH4OH) 및 SC1(Standard Clean-1)을 포함할 수 있다. 트리밍(210)에 사용되는 식각액은 예를 들어, 실리콘에 포함되는 탄소의 농도에 따라 식각 속도가 달라질 수 있다. 구체적으로, 실리콘에 포함되는 탄소의 농도가 증가할수록, 식각액에 대한 실리콘의 식각 속도는 점차 줄어들 수 있다. 또한, 실리콘에 포함되는 탄소의 농도가 일정 값 이상이 되면, 식각액에 대한 실리콘의 식각 속도는 일정한 값으로 수렴될 수 있다. 이와 같은 식각액을 이용하여 제1 더미 실리콘 전극(120)을 트리밍한다. 제1 더미 실리콘 전극(120)의 하부는 제1 더미 실리콘 전극(120)의 상부보다 포함되는 탄소 농도가 적기 때문에, 제1 더미 실리콘 전극(120) 하부의 식각 속도는 제1 더미 실리콘 전극(120) 상부의 식각 속도보다 빠르게 된다. 따라서, 제1 더미 실리콘 전극(120)의 트리밍에 의해 형성되는 제2 더미 실리콘 전극(122)은 상부의 폭이 하부의 폭보다 넓게 된다.
또한, 트리밍(210)에 사용되는 식각액은 예를 들어, 실리콘 산화막을 포함하는 제1 더미 게이트 절연막(110)에 대해 높은 선택비를 가질 수 있다. 따라서, 제1 더미 실리콘 전극(120)을 트리밍하여도, 제1 더미 게이트 절연막(110)의 실질적으로 식각되지 않을 수 있다. 따라서, 제1 게이트 절연막(110a)의 폭은 트리밍(210) 이후의 제2 게이트 절연막(110a)의 폭과 동일할 수 있다. 다시 말하면, 제2 더미 게이트 절연막(112)의 폭은 제2 더미 실리콘 전극(122) 하부의 폭보다 넓을 수 있다. 여기서, "동일한 폭"의 의미는 비교되는 2개의 위치에서 폭이 완전히 동일한 것뿐만 아니라, 공정 과정상의 마진 등으로 인해서 발생할 수 있는 미세한 폭의 차이를 포함하는 의미이다.
도 3을 참조하여, 트리밍(210)을 실시할 때, 게이트 마스크(130) 상의 감광막 패턴(200)이 동시에 제거될 수 있으나, 이에 제한되는 것은 아니다. 즉, 트리밍(210)을 실시하기 전에, 감광막 패턴(200)을 제거할 수도 있다. 또한, 제2 더미 게이트 패턴(100b)을 형성한 후에, 감광막 패턴(200)을 제거할 수도 있다. 본 발명의 실시예에 따른 설명에서, 감광막 패턴(200)은 제2 더미 실리콘 전극(122)을 형성하는 것과 동시에 제거되는 것으로 설명한다.
도 4를 참조하여, 제2 더미 게이트 패턴(100b) 감싸고, 제2 더미 게이트 패턴(100b)의 상면을 노출시키는 층간 절연막(300)을 형성할 수 있다. 구체적으로, 제2 더미 게이트 패턴(100b)을 덮는 프리 층간 절연막(미도시)을 형성한다. 형성된 프리 층간 절연막의 가장 낮은 높이는 최소한 제2 더미 게이트 패턴(100b)의 높이보다 높다. 이 후, 프리 층간 절연막을 평탄화하여, 게이트 마스크(130)를 노출시킬 수 있지만, 이에 제한되지 않는다. 즉, 게이트 마스크(130)를 제거하고, 제2 더미 실리콘 전극(122)이 노출될 때까지 평탄화 공정을 진행할 수 있음은 물론이다. 제2 더미 게이트 패턴(100b)을 감싸는 층간 절연막(300) 제1 트렌치(300a)를 포함할 수 있다. 제1 트렌치(300a)는 제2 더미 실리콘 전극(122)에 대응되는 측벽을 포함한다. 즉, 제1 트렌치(300a)에 포함되는 측벽은 예를 들어, 일정한 기울기를 갖는 직선일 수 있다. 또한, 제1 트렌치(300a) 영역 중 90도가 아닌 일정한 기울기를 갖는 부분은 하부의 폭이 상부의 폭보다 좁을 수 있다.
층간 절연막(300)은 제1 층간 절연막과 제2 층간 절연막을 포함할 수 있고, 제1 층간 절연막은 예를 들어, USG(Undoped Silicate Glass) 또는 실리콘 산화막(SiO2) 등을 포함할 수 있다. 또한, 제2 층간 절연막은 예를 들어, 스트레스 라이너일 수 있고, 구체적으로, 실리콘 질화막(SiN)을 포함할 수 있다.
도 5 내지 도 8를 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법에 대해 설명한다. 본 실시예는 제1 더미 실리콘 전극(120)이 복수층을 포함한다는 것을 제외하고는 전술한 실시예와 실질적으로 동일하므로, 전술한 실시예와 중복되는 부분에 대하여는 동일한 도면 부호를 기개하고 그에 대한 설명은 생략하기로 한다.
도 5 내지 도 8는 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 5를 참조하여, 기판(10) 상에 절연막(110a), 제1 실리콘막(120a1), 제2 실리콘막(120a2) 및 마스크막(130a)을 순차적으로 형성할 수 있다. 실리콘막(120a) 즉, 제1 실리콘막(120a1) 및 제2 실리콘막은 패터닝을 통해, 제1 더미 실리콘 전극이 되는 부분이다. 제1 실리콘막(120a1)은 예를 들어, 제1 탄소 농도를 갖는 실리콘층일 있고, 제2 실리콘막(120a2)은 예를 들어, 제2 탄소 농도를 갖는 실리콘층일 수 있다. 본 발명의 일 실시예에서, 제1 탄소 농도는 제2 탄소 농도보다 낮다. 또한, 제1 탄소 농도는 예를 들어, 0일 수 있다. 즉, 제2 실리콘막(120a2)은 탄소를 포함하는 실리콘층이고, 제1 실리콘막(120a1)은 탄소를 포함하지 않는 언도프(undoped) 실리콘층일 수 있다. 여기서, "탄소를 포함하지 않는 언도프 실리콘층"의 의미는 실리콘을 성장 중 또는 성장 후, 의도적으로 탄소를 실리콘층에 주입하지 않는 것뿐만 아니라, 제조 공정 과정상에서 유입 등으로 인하여 실리콘층에 탄소가 포함되는 것도 포함하는 의미이다.
도 6을 참조하여, 마스크막(130a) 상에 감광막 패턴(200)을 형성할 수 있다. 감광막 패턴(200)을 마스크로 이용하여 식각하여, 제1 더미 게이트 패턴(100a)을 형성할 수 있다. 제1 더미 게이트 패턴(100a)은 순차적으로 적층된 제1 더미 게이트 절연막(110), 제1 더미 실리콘 전극(120) 및 게이트 마스크(130)를 포함할 수 있다. 제1 더미 실리콘 전극(120)은 제1 탄소 농도를 갖는 제1 하부 더미 실리콘 전극(1201)과 제2 탄소 농도를 갖는 제1 상부 더미 실리콘 전극(1202)을 포함할 수 있다. 본 발명의 실시예에 관한 설명에서, 제1 더미 실리콘 전극(120)은 두 개의 층으로 구성되는 것으로 설명하나, 설명의 편이성을 위한 것일 뿐, 이에 제한되지 않는다. 도 5를 통해 설명했듯이, 제1 하부 더미 실리콘 전극(1201)의 제1 탄소 농도는 제1 상부 더미 실리콘 전극(1202)의 제2 탄소 농도보다 낮을 수 있다. 덧붙여, 제1 상부 더미 실리콘 전극(1202)만 탄소를 포함하고, 제1 하부 더미 실리콘 전극(1201)은 탄소를 포함하지 않을 수 있다. 즉, 제1 하부 더미 실리콘 전극(1201)의 제1 탄소 농도는 0일 수 있다.
도 7을 참조하여, 제1 더미 게이트 패턴(100a)을 트리밍(trimming)하여 제2 더미 게이트 패턴(100b)을 형성할 수 있다. 구체적으로, 제1 상부 더미 실리콘 전극(1202)을 트리밍(210)하여, 제2 상부 더미 실리콘 전극(1204)을 형성하고, 제1 하부 더미 실리콘 전극(1201)을 트리밍(210)하여, 제2 하부 더미 실리콘 전극(1203)을 형성한다. 제2 하부 더미 실리콘 전극(1203)의 폭은 제2 상부 더미 실리콘 전극(1204)의 폭보다 좁을 수 있다. 제2 하부 더미 실리콘 전극(1203)과 제2 상부 더미 실리콘 전극(1204)을 포함하는 제2 더미 실리콘 전극(122)은 예를 들어, T자 형태를 가질 수 있다. 제2 더미 실리콘 전극의 측면(122s)는 예를 들어, 계단 형태의 모양을 가질 수 있다.
도 8을 참조하여, 제2 더미 게이트 패턴(100b) 감싸고, 제2 더미 게이트 패턴(100b)의 상면을 노출시키는 층간 절연막(300)을 형성할 수 있다. 제2 더미 게이트 패턴(100b)을 감싸는 층간 절연막(300) 제2 트렌치(300b)를 포함할 수 있다. 제2 트렌치(300b)는 제2 더미 실리콘 전극(122)에 대응되는 측벽을 포함한다. 즉, 제2 트렌치(300b)에 포함되는 측벽은 예를 들어, 계단 모양의 단차를 가질 수 있다.
도 9는 본 발명의 실시예들에 따라 제조한 반도체 소자를 포함하는 메모리 카드의 블록도이다.
도 9를 참조하면, 본 발명의 다양한 실시예들에 따라 제조된 반도체 소자를 포함하는 메모리(1210)는 메모리 카드(1200)에 채용될 수 있다. 메모리 카드(1200)는 호스트(1230)와 메모리(1210) 사이에서 데이터 교환을 컨트롤하는 메모리 컨트롤러(1220)를 포함할 수 있다. SRAM(1221)은 중앙 처리 장치(1222)의 동작 메모리로 사용될 수 있다. 호스트 인터페이스(1223)은 호스트(1230)가 메모리 카드(1200)에 접속하여 데이터를 교환하기 위한 프로토콜을 포함할 수 있다. 에러 정정 코드(1224)는 메모리(1210)로부터 리드된 데이터의 에러를 탐지하고 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱할 수 있다. 중앙 처리 장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환과 관련된 전체적인 컨트롤 동작을 수행할 수 있다.
도 10는 본 발명의 실시예들에 따라 제조한 반도체 소자를 이용한 정보 처리 시스템의 블록도이다.
도 10를 참조하면, 정보 처리 시스템(1300)은 본 발명의 다양한 실시예들에 따라 제조된 반도체 소자를 포함하는 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은, 시스템 버스(1360)와 전기적으로 접속된, 메모리 시스템(1310), 모뎀(1320), 중앙 처리 장치(1330), RAM(1340) 및 사용자 인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와, 메모리 컨트롤러(1312)를 포함할 수 있으며, 도 24에 도시된 메모리 카드(1200)와 실질적으로 동일한 구성을 가질 수 있다. 중앙 처리 장치(1330)에 의해 처리되는 데이터 또는 외부 장치로부터 수신되는 데이터는 메모리 시스템(1310)에 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, SSD, 카메라 이미지 센서 및 기타 다양한 칩셋에 적용될 수 있다. 예를 들어, 메모리 시스템(1310)은 SSD가 채용되도록 구성될 수 있으며, 이 경우, 정보 처리 시스템(1300)은 대용량의 데이터를 안정적이고 신뢰성있게 처리할 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치의 블록도이다.
도 11을 참조하면, 전자 장치(1400)은 본 발명의 다양한 실시예들에 따라 제조된 반도체 소자를 포함할 수 있다. 전자 장치(1400)는 무선 통신 기기(예를 들어, PDA, 노트북, 휴대용 컴퓨터, 웹 테블릿, 무선 전화기, 및/또는 무선 디지털 음악 재생기) 또는 무선 통신 환경에서 정보를 주고 받는 다양한 기기에 사용될 수 있다.
전자 장치(1400)는 컨트롤러(1410), 입/출력 장치(1420), 메모리(1430), 및 무선 인터페이스(1440)를 포함할 수 있다. 여기서, 메모리(1430)는 본 발명의 다양한 실시예들에 따라 제조된 반도체 장치를 포함할 수 있다. 컨트롤러(1410)는 마이크로프로세서, 디지털 시그널 프로세서, 또는 이와 유사한 프로세서를 포함할 수 있다. 메모리(1430)는 컨트롤러(1410)에 의해 처리되는 커맨드(또는 사용자 데이터)를 저장하는데 이용될 수 있다. 무선 인터페이스(1440)는 무선 데이터 네트워크를 통해 데이터를 주고 받는데 이용될 수 있다. 무선 인터페이스(1440)는 안테나 및/또는 무선 트랜시버(transceiver)를 포함할 수 있다. 전자 장치(1400)는 예를 들어, CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000과 같은 제3 세대 통신 시스템 프로토콜을 이용할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판 100a: 제1 더미 게이트 패턴
100b: 제2 더미 게이트 절연막 110: 제1 더미 게이트 절연막
112: 제1 더미 게이트 절연막 120: 제1 더미 실리콘 전극
122: 제2 더미 실리콘 전극 130: 게이트 마스크
210: 트리밍 공정 300: 층간 절연막

Claims (10)

  1. 기판 상에 제1 더미 게이트 절연막 및 제1 더미 실리콘 전극을 순차적으로 형성하고, 상기 제1 더미 실리콘 전극은 탄소를 포함하는 실리콘층을 포함하고,
    상기 제1 더미 실리콘 전극을 트리밍(trimming)하여, 제2 더미 게이트 절연막 상에 하부의 폭이 상부의 폭보다 좁은 제2 더미 실리콘 전극을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 더미 게이트 절연막과 상기 제2 더미 게이트 절연막의 폭은 동일한 반도체 소자 제조 방법.
  3. 제2 항에 있어서,
    상기 제2 더미 게이트 절연막의 폭은 상기 제2 더미 실리콘 전극 하부의 폭보다 넓은 반도체 소자 제조 방법.
  4. 제1 항에 있어서,
    상기 제1 더미 실리콘 전극 상에 형성된 감광막 패턴을 더 포함하고,
    상기 트리밍을 실시할 때, 상기 제2 더미 실리콘 전극을 형성하는 것과 동시에 상기 감광막 패턴을 제거하는 반도체 소자 제조 방법.
  5. 제1 항에 있어서,
    상기 제1 더미 실리콘 전극은 전체적으로 탄소를 포함하고,
    상기 제1 더미 실리콘 전극의 바닥면으로부터 상기 제1 더미 실리콘 전극의 상면까지 상기 제1 더미 실리콘 전극에 포함된 탄소의 농도는 증가하는 반도체 소자 제조 방법.
  6. 제5 항에 있어서,
    상기 제2 더미 실리콘 전극은 바닥면으로부터 상면까지의 폭이 넓어지는 역사다리꼴(reverse-tapered) 형태인 반도체 소자 제조 방법.
  7. 제1 항에 있어서,
    상기 제1 더미 실리콘 전극은 제1 탄소 농도를 갖는 제1 하부 더미 실리콘 전극과 제2 탄소 농도를 갖는 제1 상부 더미 실리콘 전극을 포함하고,
    상기 제1 탄소 농도는 상기 제2 탄소 농도보다 낮은 반도체 소자 제조 방법.
  8. 제7 항에 있어서,
    상기 제1 상부 더미 실리콘 전극만 탄소를 포함하는 반도체 소자 제조 방법.
  9. 제7 항에 있어서,
    상기 제1 상부 더미 실리콘 전극을 상기 트리밍하여, 제2 상부 더미 실리콘 전극을 형성하고,
    상기 제1 하부 더미 실리콘 전극을 상기 트리밍하여, 제2 하부 더미 실리콘 전극을 형성하고,
    상기 제2 하부 더미 실리콘 전극의 폭은 상기 제2 상부 더미 실리콘 전극의 폭보다 좁은 반도체 소자 제조 방법.
  10. 제9 항에 있어서,
    상기 제2 상부 더미 실리콘 전극 및 상기 제2 하부 더미 실리콘 전극을 포함하는 상기 제2 더미 실리콘 전극은 T자 형태인 반도체 소자 제조 방법.
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