TWI499003B - Semiconductor device and manufacturing method thereof - Google Patents

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Description

半導體裝置及其製造方法
本發明涉及一種半導體裝置及其製造方法。特別是一種適用於小型化半導體裝置及其製造方法之有效技術。
日本特表2008-506262號公報(專利文獻1)中記載了如下半導體裝置，上述半導體裝置包括：具有相互疊層形成之氮化物蝕刻終止層之多層氮化物疊層體，這些氮化物蝕刻終止層之各個氮化物終止層通過膜形成步驟來加以形成。形成多層氮化物疊層體之方法包括：將基板配置於單一晶片沉積空腔內，並於開始沉積前對基板施加熱衝擊之步驟。第一氮化物蝕刻終止層沉積於基板上，且第二氮化物蝕刻終止層沉積於第一氮化物蝕刻終止層上。此時，第一氮化物蝕刻終止層和第二氮化物蝕刻終止層之膜厚相等。
於國際公開第2002/043151號小冊子(專利文獻2)中記載了利用自對準用氮化矽膜，於n通道型MISFET(金屬絕緣體半導體場效電晶體)產生拉伸應力，並於p通道型MISFET產生壓縮應力之技術內容。而且，專利文獻2中還公開了以下的例子，即於n通道型MISFET中形成了產生拉伸應力之氮化矽膜，與於p通道型MISFET中產生拉伸應力之氮化矽膜和產生壓縮應力之氮化矽膜進行疊層。由此，於n通道型MISFET中產生拉伸應力的同時，緩和於p通道型MISFET中產生之拉伸應力。
[專利文獻1]
日本特表2008-506262號公報
[專利文獻2]
國際公開第2002/043151號小冊子
近年來，具有複數之MISFET(金屬絕緣體半導體場效電晶體)之半導體裝置的小型化正日益深入。為了促進半導體裝置的小型化，所採取的做法一般是，不僅對構成各個MISFET之閘電極進行微小化，還對複數之MISFET進行高密度地配置。也就是說，儘量縮小相鄰MISFET之閘電極間的區域。
於半導體裝置中，於半導體基板上形成複數之MISFET後，再形成為了覆蓋上述複數之MISFET而形成之氮化矽膜，並於上述氮化矽膜上形成氧化矽膜。此時，如果縮小相鄰MISFET之閘電極間的區域，將導致為埋入上述區域而形成之氮化矽膜之埋入特性惡化。因此，雖然氧化矽膜於相鄰的MISFET之閘電極間之某一區域上隔著氮化矽膜而形成，但是形成於氧化矽膜之下層之氮化矽膜之埋入特性的惡化就會反映出來，因而於上述區域上形成之氧化矽膜中產生空隙(void)。
之後，於閘電極間的區域形成複數之貫穿氧化矽膜和氮化矽膜之接觸孔，並於上述接觸孔內形成埋入阻擋導體膜及導體膜之插塞。此時如果氧化矽膜中存在空隙，則於閘電極間之區域上形成的複數之接觸孔就會被空隙連接起來，此後，埋入接觸孔內之阻擋導體膜和導體膜就會流入空隙內部。因此，將阻擋導體膜和導體膜埋入上述接觸孔內而形成的相鄰插塞就會經由已流入空隙之導電材料(阻擋導體膜和導體膜)而造成電氣性短路。於將不同電壓施加給已短路之各個插塞時，半導體裝置之電路將出現動作不良，從而導致產品(半導體裝置)成品率下降。而且，如果不能通過探針檢測出相鄰插塞已發生了短路不良之半導體裝置並將它作為不良產品處理，就會導致半導體裝置之可靠性下降，從而使不良產品流通到市場上。
本發明的目的在於：提供一種即使於半導體裝置日益實現小型化時，也能夠提高半導體裝置可靠性之技術。
本發明的上述內容及上述內容以外的目的和新特徵於本說明書的描述及附圖說明中寫明。
[解決問題之手段]
下面簡要說明關於本專利申請書中所公開之發明中具有代表性之實施方式之概要。
具有代表性之實施方式所涉及之半導體裝置之製造方法包括：步驟a和步驟b。步驟a係於半導體基板上形成含有相鄰之第一MISFET和第二MISFET之複數之MISFET之步驟；步驟b係於上述步驟a後，於包括上述第一MISFET之第一閘電極和上述第二MISFET之第二閘電極間的第一區域之上述半導體基板上形成多層絕緣膜之步驟。此外還包括：步驟c和步驟d。步驟c係於上述步驟b後，於上述多層絕緣膜上形成層間絕緣膜之步驟；步驟d係於上述步驟c後，形成複數之接觸孔之步驟，上述複數之接觸孔貫穿上述層間絕緣膜和上述多層絕緣膜並到達上述半導體基板，且於上述第一區域內沿著上述第一閘電極和上述第二閘電極並列延伸之第一方向而形成。還包括步驟e，步驟e係於上述步驟d後，於上述複數之接觸孔內埋入導電材料以形成插塞之步驟。本實施例中，以上上述之步驟b包括步驟b1和步驟b2，上述步驟b1係於上述半導體基板上形成第一絕緣膜之步驟，其中，上述第一絕緣膜形成於上述複數之MISFET之各個閘電極上且膜厚為第一膜厚；步驟b2係於上述步驟b1之後，於上述第一絕緣膜上形成第二絕緣膜之步驟，其中，上述第二絕緣膜形成於上述複數之MISFET之各個閘電極上且膜厚為比上述第一膜厚厚之第二膜厚。上述多層絕緣膜具有上述第一絕緣膜和上述第二絕緣膜，其中，上述第一絕緣膜和上述第二絕緣膜由同一材料形成，上述層間絕緣膜與上述第一絕緣膜和上述第二絕緣膜由不同的材料形成。
具有代表性之實施方式所涉及之半導體裝置具有第一MISFET和第二MISFET，上述第一MISFET和第二MISFET分別具有閘極絕緣膜、閘電極、側邊隔離膜、源極區域和汲極區域，以及通道形成區域，當上述半導體裝置動作時，於隔著上述閘極絕緣膜之上述閘電極下之半導體基板上形成通道，上述通道於上述通道形成區域內。而且，半導體基板上還具有為了覆蓋上述第一MISFET和第二MISFET而形成之多層絕緣膜。其中，上述半導體基板具有於上述第一MISFET之閘電極和上述第二MISFET之閘電極之間的第一區域。
此外還具有：層間絕緣膜，上述層間絕緣膜形成於上述多層絕緣膜上，且膜厚比上述多層絕緣膜厚；以及複數之插塞，上述複數之插塞形成於上述層間絕緣膜和上述多層絕緣膜上，且與上述第一MISFET和上述第二MISFET之上述源極區域和上述汲極區域連接。
其中，上述多層絕緣膜具有第一絕緣膜和膜厚比上述第一絕緣膜厚之第二絕緣膜，而且，上述第一絕緣膜和上述第二絕緣膜由同一材料形成，上述層間絕緣膜與上述第一絕緣膜和上述第二絕緣膜由不同的材料形成。
[發明之效果]
下面簡要說明關於本專利申請書中所公開的發明中根據具有代表性之實施方式所得到的效果。
所獲得的效果就是：即使於半導體裝置日益實現小型化時，也能夠提高半導體裝置之可靠性。
於以下實施方式中，為了便於敍述，於必要時有時將本專利申請書中的實施方式分幾個部分進行說明，除了需要特別說明的以外，這些都不是彼此獨立且無關係的，而係與單一例子中的各部分或者其他部分之詳細內容及一部分或全部之變形例等相互關聯的。
另外，於以下實施方式中提及要素數等(包括個數、數值、量、範圍等)時，除了特別說明及原理上已經明確限定了特定的數量等除外，上述的特定數並非指固定的數量，而係可大於等於該特定數或可小於等於該特定數。
而且，於以下實施方式中，除了特別說明及原理上已經明確了是必要時除外，上述的構成要素(包括步驟要素等)也並非是必須之要素。
同樣地，於以下實施方式中提及的構成要素等的形狀、位置關係等時，除了特別說明時及原理上已經明確了並非如此時，實質上包括與上述形狀等相近或者類似的。同理，上述的數值及範圍也同樣包括與其相近及類似的。
以下根據附圖詳細說明本發明之實施方式。於實施方式之所有圖中，原則上對具有同一功能之構件採用同一符號，並省略掉重複的說明。另外，為了使圖面簡單易懂，有時會給平面圖加上剖面線。
(實施方式1)
從降低半導體裝置成本的觀點出發，正在不斷地研究如何從一塊半導體晶片上獲得更多的半導體晶片的數量。因為從一塊半導體晶片上獲得半導體晶片的數量越多，就越能夠降低一個半導體晶片之單價，從而能降低半導體裝置之成本。因此，為了從一塊半導體晶片上獲得更多的半導體晶片的數量，所採取的做法就是縮小每一個半導體晶片之尺寸。
例如，於半導體晶片上形成有由複數之MISFET(金屬絕緣體半導體場效電晶體)構成之積體電路。上述半導體晶片的小型化係靠縮短每一個MISFET之閘電極之閘極長度(通道方向上之寬度)和縮小相鄰MISFET之閘電極間的區域來實現的。具體地說就是於具有邏輯門之邏輯電路中，縮短閘極長度並縮小閘電極間的區域。同樣地，半導體裝置的小型化，不僅需要縮小邏輯電路之半導體晶片，還需要縮小具有SRAM(靜態隨機存取記憶體)積體電路之半導體晶片。
但是，於SRAM中，通常不對閘電極之閘極長度進行縮短，而是通過縮小閘電極間的區域來實現小型化。如上述，於推進實現SRAM的小型化時，不對閘電極之閘極長度進行縮短的主要理由如下。如果為了實現半導體裝置的小型化而縮短閘電極之閘極長度，將有可能出現閘電極之加工尺寸偏差增大之傾向。因此，如果於SRAM中過度縮短閘極長度，那麼於構成SRAM之複數之MISFET之閘極長度之偏差就會增大。一旦閘極長度偏差增大，就會造成SRAM之動作容限變小，從而導致SRAM存儲運行之穩定性下降。換句話說就是因為於SRAM中，閘極長度之加工偏差對存儲運行的影響很大，所以，為了確保存儲運行之穩定性，不能大幅度縮短SRAM中閘電極之閘極長度。即，閘極長度之加工偏差隨著閘電極的微型化而增大，但是，對於上述閘極長度之加工偏差，就動作容限(動作邊限)方面而言，對構成SRAM之MISFET的要求比對構成邏輯電路之MISFET的要求更嚴格。因此，於構成邏輯電路之MISFET中，通過縮短閘極長度並縮小閘電極間的區域來實現積體電路的小型化。而於構成SRAM之MISFET中，不通過縮短閘極長度而僅通過縮小閘電極間的區域來實現SRAM的小型化。
因此，於閘電極間的區域之縮小方面，和可通過與縮短閘極長度並用來實現積體電路小型化之邏輯電路相比，SRAM的小型化進展得更深入。例如，以一個邏輯電路和一個SRAM實現同樣程度的小型化為例，於邏輯電路中，需要同時縮短閘極長度和縮小閘電極間的區域，由於縮短了閘極長度，所以可相應減少閘電極之間區域之縮小範圍。相反的，SRAM的小型化主要靠縮小閘電極間的區域來實現。因此，為了使邏輯電路和SRAM實現同樣程度的小型化，SRAM之閘電極間的區域必須更加狹窄。如上述，於SRAM中，閘電極間的區域變窄的傾向非常顯著。
於半導體裝置中，於半導體基板上形成複數之MISFET後，為覆蓋上述複數之MISFET而形成氮化矽膜，並於上述氮化矽膜上形成氧化矽膜。此時，如果相鄰MISFET之閘電極間的區域變得狹窄，就會出現為了埋入上述區域而形成之氮化矽膜之埋入特性惡化等問題。在由於半導體晶片小型化而導致閘電極間的區域變窄時，上述氮化矽膜之埋入特性更加明顯惡化。因此，為了實現邏輯電路和SRAM的小型化而縮小閘電極間的區域，導致了埋入上述閘電極間區域之氮化矽膜之埋入特性的惡化，特別是於SRAM中。如上述，由於於SRAM中對閘電極間區域之縮小之範圍要比在邏輯電路中縮小之範圍大，所以SRAM中埋入閘電極間區域之氮化矽膜之埋入特性之惡化比邏輯電路更加明顯。
於實施方式1中，以SRAM為半導體裝置之一例進行了說明。但是，實施方式1之技術思想並不僅限於SRAM，對邏輯電路以及具有DRAM或快閃記憶體器等非易失性記憶體等積體電路都適用，適用範圍非常廣。
首先，對構成SRAM之存儲單元MC之等效電路進行說明。圖1係實施方式1中SRAM之存儲單元MC之等效電路圖。如圖1所示，上述存儲單元MC配置於一對互補性資料線(資料線DL、資料線/DL)和字元線WL之交叉部，並且由一對驅動用MISFETQd1、Qd2、一對負載用MISFETQp1、Qp2以及一對傳送用MISFETQt1、Qt2構成。驅動用MISFETQd1、Qd2和傳送用MISFETQt1、Qt2由n通道型MISFET構成；負載用MISFETQp1、Qp2由p通道型MISFET構成。
於構成存儲單元MC之上述6個MISFET中，驅動用MISFETQd1和負載用MISFETQp1構成CMOS逆變器INV1；驅動用MISFETQd2和負載用MISFETQp2構成CMOS逆變器INV2。這一對CMOS逆變器INV1、INV2之相互輸出/輸入端(存儲節點A、B)交叉耦合，構成作為存儲1位元資訊之資訊存儲部之觸發電路。上述觸發電路之一個輸出/輸入端(存儲節點A)與傳送用MISFETQt1之源極區域、汲極區域中之一個區域相連接；而另一個輸出/輸入端(存儲節點B)與傳送用MISFETQt2之源極區域、汲極區域中之一個區域相連接。
傳送用MISFETQt1之源極區域、汲極區域中之另一個區域與資料線DL相連接；傳送用MISFETQt2之源極區域、汲極區域中之另一個區域與資料線/DL相連接。觸發電路之一端(負載用MISFETQp1、Qp2各自之源極區域)連接於供給電源電壓(Vcc)之佈線上；另一端(驅動用MISFETQd1、Qd2各自之源極區域)連接於供給基準電壓(Vss)之佈線上。
下面說明上述電路之動作情況。當一個CMOS逆變器INV1之存儲節點A係高電位(「H」)時，驅動用MISFETQd2為導通狀態，所以另一個CMOS逆變器INV2之存儲節點B就變為低電位(「L」)。因此，驅動用MISFETQd1為截止狀態，且存儲節點A之高電位(「H」)得以保持。也就是說，通過將一對CMOS逆變器INV1、INV2交叉耦合之鎖存電路來保持相互存儲節點A、B之狀態不變，並於施加了電源電壓時，將資訊進行保存。
字元線WL連接於傳送用MISFETQt1、Qt2之各個閘電極上，並通過上述字元線WL控制傳送用MISFETQt1、Qt2之導通、非導通。也就是說，當字元線WL係高電位(「H」)時，傳送用MISFETQt1、Qt2為導通狀態，由於與鎖存電路和互補性資料線(資料線DL、資料線/DL)電連接，所以存儲節點A、B之電位狀態(「H」或「L」)就顯示於資料線DL、資料線/DL上，並被作為存儲單元MC之資訊被讀出。
為了將資訊寫入存儲單元MC，將字元線WL置為高電位「H」，而將傳送用MISFETQt1、Qt2置為導通狀態，並將資料線DL、資料線/DL上之資訊傳送給存儲節點A、B。如上述，便可使SRAM動作。
下面參考圖2說明上述SRAM之平面配置結構之一例。圖2係一表示SRAM之平面配置結構之平面圖。例如，圖2示出了構成SRAM之四個存儲單元MC1~MC4(4位元)。用其中之一個存儲單元MC1說明存儲單元之平面配置結構。
例如，如圖2所示，SRAM之存儲單元MC1由6個場效電晶體構成，這6個場效電晶體分別是：形成於半導體基板上之一對驅動用MISFETQd1、Qd2，一對負載用MISFETQp1、Qp2以及一對傳送用MISFETQt1、Qt2。此時，一對驅動用MISFETQd1、Qd2和一對傳送用MISFETQt1、Qt2由n通道型MISFET構成；一對負載用MISFETQp1、Qp2由p通道型MISFET構成。
具體而言，由元件分離區域STI將半導體基板分隔為複數之有源區An1、An2、An3、An4、Ap1、Ap2、Ap3、Ap4。由元件分離區域STI分隔出之複數之有源區An1、An2、An3、An4、Ap1、Ap2、Ap3、Ap4以沿半導體基板之第一方向(圖2中為縱向)並列延伸之方式配置，構成一個由元件分離區域STI將複數之有源區An1、An2、An3、An4、Ap1、Ap2、Ap3、Ap4之外圍包圍起來之結構。於形成n通道型MISFET之有源區An1、An2、An3、An4中，通過將磷、砷等n型雜質導入有源區An1、An2、An3、An4內而形成源極區域和汲極區域。而且，於源極區域和汲極區域之間的有源區An1、An2、An3、An4上隔著閘極絕緣膜形成閘電極G。閘電極G於與有源區An1、An2、An3、An4延伸之第一方向交叉之第二方向(橫向)上延伸。由此，n通道型MISFET就由形成於有源區An1、An2、An3、An4上之閘電極G和夾著閘電極G而形成於有源區An1、An2、An3、An4內之源極區域和汲極區域形成。同樣地，p通道型MISFET就由形成於有源區Ap1、Ap2、Ap3、Ap4上之閘電極G和夾著閘電極G而形成於有源區Ap1、Ap2、Ap3、Ap4內之源極區域和汲極區域形成。
例如，於SRAM之存儲單元MC1中，通過形成於有源區An1之源極區域和汲極區域以及兩個閘電極G，於同一有源區An1形成驅動用MISFETQd1和傳送用MISFETQt1；通過形成於有源區Ap1之源極區域和汲極區域以及閘電極G形成負載用MISFETQp1；通過形成於有源區Ap2之源極區域和汲極區域以及閘電極G形成負載用MISFETQp2。同樣地，通過形成於有源區An2之源極區域和汲極區域以及閘電極G，於同一有源區An2形成驅動用MISFETQd2和傳送用MISFETQt2。
於SRAM之存儲單元MC1中，例如，於形成在有源區An1之驅動用MISFETQd1和傳送用MISFETQt1中，插塞PLG與源極區域和汲極區域電連接。而且，形成負載用MISFETQp1之有源區Ap2和構成負載用MISFETQp2之閘電極G通過共用接觸插塞SCNT電連接。
接下來，以沿圖2之A-A線切斷之兩個傳送用MISFETQt2為例說明構成SRAM的MISFET之結構。兩個傳送用MISFETQt2係存儲單元MC1中的傳送用MISFETQt2和存儲單元MC2中的傳送用MISFETQt2。因為傳送用MISFETQt2由n通道型MISFET構成，所以圖3中傳送用MISFETQt2為n通道型MISFET。
圖3係構成SRAM之兩個n通道型MISFET之剖面結構圖，係沿圖2之A-A線切斷之剖面圖。用上述圖3來說明實施方式1中n通道型MISFET之結構。由於圖3所示之兩個n通道型MISFET結構大致相同，因此以一個n通道型MISFET(例如圖3左側之MISFET)為例說明其結構。
如圖3所示，於半導體基板1S上形成有p型阱PWL1(有源區An2)，於已形成有p型阱PWL1之半導體基板1S上形成有閘極絕緣膜GOX。而且，於閘極絕緣膜GOX上形成有閘電極G1(圖3右側之MISFET中為閘電極G2)。於實施方式1中，閘極絕緣膜GOX例如由氧化矽膜構成。另一方面，閘電極G1作為導電膜例如由多晶矽膜PF和矽化鎳膜CS之疊層膜構成。多晶矽膜PF中導入有如磷等n型雜質，以使n通道型MISFET之閾值電壓得以調節。形成於上述多晶矽膜PF上之矽化鎳膜CS係為了實現閘電極G1之低電阻化而形成的。於閘電極G1兩側側壁上形成有側邊SW。上述側邊SW例如由氧化矽膜、氮化矽膜或者氮氧化矽膜等絕緣膜形成。上述側邊SW還可以由層疊這些絕緣膜後形成之疊層膜形成。實施方式1所示之矽化物膜係由矽化鎳膜CS形成，也可以由矽化鉑膜、矽化鈷膜或者矽化鈦膜等形成。同樣地，閘電極G1係於多晶矽膜上形成矽化物膜的情況，但也適用於使用了金屬膜之全金屬閘電極結構。
於側邊SW正下方之p型阱PWL1內，形成有對準閘電極G1設置之淺n型雜質擴散區EX。上述淺n型雜質擴散區EX係將磷(P)、砷(As)等n型雜質導入半導體基板1S中而形成之半導體區域。而且，於淺n型雜質擴散區EX外側之p型阱PWL1內，對準側邊SW形成有深n型雜質擴散區NR。上述深n型雜質擴散區NR也係將磷、砷等n型雜質導入半導體基板1S中而形成之半導體區域。就這樣，由一對淺n型雜質擴散區EX和一對深n型雜質擴散區NR形成了n通道型MISFET之源極區域和汲極區域。此外，於深n型雜質擴散區NR表面形成有為了實現低電阻化之矽化鎳膜CS。按以上上述去做，便於半導體基板1S上形成了n通道型MISFET。
如圖2所示，SRAM中不僅形成有n通道型MISFET(傳送用MISFETQt1、Qt2、驅動用MISFETQd1、Qd2)，還形成有p通道型MISFET(負載用MISFETQp1、Qp2)。構成上述SRAM之p通道型MISFET之結構也大致與圖3所示之n通道型MISFET之結構相同。不同之處是：半導體區域之導電型相反。具體地說就是，圖3所示之n通道型MISFET形成於p型阱PWL1上，但p通道型MISFET形成於n型阱上。而且，於n通道型MISFET中，由淺n型雜質擴散區EX和深n型雜質擴散區NR構成源極區域和汲極區域，而於p通道型MISFET中，由淺p型雜質擴散區和深p型雜質擴散區構成源極區域和汲極區域。
如上述，圖2係SRAM之存儲單元MC1例如由四個n通道型MISFET和兩個p通道型MISFET構成之示意圖。
如圖3所示，構成SRAM之兩個n通道型MISFET鄰接形成，由於SRAM的小型化，例如圖3所示之兩個n通道型MISFET之閘電極G1和閘電極G2間的距離(區域)變小。此時，為覆蓋n通道型MISFET而形成了氮化矽膜，但將上述氮化矽膜埋入閘電極間的區域之特性(埋入特性)不僅與閘電極間的距離有關，還與閘電極G1、G2的高度有關。即：只要閘電極G1、G2的高度較低，即使閘電極間的距離變小，氮化矽膜之埋入特性也不會過度惡化。換句話說就是，只要閘電極G1、G2的高度越高，即使閘電極間的距離很大，氮化矽膜之埋入特性也會惡化。因此，使用被稱為縱橫比之指標作判斷氮化矽膜之埋入特性之指標。
此外，本實施方式中所示之閘電極間的區域為於閘電極側壁上形成之側邊SW間的區域。
下面參考圖3對上述縱橫比進行說明。於圖3中，首先，設定閘電極G1和閘電極G2間的距離為距離S0。嚴格地講，距離S0指的是：於閘電極G1側壁上形成之側邊SW和於閘電極G2側壁上形成之側邊SW間的距離。但於本說明書中，為方便起見，將距離S0稱為閘電極間的距離。其次，設定閘電極G1和閘電極G2的高度為高度h0。上述高度h0被定義為半導體基板1S之主表面和閘電極G1、G2之上表面間的距離。
此時，縱橫比被定義為(h0/S0)。例如，假設閘電極的高度h0為一定值，則閘電極間的距離(即距離S0)越小，縱橫比就會越大。於這樣的情況下，隨著距離S0變小，氮化矽膜之埋入特性會更惡化。由此可得知：縱橫比越大，則氮化矽膜之埋入特性越惡化。
SRAM的小型化係通過維持閘電極G1、G2之閘極長度不變並縮小閘電極G1和閘電極G2間的距離來實現的。根據MISFET之定標律(scaling law)，維持閘電極G1、G2之閘極長度不變，就等於是維持閘電極G1、G2的高度不變。由此可以認為閘電極G1、G2的高度h0固定為一定值。另一方面，因為SRAM的小型化係通過縮小閘電極G1和閘電極G2間的距離來實現的，所以，表示閘電極間的距離S0由於SRAM的小型化而變小。因此，由(h0/S0)定義的縱橫比由於SRAM的小型化而增大。縱橫比增大也就意味著氮化矽膜之埋入特性越惡化。由此可知：可用縱橫比來判斷氮化矽膜之埋入特性因SRAM的小型化而變惡化。
此外，於實施方式1中，閘電極G1、G2間的距離S0被作為於閘電極G1、G2側壁上形成之側邊SW之間距離S0。於實施方式1中，閘電極G1、G2的高度h0於70~100nm左右，閘電極G1、G2間的距離於100~140nm左右，側邊SW的寬度於20~40nm左右。此時，距離S0為20~100nm左右。
如圖2所示，於SRAM中，閘電極G1和閘電極G2以相互平行之方式配置。因此可以認為閘電極G1和閘電極G2間的距離為一定值，閘電極G1和閘電極G2間的縱橫比也為一定值。但實際上，即使閘電極G1和閘電極G2間的距離(S0)為一定值，縱橫比也會因存在於閘電極G1和閘電極G2下之區域是有源區還是元件分離區域而發生變化。對於存在於閘電極G1和閘電極G2下之區域是元件分離區域之位置，其縱橫比大於存在於閘電極G1和閘電極G2下之區域是有源區之位置之縱橫比。也就是說，存在於閘電極G1和閘電極G2下之區域是元件分離區域之位置是SRAM中縱橫比變高之位置，此位置是氮化矽膜之埋入特性最容易產生惡化之位置。
下面說明理由。如圖2所示，以相互平行之方式配置之閘電極G1和閘電極G2，跨越有源區An2、元件分離區域STI以及有源區An3而延伸。此時，沿圖2之A-A線切斷之剖面圖即是圖3。也可以說，上述圖3係存在於閘電極G1和閘電極G2下之區域係有源區An2之一例。此時，縱橫比為(h0/S0)。
與此相對，圖4係沿圖2之B-B線切斷之剖面圖。也就是說，圖4係存在於閘電極G1和閘電極G2下之區域為元件分離區域STI之一例。下面分析上述圖4中閘電極G1和閘電極G2間的縱橫比。由圖4所示可知：元件分離區域STI形成於半導體基板1S之主表面上，但是，元件分離區域STI表面被削而形成有深度為d的槽。也就是說，於閘電極G1側壁上和閘電極G2側壁上分別形成有側邊SW，但暴露於上述側邊SW間的元件分離區域STI被削而形成有深度為d的槽。下面對上述形成深度為d的槽的理由進行說明。
形成覆蓋閘電極G1、G2之氧化矽膜，並對上述氧化矽膜進行各向異性蝕刻，由此形成側邊SW。由於此時的各向異性蝕刻而使露出的元件分離區域STI表面被蝕刻。即，為了覆蓋閘電極G1、G2而形成的膜為氧化矽膜，並且元件分離區域STI也被氧化矽膜填埋，由此可看出，對形成側邊SW之氧化矽膜進行之各向異性蝕刻，使得元件分離區域STI之一部分也被蝕刻。結果是使露出的元件分離區域STI表面被蝕刻，而於元件分離區域STI形成深度為d的槽。
與此相對，如圖3所示，當存在於閘電極G1和閘電極G2下之區域係有源區An2時，有源區An2係以矽為主體之區域，與形成於上述有源區An2上之氧化矽膜不同。因此，即使對為了覆蓋閘電極G1、G2而形成的氧化矽膜進行各向異性蝕刻，並於閘電極G1、G2側壁上形成側邊SW，露出之有源區An2也不會被蝕刻。結果是有源區An2不會被削去，因而也就不會形成槽。
另外，於半導體裝置之製造步驟中要進行各種各樣的清洗步驟，比起以矽為主體之區域，氧化矽膜更容易於清洗步驟中被除去。因此，從側邊SW露出之元件分離區域STI比從側邊SW露出之有源區An2更容易被削去。
如上述，如圖4所示，當存在於閘電極G1和閘電極G2下之區域係元件分離區域STI時，閘電極G1和閘電極G2間的縱橫比為(H0/S0)。此時，高度H0係從閘電極G1、G2之半導體基板1S之主表面算起的高度h0和形成於元件分離區域STI表面之槽之深度d之和(H0=h0+d)。因此，假設圖3、圖4中閘電極G1和閘電極G2間的距離(即距離S0)相等，圖4所示之縱橫比(H0/S0)就比圖3所示之縱橫比(h0/S0)大。由此可知：存在於閘電極G1和閘電極G2下之區域係元件分離區域STI之位置(圖4)之縱橫比，比存在於閘電極G1和閘電極G2下之區域係有源區An2之位置(圖3)之縱橫比大。由此可知：存在於閘電極G1和閘電極G2下之區域係元件分離區域STI之位置，為SRAM中縱橫比變高之位置，此位置係氮化矽膜之埋入特性最容易產生惡化之位置。
實施方式1之結構如下：於具有閘電極G1和閘電極G2之間區域之半導體基板1S上，先形成氮化矽膜作為絕緣膜，之後再形成如氧化矽膜作為層間絕緣膜。如前上述，於具有閘電極G1和閘電極G2之間區域之半導體基板1S上，是先形成氮化矽膜後再形成氧化矽膜。因此，埋入於閘電極G1和閘電極G2之間區域之氮化矽膜之埋入特性變得至關重要。
下面，參考附圖(圖5~圖9)說明於具有閘電極G1和閘電極G2之間區域之半導體基板上，不是直接形成作為層間絕緣膜之氧化矽膜，而是於形成氮化矽膜後再形成氧化矽膜之情形。圖5~圖9係對應沿圖2之A-A線切斷之剖面圖。
首先，對於具有閘電極G1和閘電極G2之間區域之半導體基板1S上直接形成氧化矽膜時所產生之不良現象進行說明。如圖5所示，於具有閘電極G1和閘電極G2之間區域之半導體基板1S上形成氧化矽膜TS。之後，如圖6所示，利用光蝕刻技術和蝕刻技術形成貫穿氧化矽膜TS並到達形成於半導體基板1S內之源極區域(特別是深n型雜質擴散區NR)和汲極區域(特別是深n型雜質擴散區NR)之接觸孔CNT1。通常情況下，此時的接觸孔CNT1形成於閘電極G1和閘電極G2的正中間，但這裏係由於光蝕刻技術下的錯位(未對齊)而導致接觸孔CNT1的位置偏向於閘電極G1一側(參考圖6)之情形。所以，接觸孔CNT1與側邊SW接觸。但由於上述側邊SW也由與氧化矽膜TS一樣，由氧化矽膜形成，所以上述側邊SW將被蝕刻。於是，因為形成的接觸孔CNT1與閘電極G1接近，所以提高了埋入接觸孔CNT1而形成的插塞與閘電極G1發生短路不良之可能性。而且，因為接觸孔CNT1的位置偏向於閘電極G1一側，所以接觸孔CNT1底部之一部分就會與尚未形成有矽化鎳膜CS之淺n型雜質擴散區EX接觸。結果造成了由導電材料埋入接觸孔CNT1而形成的插塞與源極區域或者汲極區域之接觸電阻升高。
因此，不是直接於具有閘電極G1和閘電極G2之間區域之半導體基板1S上形成氧化矽膜，而是先形成氮化矽膜後再於上述氮化矽膜上形成氧化矽膜。具體內容如圖7所示，於具有閘電極G1和閘電極G2之間區域之半導體基板1S上形成氮化矽膜SN後，再於上述氮化矽膜SN上形成氧化矽膜TS。
接下來，如圖8所示，利用光蝕刻技術和蝕刻技術對氧化矽膜TS進行蝕刻並形成接觸孔CNT1。這裏係由於光蝕刻技術下的錯位(未對齊)而導致接觸孔CNT1的位置偏向於閘電極G1一側之情形。但是，因形成有與氧化矽膜TS的蝕刻選擇比剛好之氮化矽膜SN，所以接觸孔CNT1不會貫穿氮化矽膜SN並被蝕刻。因此，即使接觸孔CNT1偏向於閘電極G1一側而形成，但因為氮化矽膜SN作用為蝕刻阻止膜，所以形成於氮化矽膜SN下層之側邊SW也不會被蝕刻。
接著，如圖9所示，對於接觸孔CNT1的底部露出之氮化矽膜SN進行蝕刻。於這裏，因為進行氮化矽膜SN的蝕刻，所以由氧化矽膜形成之側邊SW不被蝕刻，而會沿著側邊SW自對準地形成接觸孔CNT1。結果是，即使接觸孔CNT1偏向於閘電極G1一側，接觸孔CNT1的底部也會自對準地與形成於深n型雜質擴散區NR上之矽化鎳膜CS接觸。
因此，即使接觸孔CNT1偏向於閘電極G1一側而形成，側邊SW也不會被蝕刻，所以能夠確保由導電材料埋入接觸孔CNT1而形成的插塞與閘電極G1間的距離。由此就能夠抑制插塞與閘電極G1間的短路不良。而且，因為所形成的接觸孔CNT1的底部自對準地與矽化鎳膜CS接觸，所以能夠抑制插塞與源極區域、汲極區域的接觸電阻的升高。
如上述，於具有閘電極G1和閘電極G2之間區域之半導體基板1S上先形成氮化矽膜後，再於上述氮化矽膜上形成氧化矽膜，由此可獲得如下效果：能夠抑制由於接觸孔CNT1的錯位所導致的短路不良以及接觸電阻的升高。換句話說就是絕緣膜即氮化矽膜作用為蝕刻阻止膜。此項技術被稱為SAC(Self Align Contact：自對準接觸)技術。也就是說，於具有閘電極G1和閘電極G2之間區域之半導體基板1S上形成之氮化矽膜SN具有實現SAC技術之功能，因此就具有了能夠抑制因接觸孔CNT1的錯位而導致不良發生之功能。
此外，上述絕緣膜即氮化矽膜SN(即絕緣膜)還具有其他功能。下面對其他功能進行說明。近年來，作為謀求MISFET的高性能化的技術出現了一種變形矽技術。所謂的變形矽技術就是通過將變形引起的應力施加給MISFET的通道形成區域，以提高於通道中流動的載流子(電子、空穴)的遷移率的技術。根據上述變形矽技術，通過提高於通道中流動的載流子的遷移率，由此可實現MISFET的高性能化。
具體來說就是，於n通道型MISFET中，通過將1.3GPa~1.7GPa之拉伸應力施加給半導體基板內之通道區域，以提高電子的遷移率。另一方面，於p通道型MISFET中，通過將與拉伸應力相反之壓縮應力施加給半導體基板內之通道區域，以提高空穴的遷移率。此時，使於p通道型MISFET中產生的壓縮應力大小於1.3GPa~1.7GPa左右。此外，實施方式1所示之拉伸應力和壓縮應力係方向相反之應力，其值分別用絕對值表示。也就是說，當將於p通道型MISFET中產生之壓縮應力表示為1.3GPa~1.7GPa時，就能夠將於n通道型MISFET中產生之拉伸應力表示為-1.3GPa~-1.7GPa。於以下的說明中表示應力的值基本上都是用絕對值表示。
如上述，變形矽技術使半導體基板內產生應力。具有產生上述應力功能的正是上述氮化矽膜SN。也就是說，氮化矽膜SN之晶格常數和構成半導體基板的矽之晶格常數之差導致了應力的產生，而該應力又使半導體基板之通道內產生應力。具體地說就是，為了於產生應力之氮化矽膜SN上產生內部應力，氮化矽膜SN之膜厚需要於一個規定膜厚以上。
下面說明用實施方式1上述之SAC用的氮化矽膜作為產生上述應力的膜之優點。當初的主流是於通道區域產生雙軸應力，這是產生上述變形矽技術的背景。雙軸應力是指於閘極長度方向和柵寬方向產生的應力。實驗證明：於利用上述雙軸應力的情況下，驅動電流不會增加到所希望的那麼大。特別是於p通道型MISFET中，電流的增加很少。這是因為於閘極長度方向上產生的應力雖能使電流增加，但是於柵寬方向上產生的應力卻使電流減少的緣故。因此，人們追求的目標是使應力僅於閘極長度方向上產生之單軸應力。於實施方式1中上述之SAC用的氮化矽膜，雖然膜本身產生的應力具有雙軸性，但因為氮化矽膜是沿著閘電極側壁而形成，所以會從閘電極之一個側壁朝著另一個側壁產生很大的應力。即從如圖2所示之各個閘電極G可知：為確保電流量，一般情況下是使閘電極以柵寬方向的長度變長之方式延伸。而且，為了達到高速運行之目的，一般又是以縮短閘極長度方向上的長度之方式來進行定標(scaling)。因此，於使用SAC用的氮化矽膜來覆蓋閘電極時，可使於閘極長度方向上產生之應力比於柵寬方向上產生之應力變大很多。也就是說，可使應力主要產生於閘極長度方向上。
為了利用這種應力而使MISFET之電流增加時，需要於位於源極區域和汲極區域之間、且位於閘電極下部之通道區域之整個區域都產生應力。即於n通道型MISFET中，將閘極長度方向的單軸拉伸應力(使矽原子間的距離擴大之應力)施加於整個通道區域；於p通道型MISFET中，將閘極長度方向的單軸壓縮應力(使矽原子間的距離縮短之應力)施加於整個通道區域。因此，n通道型MISFET和p通道型MISFET之應力值設定於1.3GPa~1.7GPa的範圍內。當值很小時，例如為100MPa左右時，上述應力僅對閘電極端部附近有影響，而電流沒有增加。而且，因為有必要於整個通道區域產生應力，所以於閘電極之閘極長度較長之MISFET中效果很小。於實施方式1中所假設的是：閘電極之閘極長度不超過130nm，較理想的是不超過90nm，更理想的是不超過65nm。
此外，於實施方式1中，於說明氮化矽膜SN之埋入特性時，假設於維持閘極長度的同時，縮小各閘電極間的距離時的情況，但除此以外，縮短閘極長度且縮小各閘電極間的距離時也能獲得同樣的效果。也就是說，如上述，於閘極長度不超過130nm、不超過90nm、甚至不超過65nm時都適用。
從以上之敍述可知：於具有閘電極G1和閘電極G2之間區域之半導體基板1S上形成的絕緣膜(即氮化矽膜SN)具有實現SAC技術之第一功能和實現變形矽技術之第二功能。因為於具有閘電極G1和閘電極G2之間區域之半導體基板1S上，是先形成實現上述功能之氮化矽膜SN的，所以如果閘電極G1和閘電極G2間的區域變窄，則會導致出現填埋上述區域之氮化矽膜SN之埋入特性惡化的問題。
隨著SRAM的小型化的深入推進，閘電極G1和閘電極G2間的區域(距離)將變更窄而縱橫比將會更高。如果縱橫比升高，則埋入閘電極G1和閘電極G2之間區域(距離)之氮化矽膜SN之埋入特性就會惡化。由此可知：使上述氮化矽膜SN之膜厚變薄係抑制上述氮化矽膜SN之埋入特性惡化的方法之一。但是，如上述，氮化矽膜SN具有使應力產生以實現變形矽技術之功能，為了產生內部應力，就需要使產生應力之氮化矽膜SN之膜厚於一定的膜厚以上。因此，如果實現了SRAM的小型化，則一方面，閘電極G1和閘電極G2間的區域(距離)就會變窄而縱橫比將會升高，另一方面，由於需要確保氮化矽膜SN之膜厚，所以，特別是造成了氮化矽膜SN之埋入特性的惡化。具體地說就是，如果閘電極G1和閘電極G2間的區域(距離)變窄，而縱橫比大於等於1.4，且氮化矽膜SN之膜厚至少達到閘電極G1和閘電極G2間的區域(距離)的1/2時，氮化矽膜SN之埋入特性就會顯著惡化。
接下來，利用本案發明人所研究探討之比較例來說明由於氮化矽膜SN之埋入特性惡化而產生的問題。之後，說明為解決上述問題的實施方式1之技術思想。
圖10~圖14係剖面圖，係本案發明人所研究探討的比較例中半導體裝置之製造步驟。圖10~圖14的左側部分係沿圖2之B-B線切斷之剖面圖；圖10~圖14的右側部分係沿圖2之C-C線切斷之剖面圖。
首先，圖10係於半導體基板1S上形成了MISFET之狀態。於圖10的左側部分，於形成於半導體基板1S上之元件分離區域STI上，閘電極G1和閘電極G2相隔一定距離而形成，於閘電極G1側壁和閘電極G2側壁上形成有側邊SW。另一方面，於圖10的右側部分，於由元件分離區域STI分隔出的有源區An2、An3上分別形成有p型阱PWL1、PWL2。而於上述p型阱PWL1、PWL2上形成有深n型雜質擴散區NR。而且，於上述深n型雜質擴散區NR之表面上形成有矽化鎳膜CS。
接下來，如圖11所示，為了覆蓋閘電極G1和閘電極G2而於半導體基板1S上依次形成氮化矽膜SN1~SN3。具體地說就是，通過電漿CVD法於半導體基板1S上形成氮化矽膜SN1後，再對上述氮化矽膜SN1進行紫外線照射。上述紫外線照射具有為了於氮化矽膜SN1的膜內產生拉伸應力而將氮化矽膜SN1進行燒結的作用。之後，通過電漿CVD法於氮化矽膜SN1上形成氮化矽膜SN2，並對上述氮化矽膜SN2進行紫外線照射。最後，通過電漿CVD法於氮化矽膜SN2上形成氮化矽膜SN3，並對上述氮化矽膜SN3進行紫外線照射。由此，便可形成氮化矽膜SN1~SN3。
如上述分三層形成氮化矽膜SN1~SN3，是為了於形成各個氮化矽膜SN1~SN3以後，依次進行紫外線照射，讓氮化矽膜SN1~SN3的膜內有效地產生應力。如前上述分別依次形成氮化矽膜SN1~SN3之技術於日本專利申請書特願2007-154280號公報中有所記載。
但是，上述技術係於相同的形成條件下且以相等的膜厚形成氮化矽膜SN1~SN3的。具體地說就是，假設氮化矽膜SN1~SN3於閘電極G1上之各個膜厚都為相同膜厚t1，則疊層後氮化矽膜SN1~SN3之總膜厚T0就為T0=t1+t1+t1。
理想情形是保形地形成疊層後之氮化矽膜SN1~SN3，但實際上一般不會保形地形成。也就是說，存於以下的傾向。即，閘電極G1、G2上之氮化矽膜SN1~SN3之膜厚最厚，而形成於閘電極G1、G2側壁上之氮化矽膜SN1~SN3之膜厚和形成於閘電極G1、G2間的半導體基板1S(元件分離區域STI)上之氮化矽膜SN1~SN3之膜厚都比閘電極G1、G2上之氮化矽膜SN1~SN3之膜厚薄。以下進行具體地說明，如圖11所示，總膜厚T0表示疊層後之氮化矽膜SN1~SN3於閘電極G1上之總膜厚；總膜厚T1表示疊層後之氮化矽膜SN1~SN3於側邊SW上之總膜厚；總膜厚T2表示形成於閘電極G1、G2間的元件分離區域STI上氮化矽膜SN1~SN3之總膜厚。
此時，T0>T1，T0>T2之關係式成立。假設疊層後之氮化矽膜SN1~SN3各自形成於側邊SW上之膜厚分別為膜厚t4(<t1)、t5(<t1)、t6(<t1)，則能夠表示為T1=t4+t5+t6。同樣地，假設形成於閘電極G1、G2之間的元件分離區域STI上之氮化矽膜SN1~SN3各自的膜厚分別為膜厚t7(<t1)、t8(<t1)、t9(<t1)，則能夠表示為T2=t7+t8+t9。
如上述，於本案發明人所研究探討之比較例中，使閘電極G1上之氮化矽膜SN1~SN3之膜厚相等，其結果就是，於形成最上層之氮化矽膜SN3時，閘電極G1、G2之間區域之縱橫比增大。也就是說，就閘電極G1、G2間的縱橫比而言，已形成氮化矽膜SN1時之縱橫比，比於形成氮化矽膜SN1以前之縱橫比上升了。而且，於氮化矽膜SN1上形成氮化矽膜SN2時縱橫比更高。換句話說，閘電極G1、G2間的縱橫比是隨著依次形成氮化矽膜SN1~SN3而上升的，於埋入形成於最上層之氮化矽膜SN3時，閘電極G1、G2間的縱橫比最大。
因為氮化矽膜SN1~SN3不會保形地形成，所以造成閘電極G1、G2之間的覆蓋特性下降。本說明書中覆蓋特性下降的意思如下：於形成氮化矽膜SN1~SN3之際，形成於閘電極G1、G2側壁上之氮化矽膜SN1~SN3之膜厚、形成於閘電極G1、G2之間之半導體基板1S(元件分離區域STI)上的氮化矽膜SN1~SN3之膜厚都比閘電極G1、G2上的氮化矽膜SN1~SN3之膜厚薄。結果導致了氮化矽膜SN1~SN3之表面形狀不是正錐形，而是垂直形狀或者倒錐形。例如，如果形成於閘電極G1、G2之間之氮化矽膜SN1之覆蓋特性下降，則形成於上述氮化矽膜SN1上之氮化矽膜SN2之覆蓋特性會進一步下降。這是因為：如果氮化矽膜SN1(即形成氮化矽膜SN2時的底膜)之覆蓋特性下降，那麼，上述覆蓋特性的下降就會被反映出來，從而造成氮化矽膜SN2之覆蓋特性進一步下降。因此，由於最上層之氮化矽膜SN3形成於覆蓋特性進一步下降了的氮化矽膜SN2上，所以氮化矽膜SN1~SN3中氮化矽膜SN3之覆蓋特性下降最多。因此，如圖11所示，埋入閘電極G1、G2之間區域之氮化矽膜SN3之表面形狀不是正錐形，而是錐角變成了垂直的形狀。氮化矽膜SN3之埋入特性由此而變惡化。
也就是說，於氮化矽膜SN1~SN3中，形成於最上層之氮化矽膜SN3之埋入特性惡化得最為顯著。特別是，如果閘電極G1和閘電極G2間的區域(距離)變窄，而縱橫比最少是1.4，且氮化矽膜SN1~SN3之總膜厚至少達到閘電極G1和閘電極G2間的區域(距離)的1/2時，則最上層之氮化矽膜SN3之埋入特性的惡化就更加明顯了。
接下來，如圖12所示，於氮化矽膜SN3上形成氧化矽膜TS。此時，因為形成於閘電極G1、G2之間之氮化矽膜SN3之埋入特性惡化，所以就不能於閘電極G1、G2之間充分地埋入氧化矽膜TS，從而產生空隙V。也就是說，因為閘電極G1、G2之間之氮化矽膜SN3之表面形狀不是正錐形，而是垂直形狀，所以形成氧化矽膜TS時的反應氣體不能充分地溢滿閘電極G1、G2之間，而於氧化矽膜TS中產生成為空洞部的空隙V。
之後，如圖13所示，於氧化矽膜TS上形成氧化矽膜PS。接著，利用光蝕刻技術和蝕刻技術，形成貫穿氧化矽膜PS、氧化矽膜TS、氮化矽膜SN1、SN2、SN3並到達矽化鎳膜CS之接觸孔CNT1和接觸孔CNT2。此時，接觸孔CNT1和接觸孔CNT2由空隙V連接起來。
其次，如圖14所示，將阻擋導體膜和導電膜埋入接觸孔CNT1和接觸孔CNT2內，由此形成插塞PLG1和插塞PLG2。此時，埋入接觸孔CNT1和接觸孔CNT2內之阻擋導體膜和導體膜就會流入到空隙V的內部。於是，將阻擋導體膜和導電膜埋入接觸孔CNT1內而形成的插塞PLG1和將阻擋導體膜和導電膜埋入接觸孔CNT2內而形成的插塞PLG2經由已流入空隙V之導電材料(阻擋導體膜和導電膜)而造成電氣性短路。於將不同電壓施加給上述已短路的各個插塞PLG1、PLG2的情況下，將造成半導體裝置的電路動作特性不良，從而導致產品的成品率降低。
如上述，於本案發明人所研究探討之比較例中，將會出現埋入閘電極G1、G2間之氮化矽膜SN3之表面形狀成為垂直形狀的覆蓋特性的下降(埋入特性惡化)之不良現象。其結果就是於形成於氮化矽膜SN3上之氧化矽膜TS中產生空隙V。而且，通過將導電材料(阻擋導體膜和導電膜)埋入上述空隙V，就會出現相鄰插塞PLG1、PLG2短路不良的問題。
因此，實施方式1的目的在於：改善被埋入閘電極G1、G2之間的氮化矽膜SN3之埋入特性。更詳細說明就是，目的之一在於：通過改善氮化矽膜SN3之埋入特性，以防止形成於氮化矽膜SN3上之氧化矽膜TS中產生空隙V。由此可獲得如下效果：能夠防止通過空隙V使相鄰插塞PLG1、PLG2發生短路不良。於實施方式1中，為實現此目的，於疊層形成之氮化矽膜SN1~SN3之製造方法上做了改進。下面，參考附圖對實施方式1之技術思想(半導體裝置之製造方法)進行說明。
下面說明實施方式1中半導體裝置之製造步驟，所使用的附圖基本上係沿圖2之B-B線切斷之剖面圖和沿圖2之C-C線切斷之剖面圖。首先，如圖15所示，準備由已導入了硼(B)等p型雜質的單晶矽製成之半導體基板1S。此時，半導體基板1S為近似圓盤形狀之半導體晶片的狀態。然後，於半導體基板1S之MISFET形成區形成將元件間進行隔離之元件分離區域STI。元件分離區域STI係為了使元件不相互干涉而設置的。可通過如LOCOS(Local Oxidation of Silicon：局部矽氧化)法、STI(Shallow Trench Isolation：淺溝渠隔離)法等形成上述元件分離區域STI。例如，於STI法時，如下上述形成元件分離區域STI。也就是說，通過光蝕刻技術和蝕刻技術於半導體基板1S上形成元件隔離槽。接著，於半導體基板上形成氧化矽膜以埋入元件隔離槽，之後再通過化學機械研磨(CMP：Chemical Mechanical Polishing)法除去形成於半導體基板上無用之氧化矽膜。這樣就能夠形成僅於元件隔離槽內埋入氧化矽膜的分離區域STI。
接下來，將雜質導入被元件分離區域STI隔離出的有源區內來形成阱。例如，於有源區中n通道型MISFET形成區形成p型阱PWL1、PWL2。p型阱PWL1、PWL2係通過離子注入法將例如硼等p型雜質導入半導體基板內而形成的。
接著，於p型阱PWL1、PWL2之表面區域形成用於形成通道之半導體區域(圖中未示出)。上述用於形成通道之半導體區域係為了調節形成通道的閾值電壓而形成的。
接下來，如圖16所示，於半導體基板1S上形成閘極絕緣膜GOX。上述閘極絕緣膜GOX例如由氧化矽膜構成，並能夠通過熱氧化法、ISSG(In-situ Stream Generation：即時蒸氣生成)氧化法等形成。但是，閘極絕緣膜GOX並不限於氧化矽膜，還可以做各種各樣的變更。例如，可以用氮氧化矽膜(SiON)膜用作閘極絕緣膜GOX。也就是說，可以採用將氮導入閘極絕緣膜GOX之結構。與氧化矽膜相比，氮氧化矽膜抑制於膜中產生介面能級、減少電子捕捉等方面的效果更好。因此，能夠提高閘極絕緣膜GOX的耐熱載流子性，從而能夠提高耐絕緣性。而且，與氧化矽膜相比，雜質難以穿透氮氧化矽膜。因此，通過將氮氧化矽膜用作閘極絕緣膜GOX，就能夠抑制由於閘電極之雜質擴散到半導體基板1S一側所引起的閾值電壓的變化。於形成氮氧化矽膜時，例如只要於NO、NO2 或NH3 等含氮之氣體環境下對半導體基板1S進行熱處理即可。而且，於半導體基板1S表面形成由氧化矽膜構成之閘極絕緣膜GOX以後，再於含氮的氣體環境下對半導體基板1S進行熱處理並將氮導入閘極絕緣膜GOX中，也能獲得同樣的效果。
閘極絕緣膜GOX例如也可以由介電常數比氧化矽膜高之高介電常數膜形成。以往，從絕緣強度高、矽-氧化矽介面之電特性和物理性的穩定性優良等觀點出發，使用氧化矽膜作為閘極絕緣膜GOX。但是，隨著元件的小型化，對閘極絕緣膜GOX之膜厚的超薄化要求越來越高。如上述，如果用很薄的氧化矽膜作為閘極絕緣膜GOX，那麼，於MISFET通道內流動的電子就會隧穿由氧化矽膜形成的障壁而流入閘電極，從而產生所謂的隧道電流。
因此，通過使用比氧化矽膜之介電常數高之材料，即使電容相等也使用能夠使物理膜厚增加的高介電常數膜。通過使用高介電常數膜，即使於電容相等的情況下，也能夠使物理膜厚增加，所以能夠減少漏電流。特別是，雖然氮化矽膜也是介電常數比氧化矽膜高的膜，但於實施方式1中，最好使用介電常數比上述氮化矽膜還要高的高介電常數膜。
例如，能夠使用二氧化鉿膜(HfO2 膜，鉿的氧化物的一種)作為介電常數比氮化矽膜高的高介電常數膜；還可以使用於二氧化鉿膜中添加了鋁的HfAlO膜。另外還可以使用鋁酸鉿膜、HfON膜(氮氧化鉿膜)、HfSiO膜(矽酸鉿膜)、HfSiON膜(鉿矽氮氧化物膜)、HfAlO膜等其他鉿系列絕緣膜來取代氧化鉿膜。此外還可以使用於這些鉿系列絕緣膜中導入了氧化鉭、氧化鈮、氧化鈦、氧化鋯、氧化鑭、氧化釔等氧化物的鉿系列絕緣膜。與氧化鉿膜一樣，由於鉿系列絕緣膜之介電常數比氧化矽膜、氮氧化矽膜高，所以使用鉿系列絕緣膜時，能夠獲得與使用氧化鉿膜時一樣的效果。
接著，於閘極絕緣膜GOX上形成多晶矽膜PF。多晶矽膜PF能夠通過如CVD法形成。之後，通過光蝕刻技術和離子注入法，將磷、砷等n型雜質導入多晶矽膜PF中。
接下來，如圖17所示，通過將以已圖案化了的抗蝕膜用作光掩膜的蝕刻，對多晶矽膜PF進行加工，而於n通道型MISFET形成區形成閘電極G1、G2。
此時，於n通道型MISFET形成區之閘電極G1、G2中，由於於多晶矽膜PF中導入了n型雜質，因此，能夠將閘電極G1、G2之功函數值設定為矽的導帶附近(4.15eV)的值。結果能夠降低n通道型MISFET之閾值電壓。
接著通過光蝕刻技術和離子注入法，形成與n通道型MISFET之閘電極G1、G2對準之淺n型雜質擴散區EX。淺n型雜質擴散區EX為半導體區域。
接下來，如圖18所示，於半導體基板1S上形成氧化矽膜。氧化矽膜例如能夠通過CVD法形成。接著，對氧化矽膜進行各向異性蝕刻，而於閘電極G1、G2側壁上形成側邊SW。本例所舉的是由氧化矽膜這一單層膜形成側邊SW。但並不僅限於此，還可以使用氮化矽膜、氮氧化矽膜形成側邊SW。另外還可以形成由疊層膜形成之側邊SW，上述疊層膜由氮化矽膜、氧化矽膜以及氮氧化矽膜三者任意組合而形成。
再接下來通過光蝕刻技術和離子注入法，於n通道型MISFET形成區形成與側邊SW對準之深n型雜質擴散區NR。深n型雜質擴散區NR為半導體區域。源極區域由上述深n型雜質擴散區NR和淺n型雜質擴散區EX形成。汲極區域同樣由上述深n型雜質擴散區NR和淺n型雜質擴散區EX形成。如上述，通過由淺n型雜質擴散區EX和深n型雜質擴散區NR形成源極區域和汲極區域，就能夠將源極區域和汲極區域製成LDD(Lightly Doped Drain：輕摻雜漏)結構。
如上述，於形成深n型雜質擴散區NR以後，進行1000℃左右之熱處理，以啟動已導入的雜質。
之後，於半導體基板1S上形成鎳膜。此時，以與閘電極G1、G2直接接觸之方式形成鎳膜。同樣地，鎳膜也直接與淺n型雜質擴散區EX接觸。
鎳膜能夠通過如濺射法來形成。形成鎳膜後，通過熱處理使構成閘電極G1、G2之多晶矽膜和鎳膜發生反應，以形成矽化鎳膜CS。閘電極G由此形成多晶矽膜PF和矽化鎳膜CS之疊層結構。矽化鎳膜CS為實現閘電極G1、G2的低電阻化而形成。同樣地，通過上述熱處理，於淺n型雜質擴散區EX之表面上，矽和鎳膜也會發生反應而形成矽化鎳膜CS。結果也能夠實現源極區域和汲極區域兩個區域的低電阻化。
接下來，從半導體基板1S上除去未發生反應的鎳膜。此外，實施方式1所列舉的是形成矽化鎳膜CS。但除此以外，例如，也可以形成矽化鈷膜、矽化鈦膜、矽化鉑膜等代替矽化鎳膜CS等。
接下來，實施方式1還說明了於具有閘電極G1、G2間的區域(距離)之半導體基板1S上形成氮化矽膜，上述氮化矽膜的形成方法正是實施方式1之特徵所於。下面對上述特徵進行說明。
如圖19所示，於具有閘電極G1、G2之間區域之半導體基板1S上形成氮化矽膜SN1。上述氮化矽膜SN1可通過如電漿CVD法形成。而且，上述氮化矽膜SN1之膜厚t1'比於比較例中說明之膜厚t1薄，由此提高了氮化矽膜SN1之覆蓋特性。下面說明覆蓋特性得到提高的理由。
最理想的情況是氮化矽膜SN1可以保形地形成。但實際上一般不會保形地形成。也就是說，閘電極G1、G2上之氮化矽膜SN1之膜厚最厚，而形成於閘電極G1、G2側壁上之氮化矽膜SN1之膜厚以及形成於閘電極G1、G2之間之半導體基板1S(元件分離區域STI)上氮化矽膜SN1之膜厚，都比閘電極G1、G2上之氮化矽膜SN1之膜厚薄。
例如，於實施方式1中，假設閘電極G1上之氮化矽膜SN1之膜厚為膜厚t1'，形成於側邊SW側壁上之氮化矽膜SN1之膜厚為膜厚t4'，形成於元件分離區域STI上之氮化矽膜SN1之膜厚為膜厚t7'。此時，t1'>t4'、t1'>t7'之關係式成立。這與比較例中t1>t4、t1>t7之關係式相同。
具體地說就是：如果假設實施方式1之關係式為t4'=α×t1'(α<1)、t7'=β×t1'(β<1)，則比較例之關係式就能夠通過相同的α、β表示為t4=α×t1(α<1)、t7=β×t1(β<1)。也就是說，實施方式1和比較例中都是假定形成於側邊SW之側壁上之氮化矽膜SN1之膜厚是閘電極G1上之氮化矽膜SN1之膜厚的α倍；並假定形成於元件分離區域STI上之氮化矽膜SN1之膜厚是閘電極G1上之氮化矽膜SN1之膜厚的β倍。
此時，實施方式1中閘電極G1上之氮化矽膜SN1之膜厚t1'比比較例中閘電極G1上之氮化矽膜SN1之膜厚t1(t1'<t1)小。這意味著：t1'-t4'<t1-t4、t1'-t7'<t1-t7之關係式成立。換句話說就是：(1-α)×t1'<(1-α)×t1、(1-β)×t1'<(1-β)×t1這兩個關係式都成立。這些關係式的意義如下：氮化矽膜SN1膜厚越薄，閘電極G1上之氮化矽膜SN1之膜厚與形成於側邊SW之側壁上之氮化矽膜SN1之膜厚的差或者閘電極G1上之氮化矽膜SN1之膜厚與形成於元件分離區域STI上之氮化矽膜SN1之膜厚的差就越小。也就是說，通過使實施方式1中形成之氮化矽膜SN1之膜厚比比較例之氮化矽膜SN1之膜厚小，就可使埋入閘電極G1、G2之間區域之氮化矽膜SN1更保形地形成。可於接近保形的狀態下形成氮化矽膜意味著：能夠使埋入閘電極G1、G2之間區域之氮化矽膜SN1之表面形狀變成形狀比較平緩之正錐形形狀，從而能夠改善氮化矽膜SN1之覆蓋特性。
如上述，於形成改善了覆蓋特性之氮化矽膜SN1後，再對上述氮化矽膜SN1進行紫外線照射。由此將氮化矽膜SN1進行燒結，從而能夠於氮化矽膜SN1的膜內產生拉伸應力。上述紫外線照射步驟被稱為UV固化步驟。
於n通道型MISFET的情況下，於上述紫外線照射步驟中所用的光源之發光波長於210~260nm，最好是220~240nm。另外，還能夠用准分子紫外燈、準分子雷射器、水銀燈、氙燈或者重氫燈之至少一種作為光源。特別是利用了KrCl受激准分子發光的光源為最佳。紫外線的照射強度至少為15mW/cm2 。如果不滿15mW/cm2 時，則需要很長時間去提高拉伸應力，因此會降低生產性。另外，於進行紫外線照射時之半導體基板之溫度最好為400~550℃。
另外，並非一定需要上述紫外線照射步驟。不進行上述步驟，也能夠產生上述拉伸應力。但是，於想要產生更大的應力的情況下，最好進行上述紫外線照射步驟。而且，對後述之氮化矽膜SN2、SN3最好也進行上述紫外線照射步驟。
接下來，如圖20所示，於氮化矽膜SN1上形成氮化矽膜SN2。上述氮化矽膜SN2例如可通過電漿CVD法形成。氮化矽膜SN2之膜厚t2'與於比較例中說明之氮化矽膜SN2之膜厚t1(=t2)相等(t2'=t1)。換句說法就是，於實施方式1中，氮化矽膜SN2之膜厚t2'比氮化矽膜SN1之膜厚t1'厚。
例如，於實施方式1中，假設閘電極G1上之氮化矽膜SN2膜厚為膜厚t2'，形成於側邊SW側壁上之氮化矽膜SN2之膜厚為膜厚t5'，形成於元件分離區域STI上之氮化矽膜SN2之膜厚為膜厚t8'。此時，t2'>t5'、t2'>t8'之關係式成立。這與比較例中t1>t5、t1>t8之關係式相同。
但是，與比較例相比，實施方式1中底膜(即氮化矽膜SN1)之覆蓋特性得到了改善，因此形成於上述氮化矽膜SN1上之氮化矽膜SN2之覆蓋特性也得到了改善。也就是說，於實施方式1中，能夠將埋入閘電極G1、G2之間區域之氮化矽膜SN2之表面形狀改善成比與比較例中氮化矽膜SN2之表面形狀更平緩之正錐形形狀。換句話說就是：於實施方式1和比較例中，雖然形成的是膜厚相等之氮化矽膜SN2，但與比較例中底膜(氮化矽膜SN1)之覆蓋特性相比，實施方式1中底膜(氮化矽膜SN1)之覆蓋特性得到了改善，所以，與比較例中氮化矽膜SN2之表面形狀相比，實施方式1中氮化矽膜SN2之表面形狀得到了改善。
而且，重要的是，於實施方式1中，氮化矽膜SN1和氮化矽膜SN2之合計膜厚比比較例之合計膜厚薄。換言之就是：氮化矽膜SN1之膜厚不到氮化矽膜SN1~SN3合計起來之總膜厚之1/3。例如，先來看閘電極G1上之膜厚，於實施方式1中，氮化矽膜SN1之膜厚為膜厚t1'，氮化矽膜SN2之膜厚為膜厚t2'(=t1)。由此可知，閘電極G1上氮化矽膜SN1和氮化矽膜SN2合計起來之膜厚為t1'+t2'。接著再來看比較例中閘電極G1上之膜厚，因為氮化矽膜SN1和氮化矽膜SN2之膜厚皆為膜厚t1，所以氮化矽膜SN1和氮化矽膜SN2合計起來之膜厚就為2t1。因此，如果考慮到膜厚t1'<t1，則實施方式1中氮化矽膜SN1和氮化矽膜SN2合計起來之膜厚會小於比較例中的。以上僅對閘電極G1上之膜厚做了說明，但是，於考慮形成於側邊SW側壁上之氮化矽膜SN1和氮化矽膜SN2時也同樣適用。
因此，如圖20所示，實施方式1中形成於閘電極G1側壁上之側邊SW和形成於閘電極G2側壁上之側邊SW間的距離S2比比較例之距離S2大。這意味著：於形成有氮化矽膜SN2的狀態下，實施方式1中閘電極G1、G2之間區域之縱橫比比比較例之縱橫比小。縱橫比變小就相當於膜之埋入特性得到了改善。因此，如實施方式1上述，形成於氮化矽膜SN2上的膜之埋入特性可由此得到改善。
如上述，由實施方式1可知：於已將氮化矽膜SN1和氮化矽膜SN2疊層後，能夠於改善氮化矽膜SN2之覆蓋特性的同時，還能夠使閘電極G1、G2間的縱橫比變小。
接下來，於氮化矽膜SN1上形成氮化矽膜SN2以後，再對氮化矽膜SN2進行紫外線照射。紫外線照射的條件與對氮化矽膜SN1進行紫外線照射時的條件相同。由此能夠將氮化矽膜SN2燒結，從而能夠於氮化矽膜SN2的膜內產生拉伸應力。
接下來，如圖21所示，於氮化矽膜SN2上形成氮化矽膜SN3。上述氮化矽膜SN3例如能夠通過電漿CVD法形成。而且，氮化矽膜SN3之膜厚t3'比於比較例中說明之氮化矽膜SN3之膜厚t1(=t3)厚(t3'>t1)。換句話說就是：於實施方式1中，氮化矽膜SN3之膜厚t3'比氮化矽膜SN2之膜厚t2'、氮化矽膜SN1之膜厚t1'都厚。而且，於實施方式1中，氮化矽膜SN1之膜厚t1'、氮化矽膜SN2之膜厚t2'以及氮化矽膜SN3之膜厚t3'合計起來之總膜厚為膜厚T0，和比較例相同。也就是說，於實施方式1和比較例中，氮化矽膜SN1~SN3合計起來之總膜厚都是膜厚T0，並且於實施方式1中也能夠產生和比較例相等之拉伸應力。具體地說就是：於實施方式1中，也能夠通過形成氮化矽膜SN1~SN3，於n通道型MISFET中產生1.3GPa~1.7GPa之拉伸應力。此時，形成於側邊SW側壁上之氮化矽膜SN1~SN3合計起來之總膜厚都為總膜厚T1'；形成於元件分離區域STI上之氮化矽膜SN1~SN3合計起來之總膜厚都為總膜厚T2'。
此外，於實施方式1中，假設於閘電極G1上之氮化矽膜SN3之膜厚為膜厚t3'，形成於側邊SW側壁上之氮化矽膜SN3之膜厚為膜厚t6'，形成於元件分離區域STI上之氮化矽膜SN3之膜厚為膜厚t9'。此時，t3'>t6'、t3'>t9'之關係式成立。這與比較例中t1>t6、t1>t9之關係式相同。
但是，於實施方式1中，與比較例相比，因為氮化矽膜SN2(即底膜)之覆蓋特性得到了改善，且閘電極G1、G2之間區域之縱橫比(形成氮化矽膜SN2後的縱橫比)變小，所以形成於上述覆蓋特性得到了改善且縱橫比變小之氮化矽膜SN2上之氮化矽膜SN3之覆蓋特性也得到改善。也就是說，於實施方式1中，能夠將埋入閘電極G1、G2之間區域之氮化矽膜SN3之表面形狀改善成為比比較例中氮化矽膜SN3之表面形狀更平緩之正錐形形狀。換句話說就是：於比較例中，氮化矽膜SN3之表面形狀為垂直形狀，而於實施方式1中，與比較例相比，由於底膜(氮化矽膜SN2)之覆蓋特性及縱橫比得到了改善，所以與比較例中氮化矽膜SN3之表面形狀相比，實施方式1中氮化矽膜SN3之表面形狀得到了改善。
這裏，實施方式1中氮化矽膜SN3之膜厚t3'比比較例中氮化矽膜SN3之膜厚t1厚。也就是說，氮化矽膜SN3之膜厚超過了氮化矽膜SN1~SN3合計起來之總膜厚的1/3。本案發明人基於這一點做出的研究結果如下。如於氮化矽膜SN1的形成步驟中所說明的那樣，通過形成膜厚較薄之氮化矽膜SN1，就能夠更保形地形成埋入閘電極G1、G2之間區域之氮化矽膜SN1。因此，是否會因為實施方式1中氮化矽膜SN3之膜厚t3'比比較例中氮化矽膜SN3之膜厚t1厚，而導致實施方式1中氮化矽膜SN3之覆蓋特性比比較例中氮化矽膜SN3之覆蓋特性差，對此，本案發明人做了如下探討。
就氮化矽膜SN1和氮化矽膜SN3而言，形成膜之前提條件不同。也就是說，於形成氮化矽膜SN1時，作為底膜的是具有閘電極G1、G2之間區域之半導體基板1S。上述底膜於實施方式1中和比較例中是一樣的。於底膜相同的前提條件下，通過使膜厚變薄，就能夠更保形地形成埋入閘電極G1、G2之間區域之氮化矽膜SN1。
與上述不同，於形成氮化矽膜SN3時，底膜係氮化矽膜SN2，上述底膜(即氮化矽膜SN2)之覆蓋特性成為重要的關鍵。也就是說，於比較例中，底膜(即氮化矽膜SN2)之覆蓋特性變得惡化，而於實施方式1中，底膜(即氮化矽膜SN2)之覆蓋特性(氮化矽膜SN2之表面形狀是平緩之正錐形形狀之特性)得到了改善，且於形成氮化矽膜SN2後之閘電極G1、G2間的縱橫比變小。因此，就氮化矽膜SN3而言，因為底膜(即氮化矽膜SN2)的狀態完全不同，所以不能單純地以氮化矽膜SN3的形成膜厚來評價氮化矽膜SN3覆蓋特性之優劣。由此可知：於影響氮化矽膜SN3之覆蓋特性方面，底膜(即氮化矽膜SN2)的狀態起著重要的作用。
接下來，於氮化矽膜SN2上形成氮化矽膜SN3後，對氮化矽膜SN3進行紫外線照射。紫外線照射條件與對氮化矽膜SN1進行紫外線照射時之照射條件一樣。由此對氮化矽膜SN3進行燒結，從而能夠於氮化矽膜SN3的膜內產生拉伸應力。
被照射了紫外線之氮化矽膜產生應力的規律是氮化矽膜之膜厚越厚上述應力就越大。換句話說，於實施方式1中，從氮化矽膜SN3產生的應力比從氮化矽膜SN2產生的應力大，從氮化矽膜SN2產生的應力又比從氮化矽膜SN1產生的應力大。
如上述，實施方式1的特徵是：疊層形成之氮化矽膜SN1~SN3各自之膜厚不是一個定值，而是於保持合計之總膜厚為一定的同時，按照從上層之氮化矽膜SN3到下層之氮化矽膜SN1的順序使膜厚逐漸變薄。由此，可於確保體現了變形矽技術之氮化矽膜SN1~SN3之拉伸應力的同時，特別是使最上層之氮化矽膜SN3之埋入特性得到了改善。
如實施方式1上述，特別是於閘電極G1和閘電極G2間的區域(距離)變窄，縱橫比大於等於1.4，且氮化矽膜SN1~SN3之總膜厚至少達到閘電極G1和閘電極G2間的區域(距離)的1/2的情況下，也能獲得明顯提高了最上層之氮化矽膜SN3之埋入特性之效果。
接下來，於氮化矽膜SN3上形成層間絕緣膜。於實施方式1中所列舉的是以氧化矽膜TS和氧化矽膜PS作為層間絕緣膜的例子。而且，上述層間絕緣膜之膜厚比氮化矽膜SN1~SN3之膜厚厚很多。
首先，如圖22所示，於氮化矽膜SN3上形成氧化矽膜TS。上述氧化矽膜TS可通過如以臭氧(O3 )和TEOS(Tetra Ethyl Ortho Silicate：四乙氧矽烷)為原料之電漿CVD法形成。此時，於實施方式1中，因為形成於閘電極G1、G2之間之氮化矽膜SN3之埋入特性得到了改善，所以能夠於閘電極G1、G2之間充分地埋入氧化矽膜TS。因此，於實施方式1中，能夠防止於閘電極G1、G2之間之氧化矽膜TS出現空洞部(空隙)。也就是說，因為閘電極G1、G2之間之氮化矽膜SN3之表面形狀不是垂直形狀，而是比較平緩之正錐形形狀，所以形成氧化矽膜TS時的反應氣體能充分溢滿閘電極G1、G2之間，因而能夠防止於氧化矽膜TS中產生空隙。
之後，如圖23所示，於氧化矽膜TS上形成氧化矽膜PS。上述氧化矽膜PS可通過如以TEOS為原料的電漿CVD法形成。且通過光蝕刻技術和蝕刻技術形成貫穿氧化矽膜PS、氧化矽膜TS、氮化矽膜SN1、SN2、SN3並到達矽化鎳膜CS之接觸孔CNT1和接觸孔CNT2。
接下來，如圖24所示，於具有接觸孔CNT1和接觸孔CNT2的底面和內壁之氧化矽膜PS上形成鈦/氮化鈦膜。鈦/氮化鈦膜由鈦膜和氮化鈦膜的疊層膜構成，上述疊層膜可通過如濺鍍法來形成。上述鈦/氮化鈦膜具有所謂的阻擋性，例如防止於後步驟中埋入膜的材料(即鎢)向矽中擴散。
接下來，為了填埋接觸孔CNT1和接觸孔CNT2而於半導體基板1S的整個主表面上形成鎢膜。上述鎢膜可通過如CVD法形成。而且，通過例如CMP法除去形成於氧化矽膜PS上的無用鈦/氮化鈦膜及鎢膜，便能夠形成插塞PLG1、PLG2。
之後，於氧化矽膜PS和插塞PLG1、PLG2上形成由較薄的碳氮化矽膜和較厚的氧化矽膜構成之層間絕緣膜IMD。再通過光蝕刻技術和蝕刻技術將這些膜進行圖案化，並將碳氮化矽膜作為蝕刻阻止膜對氧化矽膜進行蝕刻。然後通過蝕刻碳氮化矽膜以於層間絕緣膜IMD上形成佈線槽。接著於佈線槽內形成氮化鉭或鉭等阻擋金屬膜，再通過電鍍法等於阻擋金屬膜上形成以銅為主要成份之導電性膜。接下來，通過CMP法等將佈線槽外部的銅膜和阻擋金屬膜除去，即形成了埋入層間絕緣膜之佈線L1。之後，還於佈線L1的上層形成多層佈線，但這裏不做詳細說明。由此便可最終形成實施方式1上述之半導體裝置。
如上述，於本第一實施方式中，能夠改善埋入閘電極G1、G2之間之氮化矽膜SN3之埋入特性。結果可獲得如下的顯著效果：能夠防止於形成於上述氮化矽膜SN3上之氧化矽膜TS中產生空隙V，從而能夠防止經由空隙相鄰的插塞PLG1、PLG2發生短路不良。因此，即使於半導體裝置的小型化不斷推進時，也能夠提高半導體裝置之可靠性。
(實施方式2)
實施方式1上述之技術思想是從形成氮化矽膜SN3時，提高底膜(即氮化矽膜SN2)之覆蓋特性和降低縱橫比的觀點來考慮的。實施方式2中上述之技術思想則是不考慮降低縱橫比，而是以進一步提高底膜(即氮化矽膜SN2)之覆蓋特性為目的之技術思想。
圖25~圖30係剖面圖，係實施方式2中半導體裝置之製造步驟。圖25~圖30的左側部分係沿圖2之B-B線切斷之剖面圖；圖25~圖30的右側部分係沿圖2之C-C線切斷之剖面圖。
首先，通過實施與實施方式1同樣之步驟，於半導體基板1S上形成MISFET。接著，如圖25所示，於具有閘電極G1、G2間的區域之半導體基板1S上形成氮化矽膜SN1。上述氮化矽膜SN1可通過如電漿CVD法形成。於實施方式2中，使氮化矽膜SN1的成膜溫度控制於不超過500℃的範圍內的儘量高的溫度下，並於上述溫度下形成氮化矽膜SN1。具體地說就是於300~500℃的溫度條件下進行。最好是於400~500℃的溫度條件下進行。上述氮化矽膜SN1之膜厚t1"比於比較例中說明之膜厚t1薄。因此，氮化矽膜SN1之覆蓋特性得以提高。下面說明其理由。
如實施方式1中上述，氮化矽膜SN1之膜厚越薄，閘電極G1上之氮化矽膜SN1之膜厚與形成於側邊SW側壁上之氮化矽膜SN1之膜厚的差、或者閘電極G1上之氮化矽膜SN1之膜厚與形成於元件分離區域STI上之氮化矽膜SN1之膜厚的差就越小。也就是說，於實施方式2中，通過使氮化矽膜SN1之膜厚比比較例之膜厚薄，埋入閘電極G1、G2之間區域之氮化矽膜SN1就能更保形地形成。能夠於接近保形的狀態下形成氮化矽膜意味著：可使埋入閘電極G1、G2之間區域之氮化矽膜SN1之表面形狀成為比較平緩之正錐形形狀，由此能改善氮化矽膜SN1之覆蓋特性。這一點與上述實施方式1相同。
實施方式2中，於將氮化矽膜SN1的成膜溫度控制於不超過500℃的範圍內的儘量高的溫度下，並於上述溫度下形成氮化矽膜SN1。由此也能大幅度改善氮化矽膜SN1之覆蓋特性。理由如下：通過盡可能地使成膜溫度成為高溫，反應氣體就會劇烈地移動，結果可使反應氣體能夠充分地溢滿縱橫比較高之閘電極G1、G2間的區域，而於上述區域也能夠充分地形成氮化矽膜SN1。
因此，於實施方式2中，於使氮化矽膜SN1之膜厚變薄、並將氮化矽膜SN1的成膜溫度控制於不超過500℃的範圍內的儘量高的溫度，於這二者的相互作用下，能夠於大致接近保形的狀態下形成氮化矽膜SN1。例如，於實施方式2中，假設閘電極G1上之氮化矽膜SN1之膜厚為膜厚t1"，形成於側邊SW側壁上之氮化矽膜SN1之膜厚為膜厚t4"、形成於元件分離區域STI上之氮化矽膜SN1之膜厚為膜厚t7"，則之關係式就能成立。
下面說明將氮化矽膜SN1的成膜溫度控制於不超過500℃的理由。於形成氮化矽膜SN1時，已經形成了具有閘電極G1、G2的n通道型MISFET(雖然圖中未示出，但實際上也形成了p通道型MISFET)。因此，於閘電極G1、G2表面和深n型雜質擴散區NR表面形成有矽化鎳膜CS。如果施加超過500℃的溫度，將造成上述矽化鎳膜CS發生再凝聚。嚴重時還可能導致閘電極G1、G2斷線。由此可知，於形成矽化鎳膜CS以後，如果施加超過500℃的熱負荷就難於保證半導體裝置的可靠性。也就是說，因為是於形成矽化鎳膜CS以後才形成氮化矽膜SN1，所以不能夠使氮化矽膜SN1的成膜溫度超過500℃。
於實施方式2中，將氮化矽膜SN1的成膜溫度控制於不超過500℃的範圍內的儘量高的溫度，就能夠於矽化鎳膜CS不發生再凝聚，進一步提高氮化矽膜SN1之覆蓋特性。
如上述，於形成覆蓋特性已得到改善之氮化矽膜SN1以後，對上述氮化矽膜SN1進行紫外線照射。由此能夠將氮化矽膜SN1進行燒結，從而能夠於氮化矽膜SN1的膜內產生拉伸應力。上述紫外線照射步驟與於上述實施方式1中說明的一樣。
接下來，如圖26所示，於氮化矽膜SN1上形成氮化矽膜SN2。上述氮化矽膜SN2可通過如電漿CVD法形成。於實施方式2中，將氮化矽膜SN2的成膜溫度控制於不超過500℃的範圍內的儘量高的溫度下，並於上述溫度下形成氮化矽膜SN2。具體地說就是於300~500℃的溫度條件下形成氮化矽膜SN2。最好於400~500℃的溫度條件下形成氮化矽膜SN2。
上述氮化矽膜SN2之膜厚t2"與於比較例中說明之氮化矽膜SN2之膜厚t1(=t2)相等(t2"=t1)。換句話說就是：於實施方式2中，氮化矽膜SN2之膜厚t2"比氮化矽膜SN1之膜厚t1"更厚。
於實施方式2中，與氮化矽膜SN1的成膜步驟相同，將氮化矽膜SN2的成膜溫度控制於不超過500℃的範圍內的儘量高的溫度，由此便能夠於大致接近保形的狀態下形成氮化矽膜SN2。例如，於實施方式2中，假設閘電極G1上之氮化矽膜SN2之膜厚為膜厚t2"，形成於側邊SW側壁上之氮化矽膜SN2之膜厚為膜厚t5"，形成於元件分離區域STI上之氮化矽膜SN2之膜厚為膜厚t8"，則之關係式就能成立。
與比較例相比，實施方式2中，因為底膜(即氮化矽膜SN1)之覆蓋特性得到了改善，且氮化矽膜SN2的成膜溫度被控制於不超過500℃的範圍內的儘量高的溫度，所以氮化矽膜SN2之覆蓋特性也得到了大幅度改善。也就是說，於實施方式2中，能夠將埋入閘電極G1、G2之間區域之氮化矽膜SN2之表面形狀改善成比比較例中氮化矽膜SN2之表面形狀更平緩之正錐形形狀。換句話說就是：雖然於實施方式2和比較例中，所形成的氮化矽膜SN2之膜厚相等，但與比較例之底膜(氮化矽膜SN1)之覆蓋特性相比，實施方式2中底膜(氮化矽膜SN1)之覆蓋特性得到了改善，且由於氮化矽膜SN2的成膜溫度為高溫，所以與比較例中氮化矽膜SN2之表面形狀相比，實施方式2中氮化矽膜SN2之表面形狀也得到了改善。
接下來，於氮化矽膜SN1上形成氮化矽膜SN2以後，對氮化矽膜SN2進行紫外線照射。由此能夠將氮化矽膜SN2進行燒結，從而能夠於氮化矽膜SN2的膜內產生拉伸應力。上述紫外線照射步驟與於上述實施方式1中說明的一樣。
如圖27所示，於氮化矽膜SN2上形成氮化矽膜SN3。上述氮化矽膜SN3可通過如電漿CVD法形成。此時，具體地說就是將氮化矽膜SN3的成膜溫度控制於300~500℃。最好是400~500℃。而且，氮化矽膜SN3的成膜溫度比氮化矽膜SN2和氮化矽膜SN1的成膜溫度低。
上述氮化矽膜SN3之膜厚t3"比於比較例中說明之氮化矽膜SN3之膜厚t1(=t3)厚(t3">t1)。換句話說就是：於實施方式2中，氮化矽膜SN3之膜厚t3"比氮化矽膜SN2之膜厚t2"和氮化矽膜SN1之膜厚t1"厚。而且，於實施方式2中，氮化矽膜SN1之膜厚t1"、氮化矽膜SN2之膜厚t2"以及氮化矽膜SN3之膜厚t3"之合計總膜厚為總膜厚T0，和比較例相同。也就是說，於實施方式1和比較例中，氮化矽膜SN1~SN3合計起來之總膜厚都是總膜厚T0，所以於實施方式1中也能夠形成與比較例中相同的拉伸應力。具體地說就是：於實施方式1中，也是通過形成氮化矽膜SN1~SN3於n通道型MISFET中產生1.3GPa~1.7GPa的拉伸應力。此時，形成於側邊SW側壁上之氮化矽膜SN1~SN3合計起來之總膜厚都為總膜厚T1"；形成於元件分離區域STI上之氮化矽膜SN1~SN3合計起來之總膜厚一起為總膜厚T2"。
此外，於實施方式2中，假設閘電極G1上之氮化矽膜SN3之膜厚為膜厚t3"，形成於側邊SW側壁上之氮化矽膜SN3之膜厚為膜厚t6"，形成於元件分離區域STI上之氮化矽膜SN2之膜厚為膜厚t9"。此時，t3">t6"、t3">t9"之關係式成立。
但是，與比較例相比，實施方式2中底膜(即氮化矽膜SN2)之覆蓋特性得到了大幅度改善。因此，形成於覆蓋特性已得到改善之氮化矽膜SN2上之氮化矽膜SN3之覆蓋特性也得到改善。也就是說，於實施方式1中，能夠將埋入閘電極G1、G2之間區域之氮化矽膜SN3之表面形狀改善成比比較例中氮化矽膜SN3之表面形狀更平緩之正錐形形狀。換句話說就是：於比較例中，氮化矽膜SN3之表面形狀是垂直形狀，而於實施方式1中，與比較例相比，底膜(氮化矽膜SN2)之覆蓋特性得到了改善，所以，與比較例中氮化矽膜SN3之表面形狀相比，實施方式2中氮化矽膜SN3之表面形狀得到了改善。
與上述實施方式1相比，實施方式2中，底膜(即氮化矽膜SN2)之覆蓋特性得到了大幅度改善。因此，於實施方式2中，於形成氮化矽膜SN2後，閘電極G1、G2之間區域之縱橫比不會如實施方式1中的那麼小，但與此相應的，氮化矽膜SN2之覆蓋特性得到了大幅度改善。因此，形成於上述氮化矽膜SN2上之氮化矽膜SN3之覆蓋特性能夠與上述實施方式1一樣得到了改善。
如上述可知：實施方式1之技術思想是從提高底膜(即氮化矽膜SN2)之覆蓋特性和降低形成氮化矽膜SN2後的縱橫比這兩個方面來考慮的。而實施方式2之技術思想是僅從大幅度提高底膜(即氮化矽膜SN2)之覆蓋特性這一方面來考慮的。
接下來，於氮化矽膜SN2上形成氮化矽膜SN3後，對氮化矽膜SN3進行紫外線照射。由此能夠將氮化矽膜SN3進行燒結，從而能夠於氮化矽膜SN3的膜內產生拉伸應力。上述紫外線照射步驟與於實施方式1中說明的一樣。
如上述，實施方式2的特徵有兩個。其一是，疊層形成之氮化矽膜SN1~SN3各自之膜厚不是一個定值，而是於保持合計之總膜厚不變的同時，按照從上層之氮化矽膜SN3到下層之氮化矽膜SN1的順序使膜厚逐漸變薄。其二是，將氮化矽膜SN1和氮化矽膜SN2的成膜溫度控制於不超過500℃的範圍內的儘量高的溫度。這樣便能夠確保體現了變形矽技術之氮化矽膜SN1~SN3的拉伸應力，同時，特別是改善了最上層之氮化矽膜SN3之埋入特性。
此外，於僅將氮化矽膜SN1的成膜溫度控制於不超過500℃的範圍內的儘量高的溫度，便能夠大幅度改善形成於氮化矽膜SN1上之氮化矽膜SN2之覆蓋特性的情況下，可以於氮化矽膜SN2的成膜溫度低於氮化矽膜SN1的成膜溫度條件下形成氮化矽膜SN2。於上述情況下，因為將形成於半導體基板1S上的MISFET的熱預算抑制為較低，所以能夠抑制MISFET的電特性變動。
如實施方式2上述，即使於閘電極G1和閘電極G2間的區域(距離)變窄，縱橫比大於等於1.4，且氮化矽膜SN1~SN3之總膜厚至少達到閘電極G1和閘電極G2間的區域(距離)的1/2的情況下，也能獲得使最上層之氮化矽膜SN3之埋入特性得到改善的顯著效果。
接下來，如圖28所示，於氮化矽膜SN3上形成氧化矽膜TS。上述氧化矽膜TS可通過如以臭氧(O3 )和TEOS(Tetra Ethyl Ortho Silicate：四乙氧矽烷)為原料的電漿CVD法形成。此時，於實施方式2中，因為形成於閘電極G1、G2之間之氮化矽膜SN3之埋入特性得到了改善，所以能夠於閘電極G1、G2之間充分地埋入氧化矽膜TS。因此，於實施方式2中，能夠防止於閘電極G1、G2之間之氧化矽膜TS形成空洞部(空隙)。也就是說，因為閘電極G1、G2之間之氮化矽膜SN3之表面形狀不是垂直形狀，而是比較平緩之正錐形形狀，所以於形成氧化矽膜TS時的反應氣體能夠充分溢滿閘電極G1、G2之間，因而能夠防止於氧化矽膜TS中產生空隙。
之後，如圖29所示，於氧化矽膜TS上形成氧化矽膜PS。上述氧化矽膜PS可通過如以TEOS為原料的電漿CVD法形成。且可通過光蝕刻技術和蝕刻技術形成貫穿氧化矽膜PS、氧化矽膜TS以及氮化矽膜SN1、SN2、SN3並到達矽化鎳膜CS之接觸孔CNT1和接觸孔CNT2。
接下來，如圖30所示，於具有接觸孔CNT1和接觸孔CNT2的底面和內壁之氧化矽膜PS上形成鈦/氮化鈦膜。上述鈦/氮化鈦膜由鈦膜和氮化鈦膜的疊層膜構成，並可通過如濺鍍法形成。上述鈦/氮化鈦膜具有所謂的阻擋性，例如可防止於後步驟中埋入膜的材料(即鎢)向矽中擴散。
接下來，為了埋入接觸孔CNT1和接觸孔CNT2而於半導體基板1S的整個主表面上形成鎢膜。上述鎢膜可通過如CVD法形成。而且，通過如CMP法除去形成於氧化矽膜PS上的無用鈦/氮化鈦膜及鎢膜，可形成插塞PLG1、PLG2。
之後，與上述實施方式1一樣，形成埋入層間絕緣膜之佈線L1。此後，於佈線L1之上層形成多層佈線，這裏不另做說明。由此可最終形成實施方式2中上述之半導體裝置。
如上述，於實施方式2中，能夠改善埋入閘電極G1、G2之間之氮化矽膜SN3之埋入特性。結果可獲得如下顯著的效果：能夠防止於上述氮化矽膜SN3上之氧化矽膜TS中產生空隙V，從而能夠防止隔著空隙鄰接的插塞PLG1、PLG2發生短路不良。因此，即使於半導體裝置日益實現小型化，也可提高半導體裝置的可靠性。
本專利說明書的實施方式2的技術思想是盡可能保形地形成氮化矽膜SN1和氮化矽膜SN2。於實施方式2中，作為形成氮化矽膜SN1~SN3的方法使用了電漿CVD法，但從保形地形成膜的觀點出發，最好是使用ALD(Atomic Layer Deposition：原子層沉積)法、低壓CVD法等。但是，如果使用ALD法、低壓CVD法保形地形成膜時，需要550~600℃的成膜溫度。
因此，如果作為氮化矽膜SN1~SN3的成膜方法使用了ALD法、低壓CVD法，則已形成的矽化鎳膜CS可能發生再凝聚而導致斷線等不良現象。也就是說，如果使用ALD法、低壓CVD法形成氮化矽膜SN1~SN3，有可能導致半導體裝置的可靠性下降。
因此，於實施方式2中，係通過比ALD法、低壓CVD法的成膜溫度較低的電漿CVD法形成氮化矽膜SN1~SN3。此時，溫度也必須控制於不超過500℃的溫度範圍內的儘量高的溫度，這樣才不會造成矽化鎳膜CS發生再凝聚，並且可提高氮化矽膜SN1、SN2之覆蓋特性。
但是，對於於超過500℃的高溫下也不會發生凝聚的矽化物膜而言，可以通過上述的ALD法、低壓CVD法形成。此時，也通過形成較薄地氮化矽膜SN1，並且形成比氮化矽膜SN1厚之氮化矽膜SN2，以及形成比氮化矽膜SN1和氮化矽膜SN2兩者都厚之氮化矽膜SN3，以此來提高覆蓋特性。
以上按照實施方式具體地說明了本案發明人所作之發明，但是本發明並不受到上述實施方式的限定，於不超出其要旨的範圍下能夠進行各種變更，於此無需贅言。
例如，能夠配合使用上述實施方式1和實施方式2。此時，能夠獲得各個實施方式的效果。
於上述實施方式中，以於相鄰的n通道型MISFET中，於具有閘電極之間區域之半導體基板上形成氮化矽膜為例進行了說明。但除此以外，同樣適用於相鄰的p通道型MISFET中，於具有閘電極之間區域之半導體基板上形成氮化矽膜的情況。
例如，本發明之技術思想同樣能夠適用於以下情況：於SRAM中，因為n通道型MISFET和p通道型MISFET形成於半導體基板上，所以適用於為覆蓋這兩個MISFET而形成氮化矽膜時的情況；特別是於變形矽技術時，適用於如下情況：使為覆蓋p通道型MISFET而形成之氮化矽膜產生壓縮應力，且使為覆蓋n通道型MISFET而形成之氮化矽膜產生拉伸應力的情況。(因為用氮化矽膜埋入閘電極間的區域這一點是不變的，所以也符合本發明的技術思想)。
於這樣的情況下，如果先於n通道型MISFET和p通道型MISFET上形成產生實施方式1或者實施方式2中上述之拉伸應力之氮化矽膜SN1~SN3。然後，再除去p通道型MISFET上之氮化矽膜SN1~SN3。接下來，再於n通道型MISFET和p通道型MISFET形成產生壓縮應力之氮化矽膜。此時的產生壓縮應力之氮化矽膜和產生拉伸應力之氮化矽膜SN1~SN3以同樣方式疊層形成。然後，再除去n通道型MISFET上的產生壓縮應力之疊層氮化矽膜。由此便可於n通道型MISFET上形成產生拉伸應力之疊層氮化矽膜SN1~SN3以及於p通道型MISFET上形成產生壓縮應力之疊層氮化矽膜。
此外，對於覆蓋形成於同一半導體基板上的n通道型MISFET和p通道型MISFET之氮化矽膜，通過改變其形成條件(反應氣體、反應氣體的流量比、壓力、形成溫度、高頻功率等)，就能夠將方向不同的應力(拉伸應力和壓縮應力)施加給上述氮化矽膜。換句話說就是，覆蓋n通道型MISFET之氮化矽膜和覆蓋p通道型MISFET之氮化矽膜於不同的形成條件下形成。
形成覆蓋n通道型MISFET和p通道型MISFET之氮化矽膜，並通過改變對上述氮化矽膜進行紫外線照射時的條件，可使覆蓋n通道型MISFET之氮化矽膜產生拉伸應力，使覆蓋p通道型MISFET之氮化矽膜產生壓縮應力。換句話說，對覆蓋n通道型MISFET之氮化矽膜進行紫外線照射的條件和對覆蓋p通道型MISFET之氮化矽膜進行紫外線照射的條件不同。
另外，於上述實施方式中，以分三層形成氮化矽膜為例進行了說明。但並不限於此。例如，既可以分兩層形成氮化矽膜，又可以分四層或四層以上形成氮化矽膜。例如，當分兩層形成氮化矽膜時，步驟就比分三層形成氮化矽膜時簡單，由此可提高生產量。因此，分兩層形成氮化矽膜的優點是易於於批量生產線上使用。另一方面，當分四層或四層以上形成氮化矽膜時，因為能夠使各個膜之膜厚比分三層形成氮化矽膜時的薄，所以優點就是：能夠更進一步改善各個膜之覆蓋特性，從而能夠進一步提高氮化矽膜之埋入特性。而且，此時，也能夠如上述實施方式1、實施方式2上述，通過使下層之氮化矽膜較薄地形成，使上層之氮化矽膜較厚地形成，就可獲得與上述實施方式1、實施方式2同樣的效果。
於上述實施方式1、實施方式2中，列舉的是氮化矽膜的例子。但是，如果是產生上述之應力的膜或者是起蝕刻終止層作用的膜，則也可以由SiON(Silicon Oxynitride：氮氧化矽)膜、SiCN(Carbon Doped Silicon Nitride：摻碳氮化矽)膜、SiOC(Carbon Doped Silicon Oxide：摻碳氧化矽)膜、SiONC(Carbon Doped Silicon Oxynitride：摻碳氮氧化矽)膜或者SiOF(Fluorine Doped Silicon Oxide：摻氟氧化矽)膜構成。此時，因為能夠減小氮化矽膜的介電常數而可減小寄生電容，從而提高半導體裝置的特性。而且，這些膜不需要完全與實施方式中所列舉的膜相同，只要是具有與上述實施方式1、實施方式2一樣的效果的膜即可，另外，還可以是分別用不同材料形成的膜。例如，可用SiN膜形成與氮化矽膜SN1對應的膜；可用SiON膜形成與氮化矽膜SN2對應的膜；可用SiCN膜形成與氮化矽膜SN3對應的膜等。
氧化矽膜PS可以用例如SiOC膜或SiOF膜構成。此時，例如，因為能夠減小層間絕緣膜之介電常數，所以可減小寄生電容，從而提高半導體裝置之特性。而且，還可以於氧化矽膜TS和氧化矽膜PS之間設置例如SiOC膜或SiOF膜。當然，也可以於氧化矽膜PS之上部設置例如SiOC膜或SiOF膜。
如圖3等所示，實施方式1之示例記載了構成SRAM的兩個MISFET(Qt2)之閘電極間的區域，並且是這些MISFET之閘極長度相等的情況。但並不僅限於此，於閘極長度不同之閘電極之間也能獲得同樣的效果。
如下記載實施方式1和實施方式2所示之氮化矽膜SN1~SN3各自之膜厚。圖11係比較例中氮化矽膜SN1~SN3之膜厚t1分別為15nm的情況。圖19係例如氮化矽膜SN1之膜厚t1'為12nm的情況；圖20係例如氮化矽膜SN2之膜厚t2'為15nm的情況；圖21係例如氮化矽膜SN3之膜厚t3'為18nm的情況。而且，這些膜厚，於實施方式1和實施方式2中都一樣。
此外，如比較例上述，於以同一個膜厚t1形成氮化矽膜SN1~SN3的情況下，有時候，也會因為製造器件的加工偏差等原因，而無意識的造成氮化矽膜SN2之膜厚比氮化矽膜SN1之膜厚厚的情況。實施方式1和實施方式2中氮化矽膜SN1~SN3之膜厚(t1'、t2'、t3')比因上述加工偏差等造成的厚度更厚。具體地說就是：膜厚t2'至少比膜厚t1'厚3nm；膜厚t3'至少比膜厚t2'厚3nm。
圖22和圖23所示之氧化矽膜TS之膜厚為300nm左右、氧化矽膜PS之膜厚為400nm左右的情況。這些氧化矽膜TS和氧化矽膜PS之膜厚比氮化矽膜SN1~SN3之總膜厚T0(=t1'+t2'+t3')還厚很多。
實施方式1和實施方式2中所示之接觸孔(CNT1、CNT2)及插塞(PLG1、PLG2)，既可以形成為複數之，也可以形成為一個。
本發明能夠廣泛地應用於製造半導體裝置的製造行業。
A．．．存儲節點
An1．．．有源區
An2．．．有源區
An3．．．有源區
An4．．．有源區
Ap1．．．有源區
Ap2．．．有源區
Ap3．．．有源區
Ap4．．．有源區
B．．．存儲節點
CNT1．．．接觸孔
CNT2．．．接觸孔
CS．．．矽化鎳膜
d．．．深度
/DL．．．資料線
DL．．．資料線
EX．．．淺n型雜質擴散區
G．．．閘電極
G1．．．閘電極
G2．．．閘電極
GOX．．．閘極絕緣膜
H0．．．高度
h0．．．高度
IMD．．．層間絕緣膜
INV1．．．CMOS逆變器
INV2．．．CMOS逆變器
1S．．．半導體基板
L1．．．佈線
MC．．．存儲單元
MC1~MC4．．．存儲單元
NR．．．深n型雜質擴散區
PF．．．多晶矽膜
PLG1．．．插塞
PLG2．．．插塞
PS．．．氧化矽膜
PWL1．．．p型阱
PWL2．．．p型阱
Qd1．．．驅動用MISFET
Qd2．．．驅動用MISFET
Qp1．．．負載用MISFET
Qp2．．．負載用MISFET
Qt1．．．傳送用MISFET
Qt2．．．傳送用MISFET
S0．．．距離
S2．．．距離
SCNT．．．共用接觸插塞
SN．．．氮化矽膜
SN1．．．氮化矽膜
SN2．．．氮化矽膜
SN3．．．氮化矽膜
STI．．．元件分離區域
SW．．．側邊
T0．．．總膜厚
T1．．．總膜厚
t1．．．膜厚
T1'．．．總膜厚
T1"．．．總膜厚
t1'~t9'．．．膜厚
t1"~t9"．．．膜厚
T2．．．總膜厚
T2'．．．總膜厚
T2"．．．總膜厚
t4~t9．．．膜厚
TS．．．氧化矽膜
V．．．空隙
Vcc．．．電源電壓
Vss．．．基準電壓
WL．．．字元線
圖1係構成SRAM之存儲單元之等效電路圖；
圖2係SRAM之平面配置結構圖；
圖3係沿圖2之A-A線切斷之剖面圖；
圖4係沿圖2之B-B線切斷之剖面圖；
圖5係於MISFET上形成氧化矽膜時之剖面圖；
圖6係圖5之續圖，係錯位形成接觸孔之一例之剖面圖；
圖7係於MISFET上形成氮化矽膜後再形成氧化矽膜時之剖面圖；
圖8係圖7之續圖，係錯位形成接觸孔之一例之剖面圖；
圖9係圖8之續圖，係說明SAC技術優勢之剖面圖；
圖10係表示本案發明人所研究探討之比較例中半導體裝置製造步驟之剖面圖；
圖11係圖10之續圖，係一半導體裝置之製造步驟之剖面圖；
圖12係圖11之續圖，係一半導體裝置之製造步驟之剖面圖；
圖13係圖12之續圖，係一半導體裝置之製造步驟之剖面圖；
圖14係圖13之續圖，係一半導體裝置之製造步驟之剖面圖；
圖15係本發明實施方式1中半導體裝置之製造步驟之剖面圖；
圖16係圖15之續圖，係一半導體裝置之製造步驟之剖面圖；
圖17係圖16之續圖，係一半導體裝置之製造步驟之剖面圖；
圖18係圖17之續圖，係一半導體裝置之製造步驟之剖面圖；
圖19係圖18之續圖，係一半導體裝置之製造步驟之剖面圖；
圖20係圖19之續圖，係一半導體裝置之製造步驟之剖面圖；
圖21係圖20之續圖，係一半導體裝置之製造步驟之剖面圖；
圖22係圖21之續圖，係一半導體裝置之製造步驟之剖面圖；
圖23係圖22之續圖，係一半導體裝置之製造步驟之剖面圖；
圖24係圖23之續圖，係一半導體裝置之製造步驟之剖面圖；
圖25係表示本發明實施方式2中半導體裝置之製造步驟之剖面圖；
圖26係圖25之續圖，係一半導體裝置之製造步驟之剖面圖；
圖27係圖26之續圖，係一半導體裝置之製造步驟之剖面圖；
圖28係圖27之續圖，係一半導體裝置之製造步驟之剖面圖；
圖29係圖28之續圖，係一半導體裝置之製造步驟之剖面圖；及
圖30係圖29之續圖，係一半導體裝置之製造步驟之剖面圖。
CS．．．矽化鎳膜
G1．．．閘電極
G2．．．閘電極
GOX．．．閘極絕緣膜
1S．．．半導體基板
NR．．．深n型雜質擴散區
PWL1．．．p型阱
PWL2．．．p型阱
SN1．．．氮化矽膜
SN2．．．氮化矽膜
SN3．．．氮化矽膜
STI．．．元件分離區域
SW．．．側邊
T0．．．總膜厚
T1'．．．總膜厚
T2'．．．總膜厚
t3'．．．膜厚
t6'．．．膜厚
t9'．．．膜厚

Claims (32)

  1. 一種半導體裝置之製造方法，其特徵在於包括以下之步驟：步骤a，其於半導體基板上形成複數之金屬絕緣體半導體場效電晶體(MISFET)，上述複數之金屬絕緣體半導體場效電晶體包括相鄰的第一金屬絕緣體半導體場效電晶體和第二金屬絕緣體半導體場效電晶體；步驟b，其於上述步驟a之後，於上述半導體基板上形成多層絕緣膜，上述半導體基板包括上述第一金屬絕緣體半導體場效電晶體之第一閘電極和上述第二金屬絕緣體半導體場效電晶體之第二閘電極之間之第一區域；步驟c，其於上述步驟b之後，於上述多層絕緣膜上形成層間絕緣膜之步驟；步驟d，其於上述步驟c之後，形成複數之接觸孔，上述複數之接觸孔貫穿上述層間絕緣膜和上述多層絕緣膜並到達上述半導體基板，且於上述第一區域內沿著上述第一閘電極和上述第二閘電極並列延伸之第一方向而形成；及步驟e，其於上述步驟d之後，於上述複數之接觸孔內埋入導電材料以形成插塞(plug)；其中，上述步驟b包括以下步驟：步驟b1，其於上述半導體基板上形成第一絕緣膜，上述第一絕緣膜形成於上述複數之金屬絕緣體半導體場效電晶體之各個之閘電極上且膜厚為第一膜厚；及步驟b2，其於上述步驟b1之後，於上述第一絕緣膜上形成第二絕緣膜，上述第二絕緣膜形成於上述複數之金屬絕緣體半導體場效電晶體之各個之閘電極上且膜厚為比上述第一膜厚厚之第二膜厚；上述多層絕緣膜包括上述第一絕緣膜和上述第二絕緣膜；上述第一絕緣膜和上述第二絕緣膜係由同一材料形成；上述層間絕緣膜、與上述第一絕緣膜及上述第二絕緣膜係由不同之材料形成。
  2. 如請求項1之半導體裝置之製造方法，其中，上述步驟a包括以下步驟：步驟a1，其形成上述第一金屬絕緣體半導體場效電晶體之上述第一閘電極及上述第二金屬絕緣體半導體場效電晶體之上述第二閘電極；及步驟a2，其於上述步驟a1之後，於上述第一閘電極之側壁及上述第二閘電極之側壁上形成側邊(sidewall)；上述第一絕緣膜之上述第一膜厚和上述第二絕緣膜之上述第二膜厚合計之總膜厚係對向之上述第一金屬絕緣體半導體場效電晶體之上述側邊與上述第二金屬絕緣體半導體場效電晶體之上述側邊之間的距離之1/2以上。
  3. 如請求項1之半導體裝置之製造方法，其中，上述步驟b進而包括以下步驟：步驟b3，其於上述步驟b2之後，於上述第二絕緣膜上形成第三絕緣膜，上述第三絕緣膜形成於上述複數之金屬絕緣體半導體場效電晶體之各個之上述閘電極上且膜厚為比上述第二膜厚厚之第三膜厚；上述多層絕緣膜包括上述第一絕緣膜、上述第二絕緣膜及上述第三絕緣膜。
  4. 如請求項3之半導體裝置之製造方法，其中，上述步驟a包括以下步驟：步驟a1，其形成上述第一金屬絕緣體半導體場效電晶體之上述第一閘電極和上述第二金屬絕緣體半導體場效電晶體之上述第二閘電極；及步驟a2，其於上述步驟a1之後，於上述第一閘電極之側壁及上述第二閘電極之側壁上形成側邊(sidewall)；上述第一絕緣膜之上述第一膜厚、上述第二絕緣膜之上述第二膜厚及上述第三絕緣膜之上述第三膜厚合計之總膜厚係對向之上述第一金屬絕緣體半導體場效電晶體之上述側邊與上述第二金屬絕緣體半導體場效電晶體之上述側邊之間之距離之1/2以上。
  5. 如請求項1之半導體裝置之製造方法，其中，上述步驟b1係於第一溫度，形成上述第一絕緣膜；上述步驟b2係於比上述第一溫度低之第二溫度，形成上述第二緣膜。
  6. 如請求項5之半導體裝置之製造方法，其中，上述步驟b1係藉由使用電漿化學氣相沉積法而形成上述第一絕緣膜；上述步驟b2係藉由使用電漿化學氣相沉積法而形成上述第二絕緣膜。
  7. 如請求項6之半導體裝置之製造方法，其中，上述第一溫度和上述第二溫度皆為300℃以上、500℃以下。
  8. 如請求項1之半導體裝置之製造方法，其中，上述第一絕緣膜和上述第二絕緣膜係氮化矽膜。
  9. 如請求項8之半導體裝置之製造方法，其中，上述第一絕緣膜和上述第二絕緣膜係藉由使用電漿化學氣相沉積法而形成。
  10. 如請求項9之半導體裝置之製造方法，其中，上述層間絕緣膜包含氧化矽膜。
  11. 如請求項10之半導體裝置之製造方法，其中，上述氧化矽膜係藉由使用以臭氧和四乙氧矽烷(TEOS)為原料之電漿化學氣相沉積法而形成。
  12. 如請求項1之半導體裝置之製造方法，其中，上述第一金屬絕緣體半導體場效電晶體及上述第二金屬絕緣體半導體場效電晶體係n通道型金屬絕緣體半導體場效電晶體。
  13. 如請求項12之半導體裝置之製造方法，其中，形成為覆蓋上述第一金屬絕緣體半導體場效電晶體及上述第二金屬絕緣體半導體場效電晶體之上述第一絕緣膜及上述第二絕緣膜係氮化矽膜；且於上述第一金屬絕緣體半導體場效電晶體之通道區域及上述第二金屬絕緣體半導體場效電晶體之通道區域內，藉由上述氮化矽膜而於上述第一金屬絕緣體半導體場效電晶體之閘極長度方向及上述第二金屬絕緣體半導體場效電晶體之閘極長度方向上產生拉伸應力。
  14. 如請求項13之半導體裝置之製造方法，其中，藉由上述氮化矽膜而於上述第一金屬絕緣體半導體場效電晶體之上述通道區域及上述第二金屬絕緣體半導體場效電晶體之上述通道區域內產生的拉伸應力之絕對值為1.3GPa~1.7GPa。
  15. 如請求項13之半導體裝置之製造方法，其中，進而包括以下步驟：於上述步驟b1之後且於上述步驟b2之前，對上述第一絕緣膜進行紫外線照射之步驟；及於上述步驟b2之後且於上述步驟c之前，對上述第二絕緣膜進行紫外線照射之步驟。
  16. 如請求項1之半導體裝置之製造方法，其中，上述第一金屬絕緣體半導體場效電晶體和上述第二金屬絕緣體半導體場效電晶體為p通道型金屬絕緣體半導體場效電晶體。
  17. 如請求項16之半導體裝置之製造方法，其中，形成為覆蓋上述第一金屬絕緣體半導體場效電晶體及上述第二金屬絕緣膜半導體場效電晶體之上述第一絕緣膜及上述第二絕緣膜係氮化矽膜；且於上述第一金屬絕緣體半導體場效電晶體之通道區域及上述第二金屬絕緣體半導體場效電晶體之通道區域，藉由上述氮化矽膜而於上述第一金屬絕緣體半導體場效電晶體之閘極長度方向及上述第二金屬絕緣體半導體場效電晶體之閘極長度方向上產生壓縮應力。
  18. 如請求項2之半導體裝置之製造方法，其中，令對向之上述第一金屬絕緣體半導體場效電晶體之上述側邊及上述第二金屬絕緣體半導體場效電晶體之上述側邊之間之距離為S，上述第一金屬絕緣體半導體場效電晶體之上述第一閘電極之高度為h或者上述第二金屬絕緣體半導體場效電晶體之上述第二閘電極之高度為h時，以h/S定義之縱橫比係1.4以上。
  19. 如請求項1之半導體裝置之製造方法，其中，上述第一金屬絕緣體半導體場效電晶體之上述第一閘電極及上述第二金屬絕緣體半導體場效電晶體之上述第二閘電極亦延伸於形成於上述半導體基板上之元件分離區域上，且上述第一區域存在於設置於上述元件分離區域上之上述第一閘電極和上述第二閘電極之間。
  20. 如請求項19之半導體裝置之製造方法，其中，上述第一金屬絕緣體半導體場效電晶體和上述第二金屬絕緣體半導體場效電晶體係構成靜態隨機存取記憶體(SRAM)之金屬絕緣體半導體場效電晶體。
  21. 如請求項1之半導體裝置之製造方法，其中，於上述步驟d中形成上述複數之接觸孔之步驟包括以下步驟：步驟d1，其對上述層間絕緣膜進行蝕刻；及步驟d2，其於上述步驟d1之後對上述多層絕緣膜進行蝕刻；於上述步驟d1中，上述多層絕緣膜作用為蝕刻阻止膜。
  22. 一種半導體裝置，其包含第一金屬絕緣體半導體場效電晶體及第二金屬絕緣體半導體場效電晶體，上述第一金屬絕緣體半導體場效電晶體及第二金屬絕緣體半導體場效電晶體包含閘極絕緣膜、閘電極、側邊(sidewall)、源極區域及汲極區域，且包含當上述第一金屬絕緣體半導體場效電晶體和第二金屬絕緣體半導體場效電晶體動作時，於隔著上述閘極絕緣膜之上述閘電極下之半導體基板上形成通道之通道形成區域；上述半導體裝置且包含：多層絕緣膜，其係於包含上述第一金屬絕緣體半導體場效電晶體之閘電極和上述第二金屬絕緣體半導體場效電晶體之閘電極之間之第一區域之上述半導體基板上，形成為覆蓋上述第一金屬絕緣體半導體場效電晶體及上述第二金屬絕緣體半導體場效電晶體；層間絕緣膜，其係形成於上述多層絕緣膜上，且膜厚比上述多層絕緣膜厚；以及複數之插塞，其係形成於上述層間絕緣膜和上述多層絕緣膜上，且與上述第一金屬絕緣體半導體場效電晶體及上述第二金屬絕緣體半導體場效電晶體之上述源極區域及上述汲極區域連接；上述多層絕緣膜包括第一絕緣膜及膜厚比上述第一絕緣膜厚之第二絕緣膜；上述第一絕緣膜和上述第二絕緣膜由同一材料形成；上述層間絕緣膜、與上述第一絕緣膜及上述第二絕緣膜係由不同之材料形成。
  23. 如請求項22之半導體裝置，其中，上述第一金屬絕緣體半導體場效電晶體和上述第二金屬絕緣體半導體場效電晶體係n通道型金屬絕緣體半導體場效電晶體，且於上述第一金屬絕緣體半導體場效電晶體之通道區域及上述第二金屬絕緣體半導體場效電晶體之通道區域，藉由上述多層絕緣膜而於上述第一金屬絕緣體半導體場效電晶體之閘極長度方向和上述第二金屬絕緣體半導體場效電晶體之閘極長度方向上產生拉伸應力。
  24. 如請求項23之半導體裝置，其中，上述第一絕緣膜和上述第二絕緣膜係氮化矽膜。
  25. 如請求項23之半導體裝置，其中，上述第一金屬絕緣體半導體場效電晶體之上述閘電極之閘極長度及上述第二金屬絕緣體半導體場效電晶體之上述閘電極之閘極長度係130nm以下。
  26. 如請求項22之半導體裝置，其中，上述第一金屬絕緣體半導體場效電晶體和上述第二金屬絕緣體半導體場效電晶體係p通道型金屬絕緣體半導體場效電晶體，且於上述第一金屬絕緣體半導體場效電晶體之通道區域及上述第二金屬絕緣體半導體場效電晶體之通道區域內，藉由上述多層絕緣膜而於上述第一金屬絕緣體半導體場效電晶體之閘極長度方向及上述第二金屬絕緣體半導體場效電晶體之閘極長度方向上產生壓縮應力。
  27. 如請求項22之半導體裝置，其中，上述第一絕緣膜及上述第二絕緣膜係氮化矽膜。
  28. 如請求項26之半導體裝置，其中，上述第一金屬絕緣體半導體場效電晶體之上述閘電極之間極長度及上述第二金屬絕緣體半導體場效電晶體之上述閘電極之閘極長度係130nm以下。
  29. 如請求項22之半導體裝置，其中，於上述第一金屬絕緣體半導體場效電晶體和上述第二金屬絕緣體半導體場效電晶體之上述閘電極上、上述第一金屬絕緣體半導體場效電晶體和上述第二金屬絕緣體半導體場效電晶體之上述源極區域上、及上述第一金屬絕緣體半導體場效電晶體和上述第二金屬絕緣體半導體場效電晶體的上述汲極區域上形成有矽化物膜。
  30. 如請求項29之半導體裝置，其中，上述矽化物膜係矽化鎳膜。
  31. 如請求項22之半導體裝置，其中，上述第二絕緣膜之膜厚係比上述第一絕緣膜之膜厚厚3nm以上。
  32. 如請求項1之半導體裝置之製造方法，其中，上述第二絕緣膜之膜厚係比上述第一絕緣膜之膜厚厚3nm以上。
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