CN101236988A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体装置及其制造方法，目的在于提供一种具有能够消除接触包覆膜的底层依赖性的结构的半导体装置。半导体装置为在活性区域(100)具有栅极绝缘膜(102)、栅电极(103)、侧壁(105)、源漏极区域(106)及硅化物区域(107)。还包括利用原子层沉积法以覆盖栅电极(103)、侧壁(105)及硅化物区域(107)的方式在活性区域(100)上形成的底层绝缘膜(108)、及利用等离子体化学气相沉积法在底层绝缘膜(108)上形成的、由在栅极长度方向上对沟道区域施加拉伸应力的应力绝缘膜构成的接触包覆膜(109)。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置及其制造方法，是关于包括在晶片面内具有均等膜厚的接触包覆膜(contact liner film)的场效应型晶体管及其制造方法。
背景技术
伴随着半导体装置设计规则的缩小化，电路的集成度飞跃式提高，实现在一个芯片上搭载一亿个以上的场效应型金属绝缘体半导体(MIS＝Metal Insulating Semiconductor(晶体管的高集成化也正在成为可能。为了实现这种芯片，不仅对需要数十纳米级(order)加工精度的光刻(lithography)、蚀刻等超精细加工技术的发展提出了要求，而且为了在形成微细的晶体管时也可确保电流的绝对量，还强烈地对晶体管的高驱动力化提出了要求。
作为提高晶体管驱动力的方法之一，对沟道区域施加应力的方法近年来正在受到注目。这是通过对作为衬底的硅施加应力，而使其的能带结构产生变化，来提高载流子迁移率(carrier mobility)的方法。根据以往的研究得知为了使n沟道金属绝缘体半导体晶体管(NMIS)的迁移率(mobility)提高，在栅极长度方向上对沟道区域施加拉伸应力的方法是有效的。另一方面，对于p沟道金属绝缘体半导体晶体管(PMIS)来说，在栅极长度方向上对沟道区域施加压缩应力的方法是有效的。
作为对沟道区域施加应力的方法，提出了使用接触包覆膜的方案(参照例如专利文献1)。
图5表示的是具有在栅极长度方向(沟道方向)上施加应力的接触包覆膜的以往NMIS晶体管的剖面结构。
如图5所示，在半导体衬底501上，隔着栅极绝缘膜502形成了在上层具有硅化物区域507的栅电极503。在半导体衬底501中的栅电极503两侧的区域形成有接合深度浅的n型源漏极区域504。在硅化物区域507、栅电极503及栅极绝缘膜502的侧面形成了侧壁505。在半导体衬底501中的侧壁505外侧的区域，形成了在上层具有硅化物区域507、且接合深度深的n型源漏极区域506。在半导体衬底501的整个面上，形成了覆盖栅电极503及侧壁505、且由在栅极长度方向上具有拉伸应力的氮化硅膜构成的接触包覆膜508。在接触包覆膜508上形成了层间绝缘膜509。在层间绝缘膜509中，形成了贯通该层间绝缘膜509且下端到达硅化物区域507上表面的接触柱塞510。
根据具有上述结构的以往半导体装置，由于包括了由具有拉伸应力的氮化硅膜构成的接触包覆膜508，从而使得NMIS晶体管的驱动力提高7％的研究成果在专利文献1中被加以公开。
还有，根据下面的非专利文献1，获知NMIS晶体管的驱动力受到接触包覆膜膜厚的影响，并且从该非专利文献1中公开的接触包覆膜的膜厚与通态电流(on state current)的变化之间的关系可以看出：通过将由氮化膜构成的接触包覆膜的膜厚增加到80nm，从而NMIS晶体管的驱动力提高了12％。
由上述内容可以看出为了使NMIS晶体管的驱动力提高，利用具有拉伸应力的氮化硅膜形成接触包覆膜，且尽可能地将该膜厚加厚的方法是有效的。还有，为了使PMIS晶体管的驱动力提高，也可以使用具有很大压缩应力的接触包覆膜。
【专利文献1】专利公开2003-60076号公报
【非专利文献1】Mistry et al.，Symp.on VLST Tech.，Digest of Tech.Papers pp.50-51(2004)
(发明所要解决的课题)
另外，由具有很大的拉伸应力或者压缩应力的氮化硅膜构成的接触包覆膜通常是利用等离子体化学气相沉积法形成的。
不过，已得知当利用该等离子体化学气相沉积法，在半导体衬底上以覆盖栅电极及侧壁的方式，形成了构成接触包覆膜的氮化硅膜时，该氮化硅膜的膜厚在晶片面内产生变化。
具体来说，本发明人经过实验而获知，当利用等离子体化学气相沉积法形成25nm厚的氮化硅膜时，在源漏极扩散区域上层的硅化物区域上，仅形成了20nm厚的氮化硅膜。
这样一来，利用等离子体化学气相沉积法形成的氮化硅膜由于具有底层依赖性(Underlayer Dependence)，且在扩散区域中的硅化物区域上该膜厚变薄，因而氮化硅膜所具有的拉伸应力或者压缩应力整体下降。由此，出现了下记问题，即利用增加作为接触包覆膜的氮化硅膜的膜厚而获得的使MIS晶体管驱动力提高的效果被抑制。
发明内容
鉴于上述问题，本发明的目的在于：提供一种具有能够消除接触包覆膜的底层依赖性的结构的半导体装置及其制造方法。
(解决课题的方法)
为了实现上述目的，本发明人反复认真探讨的结果是发现通过采用将利用原子层沉积(ALD＝Atomic Layer Deposition)法形成的底层绝缘膜(underlying insulating film)设置在利用等离子体化学气相沉积(CVD＝ChemicalVapor Deposition)法形成、且由具有拉伸应力或者压缩应力的应力绝缘膜构成的接触包覆膜下侧的这一结构，从而能够消除接触包覆膜的底层依赖性，并能够防止硅化物区域上的接触包覆膜的薄膜化。并且，进一步发现：如果以氧化硅膜等其他绝缘膜作为构成底层绝缘膜的材料的话，虽然能够消除接触包覆膜的底层依赖性，但是从整体(integration)上进行考虑时最好使用由氮化硅膜构成的底层绝缘膜。
也就是，从整体上来看，要求消除底层依赖性的底层膜本身不具有底层依赖性的观点、为了加厚接触包覆膜而要求能够用薄膜形成底层膜的观点、以及为了不使硅化物区域变质而要求能够进行低温形成的观点都是重要的，而利用原子层沉积法形成的氮化硅膜可满足上述任意一点。这是由于当利用原子层沉积法形成氮化硅膜时，因为是一层一层堆积形成的，所以膜本身不具有底层依赖性，而且能够形成均匀且非常薄的膜，同时因为能够在400℃以下的低温状态下形成，所以没有使硅化物区域产生变质。还有，从整体上来看，为了不使接触腐蚀(contact etching)复杂化，理想的是由相同的材料来构成底层膜和接触包覆膜，而从上述理由来看，更加理想的是利用原子层沉积法形成的底层绝缘膜和利用等离子体化学气相沉积法形成的接触包覆膜都是由氮化硅膜构成的。
本发明是以上述见解为基础的发明，具体来说，本发明的一个形态示例所涉及的半导体装置是具有形成在半导体衬底的第一活性区域上的第一金属绝缘体半导体晶体管的半导体装置，第一金属绝缘体半导体晶体管包括：形成在第一活性区域上的第一栅极绝缘膜、形成在第一栅极绝缘膜上的第一栅电极、形成在第一栅电极的侧面的第一侧壁绝缘膜、形成在第一活性区域中的第一侧壁绝缘膜的外侧的第一源漏极区域、形成在第一源漏极区域的上层的硅化物区域、第一底层绝缘膜以及第一接触包覆膜，且该第一底层绝缘膜是利用原子层沉积法在第一活性区域上以覆盖第一栅电极、第一侧壁绝缘膜及硅化物区域的方式形成的，该第一接触包覆膜是利用等离子体化学气相沉积法在第一底层绝缘膜上形成的，且由在栅极长度方向上对沟道区域施加拉伸应力或者压缩应力的应力绝缘膜构成。
在本发明的一个形态示例所涉及的半导体装置中，最好是第一底层绝缘膜由氮化硅膜构成，第一接触包覆膜由氮化硅膜构成。
在本发明的一个形态示例所涉及的半导体装置中，最好是在构成第一底层绝缘膜的氮化硅膜中，氮与硅的比值在1.2以上。
在本发明的一个形态示例所涉及的半导体装置中，最好是构成第一底层绝缘膜的氮化硅膜的膜厚在0.3nm以上且10nm以下。
在本发明的一个形态示例所涉及的半导体装置中，最好是构成第一接触包覆膜的氮化硅膜的膜厚在15nm以上且50nm以下。
在本发明的一个形态示例所涉及的半导体装置中，最好是第一金属绝缘体半导体晶体管是N型金属绝缘体半导体晶体管，第一接触包覆膜由在栅极长度方向上对沟道区域施加拉伸应力的应力绝缘膜构成。
在本发明的一个形态示例所涉及的半导体装置中，最好是第一金属绝缘体半导体晶体管是P型金属绝缘体半导体晶体管，第一接触包覆膜由在栅极长度方向上对沟道区域施加压缩应力的应力绝缘膜构成。
在本发明的一个形态示例所涉及的半导体装置中，最好是该半导体装置还包括第二金属绝缘体半导体晶体管，该第二金属绝缘体半导体晶体管形成在半导体衬底的与第一活性区域不同的第二活性区域上；第二金属绝缘体半导体晶体管包括：形成在第二活性区域上的第二栅极绝缘膜、形成在第二栅极绝缘膜上的第二栅电极、形成在第二栅电极的侧面的第二侧壁绝缘膜、形成在第二活性区域中的第二侧壁绝缘膜的外侧的第二源漏极区域、第二底层绝缘膜以及第二接触包覆膜，该第二底层绝缘膜是利用原子层沉积法在第二活性区域上以覆盖第二栅电极及第二侧壁绝缘膜的方式形成的，该第二接触包覆膜是利用等离子体化学气相沉积法在第二底层绝缘膜上形成的，且由在栅极长度方向上对沟道区域施加拉伸应力或者压缩应力的应力绝缘膜构成；第一活性区域中的硅化物区域上的第一接触包覆膜的膜厚、与第二活性区域上的第二接触包覆膜的膜厚相等。
在本发明的一个形态示例所涉及的半导体装置中，最好是该半导体装置还包括层间绝缘膜、第一接触柱塞及第二接触柱塞，该层间绝缘膜形成在第一接触包覆膜及第二接触包覆膜上，该第一接触柱塞是以贯通层间绝缘膜及第一接触包覆膜、且到达硅化物区域的方式形成的，该第二接触柱塞是以贯通层间绝缘膜及第二接触包覆膜、且到达第二源漏极区域的方式形成的。
本发明的一个形态示例所涉及的半导体装置的制造方法包括工序(a)、工序(b)、工序(c)、工序(d)、工序(e)、工序(f)以及工序(g)，在该工序(a)中在半导体衬底的第一活性区域上形成第一栅极绝缘膜，在该工序(b)中在第一栅极绝缘膜上形成第一栅电极，在该工序(c)中在第一栅电极的侧面形成第一侧壁绝缘膜，在该工序(d)中在第一活性区域中的第一侧壁绝缘膜的外侧形成第一源漏极区域，在该工序(e)中在第一源漏极区域的上层形成硅化物区域，在该工序(f)中利用原子层沉积法以覆盖第一栅电极、第一侧壁绝缘膜及硅化物区域的方式，在第一活性区域上形成第一底层绝缘膜，在该工序(g)中利用等离子体化学气相沉积法在第一底层绝缘膜上，形成由在栅极长度方向上对沟道区域施加拉伸应力或者压缩应力的应力绝缘膜构成的第一接触包覆膜。
在本发明的一个形态示例所涉及的半导体装置的制造方法中，最好是工序(f)包含形成由氮化硅膜构成的第一底层绝缘膜的工序，工序(g)包含形成由氮化硅膜构成的第一接触包覆膜的工序。
在本发明的一个形态示例所涉及的半导体装置的制造方法中，最好是工序(a)包含在半导体衬底的与第一活性区域不同的第二活性区域上形成第二栅极绝缘膜的工序，工序(b)包含在第二栅极绝缘膜上形成第二栅电极的工序，工序(c)包含在第二栅电极的侧面形成第二侧壁绝缘膜的工序，工序(d)包含在第二活性区域中的第二侧壁绝缘膜的外侧形成第二源漏极区域的工序，工序(e)是在第二源漏极区域的上层没有形成硅化物区域的工序，工序(f)包含利用原子层沉积法以覆盖第二栅电极及第二侧壁绝缘膜的方式，在第二活性区域上形成第二底层绝缘膜的工序，工序(g)包含利用等离子体化学气相沉积法在第二底层绝缘膜上，形成由在栅极长度方向上对沟道区域施加拉伸应力或者压缩应力的应力绝缘膜构成的第二接触包覆膜的工序。
在本发明的一个形态示例所涉及的半导体装置的制造方法中，最好是还包括工序(h)和工序(i)，该工序(h)在工序(g)之后，在第一接触包覆膜及第二接触包覆膜上形成层间绝缘膜，在该工序(i)中，以贯通层间绝缘膜及第一接触包覆膜、且到达硅化物区域的方式形成第一接触柱塞，并且以贯通层间绝缘膜及第二接触包覆膜、且到达第二源漏极区域的方式形成第二接触柱塞。
(发明的效果)
如上所述，根据本发明的半导体装置及其制造方法，能够消除硅化物区域上的接触包覆膜的底层依赖性，并能够抑制该膜厚的薄膜化。其结果是利用接触包覆膜膜厚的厚膜化所获得的使金属绝缘体半导体晶体管驱动力提高的效果得以实现。
附图说明
图1是表示本发明第一实施例所涉及的半导体装置结构的剖面图。
图2(a)～图2(c)是按照工序顺序表示本发明第一实施例所涉及的半导体装置的制造方法的工序剖面图。
图3是表示本发明第二实施例所涉及的半导体装置结构的剖面图。
图4(a)～图4(c)是按照工序顺序表示本发明第二实施例所涉及的半导体装置的制造方法的工序剖面图。
图5是表示以往的半导体装置结构的剖面图。
(符号说明)
100           活性区域
101           半导体衬底
102           栅极绝缘膜
103           栅电极
104           n型源漏极区域
105           侧壁
106           n型源漏极区域
107           硅化物区域
108           底层绝缘膜
109           接触包覆膜
110           层间绝缘膜
111           接触柱塞
200a、200b    活性区域
201           半导体衬底
202a、202b    栅极绝缘膜
203a、203b    栅电极
204a、204b    n型源漏极区域
205a、205b    侧壁
206a、206b    n型源漏极区域
207b          硅化物区域
208a、208b    底层绝缘膜
209a、209b    接触包覆膜
210a、210b    层间绝缘膜
211a、211b    接触柱塞
具体实施方式
(第一实施例)
下面，一边参照附图一边对本发明第一实施例所涉及的半导体装置的结构进行说明。
图1是表示本发明第一实施例所涉及的半导体装置结构的要点剖面图。
如图1所示，在例如由硅构成的半导体衬底101中，形成了被无图示的元件隔离区域围绕且形成有p阱(无图示)的活性区域100，在该活性区域100上，隔着例如由SiON系的膜构成的膜厚约为2nm的栅极绝缘膜102，形成了在上层具有例如由NiSi构成的膜厚约为20nm的硅化物区域107的栅电极103，该栅电极103的膜厚约为110nm。还有，栅电极103的栅极长度大约为50nm。在活性区域100中的栅电极103两侧的区域中，形成了被注入例如砷或磷等n型杂质、且接合深度浅的n型源漏极区域(n型延伸区域或者n型LDD区域)104。
还有，在硅化物区域107、栅电极103及栅极绝缘膜102的侧面以及活性区域100上，形成了底部宽度大约为50nm的侧壁105。还有，在活性区域100中的侧壁105外侧的区域，形成有被注入了例如砷或磷等n型杂质且接合深度比源漏极区域104深的n型源漏极区域106，在该n型源漏极区域106的上层具有膜厚约为20nm的硅化物区域107。
还有，以覆盖栅电极103及源漏极区域106上的硅化物区域107、以及侧壁105的方式，在半导体衬底101上形成有利用原子层沉积(ALD＝Atomic Layer Deposition)法形成的底层绝缘膜108。在此，底层绝缘膜108是由在堆积温度为400℃的条件下利用原子层沉积法形成的膜厚为3nm的氮化硅膜构成的，而在该氮化硅膜中理想的是氮与硅的比值在1.2以上，还有该膜厚只要是在0.3nm以上且10nm以下即可。
还有，在底层绝缘膜108上，利用等离子体化学气相沉积法形成了在栅极长度方向上对沟道区域施加拉伸应力的接触包覆膜109。在此，当利用等离子体化学气相沉积法堆积了膜厚为25nm的具有1.4GPa拉伸应力的氮化硅膜以作为接触包覆膜109时，无论在源漏极区域106上层的硅化物区域107上，还是在不存在硅化物区域107的扩散区域(非硅化物区域：无图示)上，该膜厚都相等即均为25nm。还有，接触包覆膜109的膜厚理想的是在15nm以上且50nm以下，更加理想的是在20nm以上且30nm以下。
还有，在接触包覆膜109上，形成了由以例如TEOS(原硅酸四乙酯，tetraethyl orthosilicate)膜为代表的氧化硅膜构成的、且表面被平面化了的层间绝缘膜110，该层间绝缘膜110的膜厚约为350nm。在层间绝缘膜110、接触包覆膜109及底层绝缘膜108中，形成了贯通这些膜、且下端到达硅化物区域107的接触柱塞111。
下面，一边参照附图一边对本发明第一实施例所涉及的半导体装置的制造方法进行说明。
图2(a)～图2(c)是按照工序顺序表示本发明第一实施例所涉及的半导体装置的制造方法的要点工序剖面图。
首先，如图2(a)所示，在例如由硅构成的半导体衬底101中的、被用例如STI(浅槽隔离，shallow trench isolation)法等选择性形成的元件隔离区域(无图示)围绕的区域中，通过利用离子注入法形成p阱(无图示)，从而形成了活性区域100。然后，在活性区域100上，形成了由例如SiON系的膜构成的膜厚大约为2nm的栅极绝缘膜形成膜后，形成了由例如多晶硅构成的膜厚大约为120nm的栅电极形成膜。随后，利用光刻及干蚀刻技术，形成了由栅极绝缘膜形成膜构成的栅极绝缘膜102及由栅电极形成膜构成的栅电极103。另外，栅电极103的栅极长度大约为50nm。
然后，以栅电极103作为掩模，在例如注入能量为3keV且注入剂量(dose)为1×1014/cm2的条件下，对活性区域100进行例如砷或磷等n型杂质的离子注入，从而形成了接合深度相对较浅的(比源漏极区域106浅)的n型源漏极区域104。
然后，以覆盖栅电极103的方式，在半导体衬底101上的整个面形成了例如由SiO2的氧化硅膜构成的膜厚约为50nm的绝缘膜以后，通过对该绝缘膜进行回蚀刻(etch back)，从而在栅极绝缘膜102及栅电极103的侧面上，形成了侧壁105。
随后，用栅电极103及侧壁105作为掩模，在例如注入能量为10keV且注入剂量为1×1015/cm2的条件下，对活性区域100中的侧壁105外侧的区域进行例如砷或磷等n型杂质的离子注入，从而形成了接合深度相对较深的(比源漏极区域104深)的n型源漏极区域106。
然后，在半导体衬底101上的整个面，堆积了厚度约10nm的例如钴或镍等的金属膜后，进行热处理使硅与金属膜中的金属进行反应，从而在侧壁105外侧的源漏极区域106的上层形成了例如由NiSi构成的硅化物区域107，并且在栅电极103的上层也形成了硅化物区域107。此时，由于栅电极103上部大约10nm高的部分被硅化，所以在硅化物区域107形成后，栅电极103的膜厚在大约110nm左右。
然后，如图2(b)所示，当堆积温度为400℃以下时，利用原子层沉积法，在半导体衬底101上的整个面，以覆盖栅电极103及源漏极区域106上层的硅化物区域107、侧壁105的方式，形成了底层绝缘膜108。在此，底层绝缘膜108是由在堆积温度为400℃的条件下利用原子层沉积法形成的膜厚为3nm的氮化硅膜构成的，而在该氮化硅膜中理想的是氮与硅的比值在1.2以上，还有该膜厚只要是在0.3nm以上且10nm以下即可。
随后，当堆积温度在250℃以上且450℃以下时，利用等离子体化学气相沉积法，在底层绝缘膜108上形成了接触包覆膜109。在此，当利用等离子体化学气相沉积法堆积了膜厚为25nm的具有1.4GPa拉伸应力的氮化硅膜以作为接触包覆膜109时，无论在源漏极区域106上层的硅化物区域107上，还是在不存在硅化物区域107的扩散区域(非硅化物区域：无图示)上，该膜厚均相等即都为25nm。还有，接触包覆膜109的膜厚理想的是在15nm以上且50nm以下，更加理想的是在20nm以上且30nm以下。
其次，如图2(c)所示，在接触包覆膜109的整个面上，堆积了膜厚大约为500nm的以TEOS膜为代表的氧化硅膜以后，通过利用化学机械抛光法(CMP)对表面进行平面化处理，从而形成了膜厚约为350nm的层间绝缘膜110。随后，利用光刻及干蚀刻技术，在层间绝缘膜110、接触包覆膜109及底层绝缘膜108中，形成了贯通这些膜、且使深n型源漏极区域106上层的硅化物区域107露出的接触孔以后，通过向该接触孔中埋入例如钨等的导电膜，从而形成了下端到达硅化物区域107的接触柱塞111。
如上所示，根据本发明第一实施例所涉及的半导体装置及其制造方法，因为作为由利用等离子体化学气相沉积法形成的、在栅极长度方向上施加拉伸应力的应力绝缘膜即氮化硅膜构成的接触包覆膜109的底层，设置了利用原子层沉积法形成、且由氮化硅膜构成的底层绝缘膜108，所以能够消除接触包覆膜109的底层依赖性，并能够抑制接触包覆膜109的薄膜化。由此，利用接触包覆膜109的厚膜化，能够使晶体管的通态电流提高。具体来说，当利用等离子体化学气相沉积法堆积膜厚为25nm的氮化硅膜时，虽然在以往的示例中，在扩散区域的硅化物区域上仅能堆积20nm厚的氮化硅膜，但在本实施例中，由于能够在源漏极区域106的硅化物区域上堆积25nm厚的氮化硅膜，所以与以往的示例相比能够实现膜厚增加25％的厚膜化。由此，能够使金属绝缘体半导体晶体管的通态电流提高。还有，由于本实施例的接触包覆膜109无论是在源漏极区域106中的硅化物区域107上，还是在不存在硅化物区域107的扩散区域(非硅化物区域：无图示)上，其膜厚均相等即都是25nm，所以可以容易地对用来形成接触柱塞111的接触孔的蚀刻条件进行设定。
还有，作为构成底层绝缘膜108的材料，如果仅就消除接触包覆膜的底层依赖性的观点来看，还可以是氧化硅膜等其他的绝缘膜。不过，如本实施例所示，利用原子层沉积法来形成由氮化硅膜构成的底层绝缘膜108时，由于底层绝缘膜108本身不具有底层依赖性，且能够用均匀的薄膜(例如3nm)来形成底层绝缘膜108，因此能够实现接触包覆膜109的厚膜化，进而由于能够进行低温形成(例如400℃)因而能够防止硅化物区域107的变质，所以从整体上来看是更为理想的。
还有，从整体上来看，理想的是底层绝缘膜108和接触包覆膜109由相同的材料构成，且如上所述更加理想的是底层绝缘膜108和接触包覆膜109的膜都是由氮化硅膜构成的。
还有，在本实施例中，对利用原子层沉积法形成的氮化硅膜的膜厚为3nm且堆积温度为400℃，还有利用等离子体化学气相沉积法形成的氮化硅膜的膜厚为25nm且具有1.4GPa拉伸应力的示例进行了说明，但并不是仅局限于这些数值。
还有，在本实施例中，关于包括了NMIS晶体管的半导体装置及其制造方法进行了说明，而即使在包括PMIS晶体管时，通过在利用原子层沉积法形成的底层绝缘膜108上，形成了在栅极长度方向上对沟道区域施加压缩应力的应力绝缘膜即氮化硅膜等的接触包覆膜109，从而在具有PMIS晶体管时也能够获得与上述相同的效果。
还有，在本实施例中，也可以构成为侧壁105是在硅化物区域107、栅电极103及栅极绝缘膜102的侧面、以及形成在活性区域100上的剖面形状为L字形的绝缘膜的内侧表面上形成的，进而也可以构成为在L字形的绝缘膜与硅化物区域107、栅电极103及栅极绝缘膜102的侧面之间，设置有剖面形状为I字形的绝缘膜。
(第二实施例)
下面，一边参照附图一边对本发明第二实施例所涉及的半导体装置的结构进行说明。
图3是表示本发明第二实施例所涉及的半导体装置结构的要点剖面图。
图3所示的形成有NMIS晶体管的区域A中，在例如由硅构成的半导体衬底201中，形成了被无图示的元件隔离区域围绕且形成有p阱(无图示)的活性区域200a。在活性区域200a上，隔着例如由SiON系的膜构成的膜厚约为2nm的栅极绝缘膜202a，形成了膜厚约为120nm的栅电极203a。另外，栅电极203a的栅极长度大约为50nm。
还有，在活性区域200a中的栅电极203a两侧的区域中，形成了被注入例如砷或磷等n型杂质的、接合深度相对较浅的(比源漏极区域206a浅的)n型源漏极区域(n型延伸区域或者n型LDD区域)204a。还有，在栅电极203a及栅极绝缘膜202a的侧面以及活性区域200a上，形成了底部宽度大约为50nm的侧壁205a。还有，在活性区域200a中的侧壁205a外侧的区域形成了被注入例如砷或磷等n型杂质的、接合深度相对较深的(比源漏极区域204a深的)n型源漏极区域206a。
还有，以覆盖栅电极203a及侧壁205a的方式，在半导体衬底20 1上形成有利用原子层沉积法形成的底层绝缘膜208a。
还有，在底层绝缘膜208a上，利用等离子体化学气相沉积法形成了在栅极长度方向上对沟道区域施加拉伸应力的接触包覆膜209a。
还有，在接触包覆膜209a上，形成了由以例如TEOS膜为代表的氧化硅膜构成、且表面被平面化了的层间绝缘膜210a，该层间绝缘膜210a的膜厚约为350nm。在层间绝缘膜210a、接触包覆膜209a及底层绝缘膜208a中，形成了贯通这些膜、且下端到达源漏极区域206a的接触柱塞211a。
另一方面，在图3所示的形成有NMIS晶体管的区域B中，在半导体衬底201中，形成了被无图示的元件隔离区域围绕且形成有p阱(无图示)的活性区域200b。在活性区域200b上，隔着例如由SiON系的膜构成的膜厚约为2nm的栅极绝缘膜202b形成有栅电极203b，该栅电极203b的膜厚约为110nm，并且在该栅电极203b的上层具有例如由NiSi构成的膜厚约为20nm的硅化物区域207b。在活性区域200b中的栅电极203b两侧的区域中，形成了被注入例如硼或铟等n型杂质的、接合深度相对较浅的(比源漏极区域206b浅的)n型源漏极区域(n型延伸区域或者n型LDD区域)204b。还有，在硅化物区域207b、栅电极203b及栅极绝缘膜202b的侧面、以及活性区域200b上，形成了底部宽度大约为50nm的侧壁205b。在活性区域200b中的侧壁205b外侧的区域，形成了在上层具有膜厚约为20nm的硅化物区域207b、且被注入n型杂质的接合深度相对较深的(比源漏极区域204b深的)n型源漏极区域206b。
还有，在半导体衬底201上，利用原子层沉积法，形成了与上述底层绝缘膜208a连接为一体、并覆盖栅电极203b及侧壁205b的底层绝缘膜208b。在此，上述底层绝缘膜208a和底层绝缘膜208b是由在堆积温度为400℃的条件下利用原子层沉积法形成的膜厚为3nm的氮化硅膜构成的，而在该氮化硅膜中理想的是氮与硅的比值在1.2以上，进而该膜厚只要是在0.3nm以上且10nm以下即可。
还有，利用等离子体化学气相沉积法，在底层绝缘膜208b上形成了与上述接触包覆膜209a连接为一体、且在栅极长度方向上对沟道区域施加拉伸应力的接触包覆膜209b。在此，利用等离子体化学气相沉积法堆积了膜厚为25nm的具有1.4GPa拉伸应力的氮化硅膜来作为上述接触包覆膜209a和接触包覆膜209b时，无论是在源漏极区域206b上层的硅化物区域207b上，还是在不存在硅化物区域的源漏极区域206a(非硅化物区域)上，该膜厚均相等即都为25nm。还有，接触包覆膜209a及209b的膜厚理想的是在15nm以上且50nm以下，更加理想的是在20nm以上且30nm以下。
还有，在接触包覆膜209b上，形成了由以例如TEOS(tetraethyl orthosilicate)膜为代表的氧化硅膜构成、且表面被平面化了的层间绝缘膜210b，该层间绝缘膜210b的膜厚约为350nm。在层间绝缘膜210b、接触包覆膜209b及底层绝缘膜208b中，形成了贯通这些膜、且下端到达硅化物区域207b的接触柱塞211b。
下面，一边参照附图一边对本发明第二实施例所涉及的半导体装置的制造方法进行说明。
图4(a)～图4(c)是按照工序顺序表示本发明第二实施例所涉及的半导体装置的制造方法的要点剖面图。
首先，如图4(a)所示，在半导体衬底201的被元件隔离区域(无图示)围绕的区域中，通过利用规定的掩模进行p型杂质的离子注入来选择性地形成p阱(无图示)，从而在区域A中形成了活性区域200a。还有，同样地通过利用规定的掩模进行p型杂质的离子注入来选择性地形成p阱(无图示)，从而在区域B中形成了活性区域200b。然后，在活性区域200a上，形成了由例如SiON系的膜构成的膜厚约为2nm的栅极绝缘膜202a及由例如多晶硅构成的膜厚约为120nm的栅电极203a，并且在活性区域200b上，形成了由例如SiON系的膜构成的膜厚约为2nm的栅极绝缘膜202b及由例如多晶硅构成的膜厚约为120nm的栅电极203b。
然后，以栅电极203a作为掩模，通过进行n型杂质的离子注入，从而在活性区域200a中的栅电极203a两侧的区域中，形成了接合深度浅的n型源漏极区域204a，并且以栅电极203b作为掩模，通过进行n型杂质的离子注入，从而在活性区域200b中的栅电极203b两侧的区域中，形成了接合深度浅的n型源漏极区域204b。
其后，在活性区域200a上、以及栅极绝缘膜202a及栅电极203a的侧面上，形成了底部宽度大约为50nm的侧壁205a，并且在活性区域200b上、以及栅极绝缘膜202b及栅电极203b的侧面上，形成了底部宽度大约为50nm的侧壁205b。
然后，以栅电极203a及侧壁205a作为掩模，通过进行n型杂质的离子注入，从而在活性区域200a中的侧壁205a外侧的区域，形成了接合深度深的n型源漏极区域206a。还有，以栅电极203b及侧壁205b作为掩模，通过进行n型杂质的离子注入，从而在活性区域200b中的侧壁205b外侧的区域，形成了接合深度深的n型源漏极区域206b。
然后，在区域B的整个面上堆积了例如钴或镍等的金属膜后进行热处理，从而在位于侧壁205b外侧的源漏极区域206b的上层及栅电极203b的上层，形成了膜厚约为20nm的硅化物区域207b。此时，以在侧壁205a外侧的源漏极区域206a的上层及栅电极203a的上层没有形成硅化物区域的方式，选择性地形成了硅化物区域207b。例如，通过除去形成在区域A上的金属膜后再进行热处理的方法、或者在形成金属膜以前事前在区域A上形成由氧化硅膜构成的硅化物防止膜的方法，从而仅在区域B中形成了硅化物区域207b。
然后，如图4(b)所示，利用原子层沉积法在半导体衬底201的整个面，以覆盖栅电极203a、侧壁205a、栅电极203b、侧壁205b的方式形成了氮化硅膜，从而在区域A中形成了底层绝缘膜208a，在区域B中形成了底层绝缘膜208b。在此，底层绝缘膜208a及208b是由在堆积温度为400℃的条件下利用原子层沉积法形成的膜厚为3nm的氮化硅膜构成的，且在该氮化硅膜中理想的是氮与硅的比值在1.2以上，进而该膜厚只要是在0.3nm以上且10nm以下即可。
随后，利用等离子体化学气相沉积法，在底层绝缘膜208a及208b上形成了在栅极长度方向上对沟道区域施加拉伸应力的氮化硅膜。由此，在区域A中形成了接触包覆膜209a，在区域B中形成了接触包覆膜209b。在此，利用等离子体化学气相沉积法堆积了膜厚为25nm的具有1.4GPa拉伸应力的氮化硅膜来作为接触包覆膜209a及209b时，无论是在源漏极区域206b上层的硅化物区域207b上，还是在不存在硅化物区域的源漏极区域206a(非硅化物区域)上，该膜厚均相等即都为25nm。还有，接触包覆膜209a及209b的膜厚理想的是在15nm以上且50nm以下，更加理想的是在20nm以上且30nm以下。另外，具有拉伸应力的氮化硅膜的形成方法与第一实施例相同。
其次，如图4(c)所示，在接触包覆膜209a及209b的整个面上，堆积了大约500nm厚的以TEOS膜为代表的氧化硅膜后，利用化学机械抛光法对表面进行平面化处理，从而形成了膜厚约为350nm的层间绝缘膜。由此，在区域A中形成了层间绝缘膜210a，在区域B中形成了层间绝缘膜210b。随后，利用光刻及干蚀刻技术，在层间绝缘膜210a、接触包覆膜209a及底层绝缘膜208a中，形成了贯通这些膜、且使源漏极区域206a露出的接触孔以后，通过向该接触孔中埋入例如钨等的导电膜，从而形成了下端到达源漏极区域206a的接触柱塞211a。同样地在层间绝缘膜210b、接触包覆膜209b及底层绝缘膜208b中，形成了贯通这些膜、且使源漏极区域206b上层的硅化物区域207b露出的接触孔以后，通过向该接触孔中埋入例如钨等的导电膜，从而形成了下端到达源漏极区域206b上层的硅化物区域207b的接触柱塞211b。
如上所示，根据本发明第二实施例所涉及的半导体装置及其制造方法，在同一晶片上包括区域A中所示的不具有硅化物区域的NMIS晶体管、和区域B中所示的具有硅化物区域207b的NMIS晶体管的半导体装置中，通过采用在用原子层沉积法形成的底层绝缘膜208a及208b上，设置利用等离子体化学气相沉积法形成的接触包覆膜209a及209b的这一结构，从而能够消除接触包覆膜209a及209b的底层依赖性，并且接触包覆膜209a及209b的膜厚不论是在硅化物区域207b上，还是在不存在硅化物区域207b的非硅化物区域上，都能够实现膜厚为25nm的均匀膜厚。
就这一点，本发明人对在同一晶片上包括不具有硅化物区域的NMIS晶体管和具有硅化物区域的NMIS晶体管、且在接触包覆膜的下部不具有本发明所涉及的底层绝缘膜的以往半导体装置进行实验后得知：当堆积了25nm厚的氮化硅膜来作为接触包覆膜时，在没有形成硅化物区域的非硅化物区域中所堆积的膜厚为25nm，与此相对在硅化物区域上仅堆积了20nm厚的膜。这样一来，在以往的半导体装置中，由于在晶片面内、特别是扩散区域上的接触包覆膜的膜厚产生变化，所以难于实现接触腐蚀条件的合理化。也就是，当针对在不具有硅化物区域的晶体管侧形成的厚接触包覆膜的膜厚来规定蚀刻条件时，因为对在具有硅化物区域的晶体管侧形成的薄接触包覆膜进行了过度的接触腐蚀，所以引起接合漏电流的增加。另一方面，当针对薄接触包覆膜来设定蚀刻条件时，则对于厚接触包覆膜来说蚀刻不足(under etching)，从而引起了接触开口不良(contact open defect)，并出现了成品率下降的问题。
与此相对，根据本实施例，因为能够获得具有均匀膜厚的接触包覆膜209a及209b，所以可容易地设定用来形成接触柱塞211a及211b的接触孔的蚀刻条件，因而能够回避上述以往的问题。还有，硅化物区域207b上的接触包覆膜209b的膜厚为25nm，与第一实施例相同，由于与以往在硅化物区域上的接触包覆膜的膜厚为20nm的情况相比能够实现膜厚增加25％的厚膜化，因此能够使MIS晶体管的通态电流提高。
还有，作为构成底层绝缘膜208a及208b的材料，基于与第一实施例相同的理由，如果仅从消除接触包覆膜209a及209b的底层依赖性的角度考虑，则也可以是氧化硅膜等其他的绝缘膜，但是从整体上进行考虑的话，则理想的是由氮化硅膜构成。还有，与上述第一实施例相同，底层绝缘膜208a及208b、和接触包覆膜209a及209b也最好是由相同材料构成的。
还有，在本实施例中，对利用原子层沉积法形成的氮化硅膜的膜厚为3nm且堆积温度为400℃，还有对利用等离子体化学气相沉积法形成的氮化硅膜的膜厚为25nm且具有1.4GPa拉伸应力的示例进行了说明，但并不仅局限于这些数值。
还有，在本实施例中，对包括两个NMIS晶体管的半导体装置及其制造方法进行了说明，而即使在包括两个PMIS晶体管时或将一个NMIS晶体管和一个PMIS晶体管组合起来时，也因为在利用原子层沉积法形成的底层绝缘膜208a及208b上，形成了在栅极长度方向上对沟道区域施加压缩应力的应力绝缘膜即氮化硅膜等的接触包覆膜209a及209b，所以能够获得与上述相同的效果。
还有，在本实施例中，可以构成侧壁205a及205b与第一实施例同样地形成在剖面形状为L字形的绝缘膜内侧表面上的结构，也还可以构成进一步设置有剖面形状为I字形的绝缘膜的结构。
(产业上的利用可能性)
如以上所说明的那样，本发明对于包括利用等离子体化学气相沉积法形成的接触包覆膜的半导体装置及其制造方法是有用的。

Claims (13)

1.一种半导体装置，具有形成在半导体衬底的第一活性区域上的第一金属绝缘体半导体晶体管，其特征在于：
上述第一金属绝缘体半导体晶体管包括：
第一栅极绝缘膜，形成在上述第一活性区域上，
第一栅电极，形成在上述第一栅极绝缘膜上，
第一侧壁绝缘膜，形成在上述第一栅电极的侧面，
第一源漏极区域，形成在上述第一活性区域中的上述第一侧壁绝缘膜的外侧，
硅化物区域，形成在上述第一源漏极区域的上层，
第一底层绝缘膜，是利用原子层沉积法在上述第一活性区域上以覆盖上述第一栅电极、上述第一侧壁绝缘膜及上述硅化物区域的方式形成的，以及
第一接触包覆膜，是利用等离子体化学气相沉积法在上述第一底层绝缘膜上形成的，且由在栅极长度方向上对沟道区域施加拉伸应力或者压缩应力的应力绝缘膜构成。
2.根据权利要求1所述的半导体装置，其特征在于：
上述第一底层绝缘膜由氮化硅膜构成，
上述第一接触包覆膜由氮化硅膜构成。
3.根据权利要求2所述的半导体装置，其特征在于：
在构成上述第一底层绝缘膜的氮化硅膜中，氮与硅的比值在1.2以上。
4.根据权利要求2所述的半导体装置，其特征在于：
构成上述第一底层绝缘膜的氮化硅膜的膜厚在0.3nm以上且10nm以下。
5.根据权利要求2所述的半导体装置，其特征在于：
构成上述第一接触包覆膜的氮化硅膜的膜厚在15nm以上且50nm以下。
6.根据权利要求1所述的半导体装置，其特征在于：
上述第一金属绝缘体半导体晶体管是N型金属绝缘体半导体晶体管，
上述第一接触包覆膜由在栅极长度方向上对沟道区域施加拉伸应力的应力绝缘膜构成。
7.根据权利要求1所述的半导体装置，其特征在于：
上述第一金属绝缘体半导体晶体管是P型金属绝缘体半导体晶体管，
上述第一接触包覆膜由在栅极长度方向上对沟道区域施加压缩应力的应力绝缘膜构成。
8.根据权利要求1所述的半导体装置，其特征在于：
该半导体装置还包括第二金属绝缘体半导体晶体管，该第二金属绝缘体半导体晶体管形成在上述半导体衬底的与上述第一活性区域不同的第二活性区域上；
上述第二金属绝缘体半导体晶体管包括：
第二栅极绝缘膜，形成在上述第二活性区域上，
第二栅电极，形成在上述第二栅极绝缘膜上，
第二侧壁绝缘膜，形成在上述第二栅电极的侧面，
第二源漏极区域，形成在上述第二活性区域中的上述第二侧壁绝缘膜的外侧，
第二底层绝缘膜，是利用原子层沉积法在上述第二活性区域上以覆盖上述第二栅电极及上述第二侧壁绝缘膜的方式形成的，以及
第二接触包覆膜，是利用等离子体化学气相沉积法在上述第二底层绝缘膜上形成的，且由在栅极长度方向上对沟道区域施加拉伸应力或者压缩应力的应力绝缘膜构成；
上述第一活性区域中的上述硅化物区域上的上述第一接触包覆膜的膜厚、与上述第二活性区域上的上述第二接触包覆膜的膜厚相等。
9.根据权利要求8所述的半导体装置，其特征在于：
该半导体装置还包括：
层间绝缘膜，形成在上述第一接触包覆膜及上述第二接触包覆膜上，
第一接触柱塞，是以贯通上述层间绝缘膜及上述第一接触包覆膜、且到达上述硅化物区域的方式形成的，以及
第二接触柱塞，是以贯通上述层间绝缘膜及上述第二接触包覆膜、且到达上述第二源漏极区域的方式形成的。
10.一种半导体装置的制造方法，其特征在于：
该半导体装置的制造方法包括：
工序a，在半导体衬底的第一活性区域上形成第一栅极绝缘膜，
工序b，在上述第一栅极绝缘膜上形成第一栅电极，
工序c，在上述第一栅电极的侧面形成第一侧壁绝缘膜，
工序d，在上述第一活性区域中的上述第一侧壁绝缘膜的外侧形成第一源漏极区域，
工序e，在上述第一源漏极区域的上层形成硅化物区域，
工序f，利用原子层沉积法以覆盖上述第一栅电极、上述第一侧壁绝缘膜及上述硅化物区域的方式，在上述第一活性区域上形成第一底层绝缘膜，以及
工序g，利用等离子体化学气相沉积法在上述第一底层绝缘膜上，形成由在栅极长度方向上对沟道区域施加拉伸应力或者压缩应力的应力绝缘膜构成的第一接触包覆膜。
11.根据权利要求10所述的半导体装置的制造方法，其特征在于：
上述工序f包含形成由氮化硅膜构成的上述第一底层绝缘膜的工序，
上述工序g包含形成由氮化硅膜构成的上述第一接触包覆膜的工序。
12.根据权利要求10所述的半导体装置的制造方法，其特征在于：
上述工序a包含在上述半导体衬底的与上述第一活性区域不同的第二活性区域上形成第二栅极绝缘膜的工序，
上述工序b包含在上述第二栅极绝缘膜上形成第二栅电极的工序，
上述工序c包含在上述第二栅电极的侧面形成第二侧壁绝缘膜的工序，
上述工序d包含在上述第二活性区域中的上述第二侧壁绝缘膜的外侧形成第二源漏极区域的工序，
上述工序e是在上述第二源漏极区域的上层没有形成上述硅化物区域的工序，
上述工序f包含利用原子层沉积法以覆盖上述第二栅电极及上述第二侧壁绝缘膜的方式，在上述第二活性区域上形成第二底层绝缘膜的工序，
上述工序g包含利用等离子体化学气相沉积法在上述第二底层绝缘膜上，形成由在栅极长度方向上对沟道区域施加拉伸应力或者压缩应力的应力绝缘膜构成的第二接触包覆膜的工序。
13.根据权利要求12所述的半导体装置的制造方法，其特征在于：
该半导体装置的制造方法还包括工序h和工序i；该工序h在上述工序g之后，在上述第一接触包覆膜及上述第二接触包覆膜上形成层间绝缘膜；在该工序i中，以贯通上述层间绝缘膜及上述第一接触包覆膜、且到达上述硅化物区域的方式形成第一接触柱塞，并且以贯通上述层间绝缘膜及上述第二接触包覆膜、且到达上述第二源漏极区域的方式形成第二接触柱塞。
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