CN1933157B - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件，尽管存在虚拟有源区域，但是其仍使得不再需要较大的芯片面积并且改善了半导体衬底的表面平坦度。在制造这种半导体器件的工艺中，在作为有源区域的n型埋层上方形成用于高电压MISFET的厚栅绝缘膜，并且在该栅绝缘膜上方形成内部电路的电阻元件IR。由于该厚栅绝缘膜位于n型埋层与电阻元件IR之间，因此减小了在衬底(n型埋层)与电阻元件IR之间产生的耦合电容。

Description

半导体器件及其制造方法
相关申请的交叉引用
本发明要求于2005年9月15日提交的日本专利申请No.2005-268135的优先权，在此将其内容通过参考引入本申请。
技术领域
本发明涉及一种半导体器件及其制造技术，并且更特别地涉及一种对于在一个半导体衬底上方具有高电压MISFET和电阻元件的半导体器件及其制造技术有用的技术。
背景技术
作为电隔离相邻半导体元件的技术，已知有STI(浅沟槽隔离)技术，其中，在半导体衬底的元件隔离区域中制作沟槽，并在该沟槽中埋入绝缘膜。为了制作这种元件隔离沟槽，首先对半导体衬底进行刻蚀以制作沟槽，并且然后在该衬底上淀积厚度大于该沟槽深度的氧化硅膜。然后，通过化学机械抛光去除从沟槽突出的氧化硅膜部分，从而将一部分氧化硅膜留在沟槽内部并且使沟槽表面平坦化。
半导体元件的尺寸是根据其目的或功能性来进行优化的，并且实际上，将不同尺寸的各种半导体元件安装在一个半导体衬底上。例如，通常，在高电源电压下操作的MISFET(下文中称作高电压MISFET)比在低电源电压下操作的MISFET(下文中称作低电压MISFET)大，并且同样，高电压MISFET的栅绝缘膜比低电压MISFET的栅绝缘膜厚。此外，一般而言，诸如电阻元件和电容器之类的无源元件比低电压MISFET大。另外，由于根据目的或功能性，集成电路的半导体元件集成密度各不相同，因此通常实际半导体衬底的一些区域密集地遍布着半导体元件，而该半导体衬底的其他区域稀疏地点缀着半导体元件。
另一方面，半导体元件隔离沟槽的尺寸由半导体元件的尺寸和密度决定。这意味着在实际的半导体衬底中，存在不同尺寸的元件隔离沟槽，并且某些区域密集地遍布着元件隔离沟槽，而其他区域稀疏地点缀着元件隔离沟槽。
然而，在制作元件隔离沟槽的传统工艺中，出现了以下问题：当在一个半导体衬底中制作不同尺寸的多个沟槽并且随后在这些沟槽上淀积氧化硅膜并通过化学机械抛光对其表面进行抛光时，掩埋的氧化硅膜表面有可能变为凹入的(特别是在较大的沟槽中)，就像一个碟子那样(这种现象叫做碟形化(dishing))。
如果这种碟形化发生在元件隔离沟槽中的氧化硅膜上，则当在后续步骤中在半导体衬底上淀积薄膜时，该薄膜在该元件隔离沟槽之上的区域中的表面平坦度将变差。由于这种原因，在其中将光刻胶膜形成在该薄膜上方并进行曝光的下一步骤中，在该元件隔离沟槽之上的区域中曝光聚焦范围可能会减小，导致光刻胶图形精确度下降。
作为对这一问题的解决方案，以下技术已经被提出并被应用到实际的半导体产品制造工艺中：在有可能显著发生碟形化的较大元件隔离区域中以矩阵图形制作多个较小的虚拟有源区域，以便减小这一区域中的元件隔离沟槽的实际面积，并因此防止氧化硅膜的碟形化。
日本未审专利公开No.2002-158278中描述了用于在较大元件隔离区域中制作虚拟有源区域的传统技术中的一种。该文献公开了一种通过在元件隔离区域中形成不同尺寸的两种类型的虚拟有源区域，改善氧化硅膜的表面平坦度并减少制作用于形成虚拟有源区域的光掩膜所用的数据量的技术。
日本未审专利公开No.2002-261244指出了一个问题，即当在元件隔离沟槽上方形成由多晶硅膜构成的电阻元件时，由于氧化硅膜的碟形化，沟槽的中间部分和外围部分之间电阻元件的宽度、厚度和截面形状是不同的。作为对这一问题的解决方案，该文献公开了一种在其中将形成电阻元件的区域附近布置虚拟有源区域并根据需要分隔氧化硅膜以防止碟形化的技术。
发明内容
本发明人研究了这些传统技术，并且发现了以下问题。在元件隔离区域中布置虚拟有源区域并在这些虚拟有源区域上方形成电阻元件的技术的情况下，虚拟有源区域与电阻元件之间有可能发生耦合电容，引起电阻元件的特性改变。
通过在半导体芯片的一部分中制作虚拟有源区域来改善芯片表面平坦度的技术只有当虚拟有源区域与整个半导体芯片的比率足够大(这将必需增大芯片面积)时才是有效的。
本发明的一个目的是提供一种改善半导体衬底的表面平坦度同时虚拟有源区域的增大不使得必需增大芯片面积的技术。
本发明的另一个目的是提供一种改善电阻元件的可靠性的技术。
本发明的又一个目的是提供一种改善用于ESD(静电放电)保护电路的电阻元件的静电放电抗扰度的技术。
本发明的又一个目的是提供一种使其中在半导体衬底上形成高电压MISFET和电阻元件的半导体器件制造工艺简化的技术。
通过本说明书和附图中的以下详细描述，本发明的以上和其他目的以及新颖特征将得到更完整的展现。
以下简要概括将在此描述的本发明的优选实施例。
根据本发明的一个方面，一种半导体器件包括：第一MISFET，其具有形成于半导体衬底的主表面的第一区域中的第一栅绝缘膜，并且其以第一电源电压进行操作；第二MISFET，其具有形成于该半导体衬底的主表面的第二区域中并厚于第一栅绝缘膜的第二栅绝缘膜，并且其以高于第一电源电压的第二电源电压进行操作；以及电阻元件，其由形成于该半导体衬底的主表面的第三区域中的硅膜构成。这里，在半导体衬底的主表面的第三区域中与第二栅绝缘膜相同的层上形成有绝缘膜，并且电阻元件形成于该绝缘膜上方。
根据本发明的另一个方面，一种半导体器件包括内部电路和静电放电保护电路。其中该内部电路包括：第一MISFET，其具有形成于半导体衬底的主表面的第一区域中的第一栅绝缘膜，并且其以第一电源电压进行操作；第二MISFET，其具有形成于该半导体衬底的主表面的第二区域中并厚于第一栅绝缘膜的第二栅绝缘膜，并且其以高于第一电源电压的第二电源电压进行操作；以及第一电阻元件，其由形成于该半导体衬底的主表面的第三区域中的硅膜构成。其中该静电放电保护电路包括第二电阻元件，其由形成于半导体衬底的主表面的第四区域中的硅膜构成。这里，第一绝缘膜形成于第一电阻元件和第二电阻元件下方与第二栅绝缘膜相同的层上。
以下简要概括由在此公开的优选实施例得到的效果。
虚拟有源区域与半导体衬底的整个面积的比率会小于当在元件隔离区域中制作虚拟有源区域并在该虚拟有源区域上方形成电阻元件时的比率；因此，可以改善半导体衬底的表面平坦度并同时减小芯片尺寸。
附图说明
图1是示出根据本发明的一个实施例的半导体器件的电路配置的示意图；
图2是示出根据本发明的一个实施例的半导体器件制造方法中的一个步骤的半导体衬底的截面图；
图3是示出半导体器件制造方法中图2的步骤之后的下一步骤的半导体衬底的截面图；
图4是示出半导体器件制造方法中图3的步骤之后的下一步骤的半导体衬底的截面图；
图5是示出半导体器件制造方法中图4的步骤之后的下一步骤的半导体衬底的截面图；
图6是示出半导体器件制造方法中图4的步骤之后的下一步骤的半导体衬底的平面图；
图7是示出半导体器件制造方法中图5的步骤之后的下一步骤的半导体衬底的截面图；
图8是示出半导体器件制造方法中图7的步骤之后的下一步骤的半导体衬底的截面图；
图9是示出半导体器件制造方法中图8的步骤之后的下一步骤的半导体衬底的截面图；
图10是示出形成于内部电路中的电阻元件和形成于ESD保护电路中的电阻元件的平面图；
图11是示出作为另一个例子的形成于内部电路中的电阻元件和形成于ESD保护电路中的电阻元件的截面图；
图12是示出作为另一个例子的形成于内部电路中的电阻元件和形成于ESD保护电路中的电阻元件的平面图；
图13是示出作为另一个例子的形成于内部电路中的电阻元件和形成于ESD保护电路中的电阻元件的截面图；以及
图14是示出作为另一个例子的形成于内部电路中的电阻元件和形成于ESD保护电路中的电阻元件的截面图。
具体实施方式
接下来，将参考附图具体描述本发明的优选实施例。在说明这些优选实施例的所有附图中，以相同的参考标号来标示具有相同功能的元件，并且省略对这种元件的重复描述。
第一实施例
图1示意性地示出了根据第一实施例的LCD驱动器的电路配置。该LCD驱动器包括形成于单晶硅的半导体芯片1A的主表面上的输入/输出端子(键合焊盘)50、内部电路51以及ESD保护电路52。
尽管在图1中没有示出，但是内部电路51包括互补型MISFET，其以三种不同的电源电压(例如，25V、6V、1.5V)进行操作。电阻元件IR形成于内部电路51的部分中。在以下给出的说明中，将以25V电源电压进行操作的互补型MISFET(n沟道MISFET和p沟道MISFET)称作高电压MISFET，将以6V电源电压进行操作的互补型MISFET称作中间电压MISFET并且将以1.5V电源电压进行操作的互补型MISFET称作低电压MISFET。
位于输入/输出端子50与内部电路51之间的ESD保护电路52防止内部电路51由于输入/输出端子50上的高电压静电电荷而发生故障。该ESD保护电路包括保护二极管D1和D2以及电阻元件ER。如同中间电压MISFET一样，向ESD保护电路52的电阻元件ER和内部电路51的电阻元件IR供给6V电源电压。
接下来，将参考图2至图11逐步说明根据本实施例的LCD驱动器制造方法。为了更简单地说明该制造方法，对于以1.5V电源电压进行操作的低电压MISFET和以6V电源电压进行操作的中间电压MISFET，只示出了p沟道MISFET(n沟道MISFET未示出)。
如图2所示，在p型单晶硅半导体衬底(下文中简称为衬底)1中制作元件隔离沟槽2。元件隔离沟槽2如下制作：通过例如使用氮化硅膜作为掩膜的干法刻蚀在衬底1中制作沟槽，然后通过CVD(化学汽相淀积)工艺在衬底1上淀积氧化硅膜，然后通过化学机械抛光去除沟槽外部的氧化硅膜部分。
在该图中，区域A代表其中将形成以25V电源电压进行操作的高电压n沟道MISFET的区域；区域B代表其中将形成以25V电源电压进行操作的高电压p沟道MISFET的区域；区域C代表其中将形成以6V电源电压进行操作的中间电压p沟道MISFET的区域；区域D代表其中将形成以1.5V电源电压进行操作的低电压p沟道MISFET的区域；区域E代表其中将形成ESD保护电路52的电阻元件ER的区域；以及区域F代表其中将形成内部电路51的电阻元件IR的区域。如图所示，在本实施例中，使元件隔离沟槽2遍布于衬底1的将形成ESD保护电路52的电阻元件ER的整个区域E。另一方面，在衬底1的将形成内部电路51的电阻元件IR的区域F中不形成任何元件隔离沟槽。
接下来，如图3所示，在衬底1的某些部分中注入磷离子(P)并在其他部分中注入硼离子(B)，以便在衬底1的深区域中形成n型埋层3和p型埋层4。同样，在衬底1的如下部分，即将形成高电压MISFET的区域A和区域B以及将形成中间电压MISFET的区域C中注入磷离子，并且在其他部分中注入硼离子，以便形成n型阱5和p型阱6。
在衬底1的区域A中制作的n型阱5用作高电压n沟道MISFET的源和漏，并且在区域B中制作的p型阱6用作高电压p沟道MISFET的源和漏的部分。
如图4所示，在衬底1的区域A、区域B、区域E和区域F的表面上形成栅绝缘膜7。栅绝缘膜7如下形成。首先，在通过对衬底1进行热氧化而在衬底1的表面上方制作了厚度为10nm或更小的薄氧化硅膜之后，通过CVD工艺在该氧化硅膜上淀积一层氧化硅膜。通过热氧化制作的氧化硅膜的厚度与通过CVD工艺淀积的氧化硅膜的厚度之和应为60nm或更大。接下来，使用光刻胶膜作为掩膜对这些氧化硅膜进行构图，以在衬底1的表面上的区域A、区域B、区域E和区域F中留下膜7。在区域E和区域F中几乎所有的衬底1表面都应被栅绝缘膜7所覆盖。
接下来，如图5所示，在区域A中的栅绝缘膜7上形成高电压n沟道MISFET的栅极8，并在区域B中的栅绝缘膜7上形成高电压p沟道MISFET的栅极8。栅极8如下形成。在通过CVD工艺在衬底1上方形成n型多晶硅膜之后，在该n型多晶硅膜上方形成帽绝缘膜9。帽绝缘膜9包括例如氧化硅膜和氮化硅膜的叠层。然后，通过使用光刻胶膜作为掩膜的干法刻蚀对帽绝缘膜9和n型多晶硅膜进行构图。
在本实施例中，将帽绝缘膜9和n型多晶硅膜留在区域E中的栅绝缘膜7上方，以形成由被帽绝缘膜9覆盖的n型多晶硅膜构成的电阻元件ER。同样，将帽绝缘膜9和n型多晶硅膜留在区域F中的栅绝缘膜7上方，以形成由被帽绝缘膜9覆盖的n型多晶硅膜构成的电阻元件IR。
图6是示出形成于区域E中的电阻元件ER和形成于区域F中的电阻元件IR的平面图。如图5和图6所示，内部电路51的电阻元件IR位于作为有源区域的n型埋层3上方。然而，在本实施例中，由于厚度为60nm或更大的厚绝缘膜(栅绝缘膜7)位于n型埋层3和电阻元件IR之间，因此减小了衬底1(n型埋层3)与电阻元件IR之间的耦合电容。
换句话说，根据本实施例，可以在几乎不对与衬底1的电容作任何考虑的情况下在有源区域(n型埋层3)上方形成电阻元件IR。这意味着，虚拟有源区域与衬底1的整个面积的比率可以小于当在其中埋有氧化硅膜的元件隔离沟槽2中制作虚拟有源区域并在该虚拟有源区域上方形成电阻元件IR的情况下的比率。因此，可以改善衬底1的表面平坦度并同时减小芯片尺寸。
在本实施例中，同时形成将位于n型埋层3与电阻元件IR之间的绝缘膜和用于高电压MISFET的栅绝缘膜7，这使得不再需要形成绝缘膜的特定工艺。
另一方面，如果ESD保护电路52的电阻元件ER位于有源区域上方，将出现一种问题，即当施加高电压静电时，在构成电阻元件ER的多晶硅膜的边缘处ESD抗扰度容易变差。换句话说，由于外部静电电压，通常施加给电阻元件ER的电压将高于施加给电阻元件IR的电压，并且因此其ESD抗扰度将容易变差。然而，在本实施例中，电阻元件ER位于元件隔离沟槽2上方，这防止了ESD抗扰度的变差并确保了ESD保护电路52的可靠性。具体地说，电阻元件ER下方的绝缘膜比电阻元件IR下方的绝缘膜厚，因此，电阻元件ER的ESD抗扰度高于电阻元件IR的ESD抗扰度。此外，在本实施例中，厚度为60nm或更大的厚绝缘膜(栅绝缘膜7)位于元件隔离沟槽2与电阻元件ER之间，这更可靠地防止了ESD抗扰度的变差。
接下来，如图7所示，在用于形成低电压p沟道MISFET的区域D的n型埋层3中注入磷离子，以形成n型半导体区域10。然后，在用于形成中间电压p沟道MISFET的区域C中形成如12nm厚氧化硅膜的栅绝缘膜11，并在用于形成低电压p沟道MISFET的区域D中形成如3nm厚氧化硅膜的栅绝缘膜12。
不同厚度的栅绝缘膜11和12如下形成。首先，通过对衬底1进行热氧化，在区域A、区域B、区域C和区域D中的衬底1表面上形成厚度为9nm左右的氧化硅膜。然后，用光刻胶膜覆盖区域C中的衬底1表面，并通过湿法刻蚀去除在其他区域(A、B和D)中的衬底1表面上形成的氧化硅膜。在去除光刻胶膜之后，通过再次对衬底1进行热氧化，在区域A、区域B和区域D中的衬底1表面上形成如3nm厚氧化硅膜的栅绝缘膜12。在该工艺中，留在区域C中的衬底1表面上的厚度为9nm左右的氧化硅膜变为12nm厚的栅绝缘膜11。
接下来，如图8所示，在区域C中形成用于中间电压p沟道MISFET的栅极13，并在区域D中形成用于低电压p沟道MISFET的栅极14。栅极13和14如下形成。在通过CVD工艺在衬底1上方形成n型多晶硅膜之后，通过使用光刻胶膜作为掩膜的干法刻蚀对该n型多晶硅膜进行构图。
接下来，如图9所示，在栅极8、13和14的侧壁上制作侧壁隔离层(spacer)16。通过对由CVD工艺淀积在衬底1上的氧化硅膜进行各向异性刻蚀形成该侧壁隔离层16。然后，通过将磷离子注入衬底1的某些部分中并将硼离子注入其他部分中，在区域A中的n型阱5的表面上形成n型半导体区域17。同样，在区域B中的p型阱6、区域C中的n型阱5以及区域D中的n型半导体区域10的表面上形成p型半导体区域18。在区域A中的n型阱5上制作的n型半导体区域17用作用于高电压n沟道MISFET的源和漏，并且在区域B中的p型阱6上制作的p型半导体区域18用作用于高电压p沟道MISFET的源和漏。同样，在区域C中的n型阱5上制作的p型半导体区域18用作用于中间电压p沟道MISFET的源和漏，并且在区域D中的n型半导体区域10上制作的p型半导体区域18用作用于低电压p沟道MISFET的源和漏。
作为上述步骤的结果，在区域A中的衬底1上方形成了高电压n沟道MISFET(QHN)，并且在区域B中的衬底1上方形成了高电压p沟道MISFET(QHP)。同样，在区域C中的衬底1上方形成了中间电压p沟道MISFET(QMP)，并且在区域D中的衬底1上方形成了低电压p沟道MISFET(QLP)。
接下来，如图10和图11所示，在通过刻蚀去除了覆盖构成电阻元件ER和IR的多晶硅膜的两端的帽绝缘膜9即导线连接之后，在暴露的电阻元件ER和IR的表面上形成硅化物层20，以便减小电阻。以这种方式分别在电阻元件ER和IR上形成硅化物层的目的是控制每个电阻元件以获得理想的电阻值。更具体地说，通过控制硅化物层20(其具有相对较低的电阻)的面积以及多晶硅膜(其具有相对较高的电阻)的面积来控制每个电阻元件的电阻值。
尽管没有示出，但在高电压n沟道MISFET(QHN)、高电压p沟道MISFET(QHP)、中间电压p沟道MISFET(QMP)和低电压p沟道MISFET(QLP)的相应源和漏的表面上都形成硅化物层20。然后，在衬底1上方形成多个布线层，尽管没有示出，但是在布线层之间具有层间绝缘膜。这些硅化物层20可以是硅化钴层(CoSi2)、硅化钛层(TiSi2)或硅化镍层(NiSi2)等等。
根据本实施例，由于电阻元件IR可以位于有源区域(n型埋层3)上方，因此可以减小虚拟有源区域与衬底1的整个面积的比率。因此，可以改善衬底1的表面平坦度并同时减小芯片尺寸。
由于可以在形成用于高电压MISFET的栅绝缘膜7的工艺期间同时形成应当位于有源区域与电阻元件IR之间的绝缘膜，因此可以在无需任何附加的制造步骤的情况下获得上述效果。
第二实施例
在第一实施例中，ESD保护电路52的电阻元件ER位于元件隔离沟槽2上方，而在第二实施例中，如图12和图13所示，电阻元件ER位于有源区域(n型埋层3)上方。另一方面，如同在第一实施例中那样，内部电路51的电阻元件IR位于有源区域(n型埋层3)上方。
然而，如上所述，当电阻元件ER位于有源区域上方时，在构成电阻元件ER的多晶硅膜的边缘处ESD抗扰度将容易变差。因此，在本实施例中，为了防止ESD抗扰度的变差，将电阻元件以这样一种方式形成：该电阻元件的中间部分位于有源区域上方，并且其边缘位于元件隔离沟槽2上方。此外，在元件隔离沟槽2与电阻元件ER之间形成厚度为60nm或更大的绝缘膜(栅绝缘膜7)，以便更可靠地防止ESD抗扰度的变差。此外，这有助于减小电阻元件ER与衬底1之间的耦合电容。
根据本实施例，可以在不使电阻元件ER的ESD抗扰度变差并且在几乎不对与衬底1的电容作任何考虑的情况下，在有源区域上方形成两种不同类型的电阻元件ER和IR。这意味着元件隔离区域与衬底1的整个面积的比率可以小于当电阻元件ER和IR形成于其中埋有氧化硅膜的元件隔离沟槽2上方的情况下的比率。因此，可以改善衬底1的表面平坦度并同时减小芯片尺寸。
第三实施例
在第三实施例中，如图14所示，ESD保护电路52的电阻元件ER和内部电路51的电阻元件IR位于元件隔离沟槽2上方。此外，在电阻元件ER和IR下方的元件隔离沟槽2中以岛或格子或矩阵的图形形成多个虚拟有源区域21。这意味着衬底1的表面可以比电阻元件ER和IR形成于其中埋有氧化硅膜的元件隔离沟槽2上方的情况更平坦。
在这种情况下，为了减小虚拟有源区域21与电阻元件ER和IR之间的耦合电容，在每个电阻元件ER和IR下方形成厚绝缘膜(栅绝缘膜7)。同样，为了防止电阻元件ER的ESD抗扰度的变差，在电阻元件ER的边缘下方不存在虚拟有源区域21。
至止已经参考本发明的优选实施例对本发明人做出的本发明进行了说明。然而，本发明不限于此，并且显然，在不偏离本发明的精神和范围的情况下，可以以其他各种形式来具体实现本发明。
尽管在第一实施例中，使用第一多晶硅膜(用于高电压MISFET栅极8的n型多晶硅膜)来形成电阻元件ER和IR，但是也可以使用第二多晶硅膜(用于中间电压p沟道MISFET栅极13和低电压p沟道MISFET栅极14的n型多晶硅膜)来形成电阻元件ER和IR。还可以使用第一多晶硅膜来形成电阻元件ER和IR中的一个，并使用第二多晶硅膜来形成另一个电阻元件。
基于将本发明应用于LCD驱动器的假设对上述实施例进行了说明。然而，本发明并不限于此，而是可以广泛地应用到其中在一个半导体衬底上方形成具有厚栅绝缘膜的高电压MISFET和如硅膜的电阻元件的其他各种半导体器件。
本发明将可以被用于其中在一个半导体衬底上方形成高电压MISFET和电阻元件的半导体器件。

Claims (32)

1.一种半导体器件，包括：
第一MISFET，其具有形成于半导体衬底的主表面的第一区域中的第一栅绝缘膜，并且其以第一电源电压进行操作；
第二MISFET，其具有形成于所述半导体衬底的所述主表面的第二区域中并厚于所述第一栅绝缘膜的第二栅绝缘膜，并且其以高于所述第一电源电压的第二电源电压进行操作；以及
电阻元件，由形成于所述半导体衬底的所述主表面的第三区域中的硅膜构成，
其中在所述半导体衬底的所述主表面的所述第三区域中与所述第二栅绝缘膜相同的层上形成有绝缘膜，并且所述电阻元件形成于所述绝缘膜上方。
2.根据权利要求1所述的半导体器件，其中所述第二栅绝缘膜和所述绝缘膜包括通过CVD工艺形成的氧化硅膜。
3.根据权利要求1所述的半导体器件，其中所述第二栅绝缘膜和所述绝缘膜的厚度为60nm或更大。
4.根据权利要求1所述的半导体器件，其中所述第二栅绝缘膜和所述绝缘膜是通过热氧化工艺形成的氧化硅膜与通过CVD工艺形成的氧化硅膜的叠层，并且所述第一栅绝缘膜包括通过所述热氧化工艺形成的氧化硅膜。
5.一种半导体器件的制造方法，所述半导体器件包括：
第一MISFET，其具有形成于半导体衬底的主表面的第一区域中的第一栅绝缘膜，并且其以第一电源电压进行操作；
第二MISFET，其具有形成于所述半导体衬底的所述主表面的第二区域中并厚于所述第一栅绝缘膜的第二栅绝缘膜，并且其以高于所述第一电源电压的第二电源电压进行操作；以及
电阻元件，由形成于所述半导体衬底的所述主表面的第三区域中的硅膜构成，
所述方法包括以下步骤：
(a)在所述半导体衬底的所述主表面上方形成所述第二栅绝缘膜；
(b)通过对所述第二栅绝缘膜进行构图，在所述半导体衬底的所述主表面的所述第二区域和第三区域中留下所述第二栅绝缘膜；以及
(c)在所述步骤(b)之后，通过对形成于所述半导体衬底的所述主表面上方的所述硅膜进行构图，在所述第三区域中的所述第二栅绝缘膜上方形成所述电阻元件。
6.根据权利要求5所述的半导体器件的制造方法，其中在所述步骤(c)中，通过对所述硅膜进行构图，在所述第二区域中的所述第二栅绝缘膜上方形成用于所述第二MISFET的栅极，并且在所述第三区域中的所述第二栅绝缘膜上方形成所述电阻元件。
7.根据权利要求5所述的半导体器件的制造方法，其中所述第二栅绝缘膜包括通过CVD工艺形成的氧化硅膜。
8.根据权利要求5所述的半导体器件的制造方法，其中所述第二栅绝缘膜的厚度为60nm或更大。
9.根据权利要求5所述的半导体器件的制造方法，其中所述第二栅绝缘膜是通过热氧化工艺形成的氧化硅膜与通过CVD工艺形成的氧化硅膜的叠层，并且所述第一栅绝缘膜包括通过所述热氧化工艺形成的氧化硅膜。
10.一种半导体器件，包括：
内部电路；以及
静电放电保护电路，
所述内部电路包括：
第一MISFET，其具有形成于半导体衬底的主表面的第一区域中的第一栅绝缘膜，并且其以第一电源电压进行操作；
第二MISFET，其具有形成于所述半导体衬底的所述主表面的第二区域中并厚于所述第一栅绝缘膜的第二栅绝缘膜，并且其以高于所述第一电源电压的第二电源电压进行操作；以及
第一电阻元件，由形成于所述半导体衬底的所述主表面的第三区域中的硅膜构成，
所述静电放电保护电路包括：
第二电阻元件，由形成于所述半导体衬底的所述主表面的第四区域中的硅膜构成，
其中在所述第一电阻元件和所述第二电阻元件的每一个的下方与所述第二栅绝缘膜相同的层上形成有第一绝缘膜。
11.根据权利要求10所述的半导体器件，其中在所述第一电阻元件下方的所述半导体衬底中形成有有源区域，并且在所述第二电阻元件的边缘下方的所述半导体衬底中形成有其中埋有第二绝缘膜的元件隔离沟槽。
12.根据权利要求11所述的半导体器件，其中所述元件隔离沟槽遍布于所述第二电阻元件下方的整个区域。
13.根据权利要求11所述的半导体器件，其中在所述第二电阻元件下方的所述半导体衬底上方以矩阵图形布置有多个虚拟有源区域。
14.根据权利要求11所述的半导体器件，其中构成所述第一电阻元件的硅膜和构成所述第二电阻元件的硅膜在同一层中。
15.一种半导体器件的制造方法，所述半导体器件包括：
内部电路；以及
静电放电保护电路，
所述内部电路包括：
第一MISFET，其具有形成于半导体衬底的主表面的第一区域中的第一栅绝缘膜，并且其以第一电源电压进行操作；
第二MISFET，其具有形成于所述半导体衬底的所述主表面的第二区域中并厚于所述第一栅绝缘膜的第二栅绝缘膜，并且其以高于所述第一电源电压的第二电源电压进行操作；以及
第一电阻元件，由形成于所述半导体衬底的所述主表面的第三区域中的硅膜构成，
所述静电放电保护电路包括：
第二电阻元件，由形成于所述半导体衬底的所述主表面的第四区域中的硅膜构成，
所述方法包括以下步骤：
(a)在所述半导体衬底的所述主表面上方形成所述第二栅绝缘膜；
(b)通过对所述第二栅绝缘膜进行构图，在所述半导体衬底的所述主表面的所述第二区域、第三区域和第四区域中留下所述第二栅绝缘膜；以及
(c)在所述步骤(b)之后，在所述第二区域中的所述第二栅绝缘膜上方形成用于所述第二MISFET的栅极，在所述第三区域中的所述第二栅绝缘膜上方形成所述第一电阻元件并且在所述第四区域中的所述第二栅绝缘膜上方形成所述第二电阻元件。
16.根据权利要求15所述的半导体器件的制造方法，其中在所述步骤(c)中，通过对形成于所述半导体衬底上方的第一硅膜进行构图，同时形成用于所述第二MISFET的栅极、所述第一电阻元件和所述第二电阻元件。
17.根据权利要求15所述的半导体器件的制造方法，其中在有源区域上方形成所述第一电阻元件，并且在其中埋有绝缘膜的元件隔离沟槽上方形成所述第二电阻元件。
18.根据权利要求15所述的半导体器件的制造方法，其中在有源区域上方形成所述第一电阻元件，在存在其中埋有绝缘膜的元件隔离沟槽和有源区域二者的区域上方形成所述第二电阻元件，并且将所述第二电阻元件的边缘布置在所述元件隔离沟槽之上。
19.根据权利要求15所述的半导体器件的制造方法，其中形成所述第二电阻元件的所述有源区域包括以矩阵图形布置的多个虚拟有源区域。
20.一种半导体器件，包括：
半导体衬底，具有硅层的有源区域，和其中掩埋有第一绝缘膜的元件隔离沟槽配置，在所述半导体衬底的主表面中，每个有源区域在平面图中由对应的所述隔离沟槽配置的第一部分所围绕，使得所述有源区域彼此隔离；
MISFET，形成在预定的所述有源区域上，每个所述MISFET具有栅绝缘膜、在所述栅绝缘膜上的包括硅膜的栅电极、以及在所述栅电极的两侧处的源极和漏极区域；
硅膜的电阻元件，形成在所述元件隔离沟槽配置的第二部分之上；以及
第二绝缘膜，形成在所述元件隔离沟槽配置的所述第二部分之上；
其中所述电阻元件的所述硅膜和所述MISFET的所述栅电极的所述硅膜作为同一硅层的部分而形成，以及
其中所述第二绝缘膜形成在所述第一绝缘膜的部分和所述电阻元件的所述硅膜之间。
21.根据权利要求20所述的半导体器件，其中所述MISFET包括：第一MISFET，其具有第一栅绝缘膜并在第一供给电压下操作；和第二MISFET，其具有比所述第一栅绝缘膜厚的第二栅绝缘膜，并在比所述第一供给电压高的第二供给电压下操作，以及
其中所述第二绝缘膜作为与所述第二栅绝缘膜同一绝缘层的部分而形成。
22.根据权利要求21所述的半导体器件，还包括I/O端子、内部电路以及电连接在所述I/O端子和所述内部电路之间的静电放电保护电路，
其中所述内部电路包括所述第一和第二MISFET，并且其中所述静电放电保护电路包括所述电阻元件。
23.根据权利要求21所述的半导体器件，其中所述第二绝缘膜是通过化学汽相淀积形成的氧化硅膜。
24.一种半导体器件，包括：
半导体衬底，具有硅层的有源区域，和其中掩埋有第一绝缘膜的元件隔离沟槽配置，在所述半导体衬底的主表面中，每个有源区域在平面图中由对应的所述隔离沟槽配置的第一部分所围绕，使得所述有源区域彼此隔离；
MISFET，形成在预定的所述有源区域上；
多个硅膜的电阻元件，每个电阻元件形成在对应的所述元件隔离沟槽配置的第二部分之上；以及
其中每个电阻元件布置在对应的所述元件隔离沟槽配置的第二部分中的所述第一绝缘膜的部分之上形成的第二绝缘膜的部分之上，以及
其中在所述平面图中每个电阻元件的整个区域布置在对应的所述元件隔离沟槽配置的第二部分的区域之内。
25.根据权利要求24所述的半导体器件，其中所述MISFET包括：第一MISFET，其具有第一栅绝缘膜并在第一供给电压下操作；和第二MISFET，其具有比所述第一栅绝缘膜厚的第二栅绝缘膜，并在比所述第一供给电压高的第二供给电压下操作，以及
其中所述第二绝缘膜作为与所述第二栅绝缘膜同一绝缘层的部分而形成。
26.根据权利要求25所述的半导体器件，其中所述第一MISFET包括形成在所述第一栅绝缘膜之上的具有硅膜的栅电极，
所述第二MISFET包括形成在所述第二栅绝缘膜上的具有硅膜的栅电极，以及
其中所述电阻元件的所述硅膜和所述第一和第二MISFET的所述栅电极的所述硅膜作为同一硅层的部分而形成。
27.根据权利要求26所述的半导体器件，还包括I/O端子、内部电路以及电连接在所述I/O端子和所述内部电路之间的静电放电保护电路，
其中所述内部电路包括所述第一和第二MISFET，并且其中所述静电放电保护电路包括所述多个电阻元件。
28.根据权利要求26所述的半导体器件，其中所述第二绝缘膜是通过化学汽相淀积形成的氧化硅膜。
29.一种半导体器件，包括：
半导体衬底，具有硅层的有源区域，和其中掩埋有第一绝缘膜的元件隔离沟槽配置，在所述半导体衬底的主表面中，每个有源区域在平面图中由作为非有源区域的对应的所述隔离沟槽配置的第一部分所围绕，使得所述有源区域彼此隔离；
MISFET，形成在预定的所述有源区域上；
多个硅膜的电阻元件，每个电阻元件形成在对应的所述元件隔离沟槽配置的第二部分之上；以及
其中每个电阻元件布置在对应的所述元件隔离沟槽配置的第二部分中的所述第一绝缘膜的部分之上形成的第二绝缘膜的部分之上，以及
其中在所述平面图中每个电阻元件的整个区域布置在对应的所述元件隔离沟槽配置的第二部分的区域之内。
30.根据权利要求29所述的半导体器件，其中每个所述第二绝缘膜部分与其它第二绝缘膜部分相隔开。
31.根据权利要求30所述的半导体器件，其中所述MISFET包括：第一MISFET，其具有第一栅绝缘膜并在第一供给电压下操作；和第二MISFET，其具有比所述第一栅绝缘膜厚的第二栅绝缘膜，并在比所述第一供给电压高的第二供给电压下操作，以及
其中所述第二绝缘膜作为与所述第二栅绝缘膜同一绝缘层的部分而形成。
32.根据权利要求31所述的半导体器件，其中所述第二绝缘膜是通过化学汽相淀积形成的氧化硅膜。
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