CN105185779B - 高阈值电压功率mos芯片、器件及提高阈值电压的方法 - Google Patents

Abstract

本发明提供了高阈值电压功率MOS芯片、器件及提高阈值电压的方法。所述芯片包括由一个以上元胞构成的功率MOS芯片有源区、打线区，所述有源区包括源极、多晶硅栅、漏极，所述打线区包括分别用于源极、多晶硅栅进行打线的源极打线区、多晶硅栅打线区；其特征在于，进一步包括二极管区，所述二极管区包括第一齐纳二极管、第二齐纳二极管；第二齐纳二极管并联在多晶硅栅与源极之间，第一齐纳二极管与多晶硅栅串联。以及公开了基于所述芯片所封装形成的器件，以及提高功率MOS器件阈值电压的方法。本发明通过器件芯片布局设计使器件阈值得到提升，而且这些齐纳二极管可以使器件抗ESD能力得到大幅度提升。

Description

高阈值电压功率MOS芯片、器件及提高阈值电压的方法

技术领域

本发明涉及半导体器件设计与制造领域，尤其是MOS器件的设计、制造，以及所实现的MOS器件。

背景技术

作为电源管理领域的核心器件，功率MOS器件（以下简称MOS）由于具备电压驱动、开关速度快、安全工作区宽、正温度系数等显著优点，功率MOS器件广泛应用于计算机、网络通信、消费电子、工业电子、汽车电子以及半导体照明等领域。功率MOS器件根据沟道类型可以分为N沟道和P沟道两种，根据开关类型可以分为增强型和耗尽型两种类型。在某些特定的应用领域，需要更高阈值电压的功率MOS器件，特别是耗尽型功率MOS器件（以下简称耗尽型MOS），常规方法只能将阈值电压做到0V～-3V，制作更高阈值电压的器件成为了技术瓶颈。

功率MOS器件设计其实就是器件芯片设计，通常功率MOS芯片包含了使器件实现参数特性的有源区域，为器件所随更高击穿电压所布置的终端区域，以及为栅极打线而布置的栅极打线区域。

图1示意性地给出了耗尽型MOS器件芯片元胞的剖面结构，多个元胞并列排列组成了耗尽型功率MOS芯片的有源区。如图1所示，耗尽型MOS元胞结构包括置于底部的漏极5，布置于漏极5上方的具有N型或P型掺杂类型半导体衬底11，以与半导体衬底11掺杂类型相同的外延层12，在外延层12的上部有与外延层12掺杂类型相反的阱区13，以及与外延层掺杂类型相同的源区14以及导通沟道15，在上方分别布置有栅氧化层4，多晶硅栅3（简称栅极，附图标记仍然使用3）以及介质隔离层2（简称隔离层，附图标记仍然使用2）和器件的源极1(即源极S)。在耗尽型MOS器件的设计中，通常采用调整阱区13以及沟道区15的掺杂离子浓度来调整器件的阈值电压，也有采用增加栅极与导电沟道15的距离来增加器件阈值电压方法。但总体说来，上述方法调整阈值电压也只能使器件阈值电压处于0V～-3V(N沟道耗尽型MOS)或0V～3V(P沟道耗尽型MOS)范围内。采用以上方法，极限地可以将阈值电压调整到-5V，但所制作的器件明显出现参数一致性差，器件性能大幅下降。

图2示意性地给出了增强型MOS器件芯片元胞的结构，多个元胞并列排列组成了增强型功率MOS芯片的有源区。如图2所示，增强型MOS结构包括置于底部的器件漏极5，布置于漏极5上方的具有N型或P型掺杂类型半导体衬底11，以及与半导体衬底11掺杂类型相同的外延层12，在外延层12的上部有与外延层12掺杂类型相反的阱区13，以及与外延层掺杂类型相同的源区14，在的上方分别布置有栅氧化层，多晶硅栅3以及介质隔离层和器件的源极1(即源极S)。通过调整阱区13的掺杂离子浓度来提高器件的阈值电压，但是器件性能大幅下降，而且器件的导通电阻等参数会大幅上升。

并且，功率MOS器件属于静电敏感型器件，器件在装配、测试等过程中，不可避免地会受到静电的影响而损坏，受到静电冲击而导致器件失效成为了器件失效的主要模式。因此，提高所示器件的阈值电压不可以满足对高阈值电压功率MOS器件的需求，而且对于器件在装配、测试过程中对静电的耐冲击性能，降低其失效率，进而降低生成及使用成本也至关重要。

发明内容

针对上述不足，本发明所要解决的技术问题是在不降低功率MOS器件性能的情况下，有效提高功率MOS器件的阈值电压，尤其是提供提高功率MOS器件阈值电压的方法，高阈值电压功率MOS芯片、器件。

所述技术方案包括：

高阈值电压功率MOS芯片，包括由一个以上元胞构成的功率MOS芯片有源区、打线区，所述有源区包括源极、多晶硅栅、漏极，以及一打线区，所述打线区包括分别用于源极、多晶硅栅进行打线的源极打线区、多晶硅栅打线区；进一步包括二极管区，所述二极管区包括第一齐纳二极管、第二齐纳二极管；第二齐纳二极管并联在多晶硅栅与源极之间，第一齐纳二极管与多晶硅栅串联，并连接到所述第二齐纳二极管与多晶硅栅连接点之外。

进一步地，所述第一齐纳二极管至少为1个，所述多个第一齐纳二极管逐次正反向相接串联接入；所述第二齐纳二极管为多个，所述多个第二齐纳二极管逐次正反向相接串联接入。

进一步地，所述第一齐纳二极管的个数为y：1≤y≤10；第二齐纳二极管的个数为x：2≤x≤10。优选地，所述x<y。

进一步地，所述第一齐纳二极管与第二齐纳二极管串联后整体的击穿电压应高于器件栅极的工作电压，并低于有源区栅氧化层所能承受的最大电压。

进一步地，在所述二极管区通过间隔方式交错形成多个连续的齐纳二极管的P区、N区，构成依次正反向串联的多个齐纳二极管；将所述串联的齐纳二极管中部的一个区与有源区的多晶硅栅直接电连接，将所述串联的齐纳二极管一端端部的区直接电连接到多晶硅栅打线区，直接电连接多晶硅栅的区与直接电连接到多晶硅栅打线区的区之间的齐纳二极管构成第一齐纳二极管；将所述串联的齐纳二极管的另一端端部的区直接电连接到源极打线区，直接电连接多晶硅栅的区与直接电连接到源极打线区的区之间的齐纳二极管构成第二齐纳二极管。

高阈值电压功率MOS部件，包括功率MOS芯片、封装体、器件栅极、器件漏极、器件源极；其特征在于，所述功率MOS芯片为上述任一所述的高阈值电压功率MOS芯片，所述封装体对所述芯片进行封装，所述器件栅极电连接到第二齐纳二极管远离多晶硅栅的端部的电极，器件源极同时电连接到所述源极和第一齐纳二极管远离多晶硅栅的端部电极，所述器件漏极与漏极直接电连接。

进一步地，所述漏极直接与漏极打线区电连接，所述源极和第一齐纳二极管远离有源区的端部电极与源极打线区电连接，所述第二齐纳二极管端部电极直接与多晶硅栅打线区电连接。

提高功率MOS器件阈值电压的方法，通过在器件有源区多晶硅栅与源极之间并联x个齐纳二极管，与多晶硅栅串联y个齐纳二极管，通过所述接入的齐纳二极管共同起到了分压的作用，使实际作用于器件有源区多晶硅栅的电压只是整个器件栅极电压的一部分，从而在不改变有源区阈值电压和性能指标的情况下，提升器件整体的阈值电压；所述x>1,y>1。

进一步地，1≤y≤10，2≤x≤10，x<y；当x取偶数时，所述器件的阈值电压提升至有源区阈值电压的(x+y)/x倍；当x取奇数时，所述器件的阈值电压提升至有源区阈值电压的(x+y)/(x-1)倍；所述齐纳二极管整体作为串联状态的击穿电压应高于器件栅极的工作电压，并低于有源区栅氧化层所能承受的最大电压。

与现在技术相比，本发明的有益效果是：

本发明在不需要改变现有的功率MOS芯片工艺流程及工艺参数，不需要调整掺杂离子浓度以及增加光刻次数，器件性能不受到影响，使器件的阈值电压得到较大幅度的提升，并且在提高阈值电压的同时，使器件大幅增加抗ESD（Electro-Static discharge，静电释放）冲击的能力（使器件具有ESD保护功能），使器件免受静电干扰而损坏。

第一，与器件有源区多晶硅栅与源极之间并联的齐纳二极管和与器件有源区多晶硅栅串联的齐纳二极管共同起到了分压的作用，使实际作用于器件有源区多晶硅栅的电压只是整个器件栅极电压的一部分。并且这些齐纳二极管与器件有源区的多晶硅栅同步形成，齐纳二极管的PN结与器件有源区的阱区以及源区注入同步形成，因此不需要额外增加光刻次数以及工艺步骤就可以实现，实际中只需要在进行器件版图绘制和掩模制作时预留出相应区域即可。这样即可以使功率MOS器件的阈值电压得到大幅提升——。通过这种方式可以很简单地实现使功率MOS器件阈值电压大幅提高的目的。由于器件的制作工艺，器件芯片有源区元胞结构，掺杂浓度以及所采用的掩模板张数不会发生改变采用与器件有源区多晶硅栅同步形成的齐纳二极管来提升器件的阈值电压的方法与在MOS器件外围电路采用二极管来提升MOS器件的开启电压具有相同的原理相同。但本发明所述的方法更简单，在同一个芯片中即可实现，不需要增加光刻次数及工艺步骤，不明显增加器件制作成本，因此器件各项参数指标不下降。

第二，并联或串联在功率MOS芯片中的齐纳二极管，可以在器件遭受到静电时，可以起到泄放静电电流的作用，以保护器件栅氧化层在遭受到静电冲击时不被损坏，从而使器件抗ESD冲击能力得到提升。

附图说明

为了更清楚地描述本发明所涉及的相关技术方案，下面将其涉及的附图予以简单说明，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1为耗尽型功率MOS芯片有源区元胞剖面示意图；

图2为增强型功率MOS芯片有源区元胞剖面示意图；

图3为本发明高阈值电压功率MOS芯片的结构示意图；

图4为现有耗尽型N沟道功率MOS器件的电路原理图；

图5为本发明使耗尽型N沟道功率功率MOS器件阈值电压得到提升的电路原理图；

图6为形成于多晶硅的齐纳二极管剖面示意图。

图7为现有耗尽型P沟道功率MOS器件的电路原理图；

图8为本发明使耗尽型P沟道功率MOS器件阈值电压得到提升的电路原理图；

图9为现有增强型N沟道功率MOS器件的电路原理图；

图10为本发明使增强型N沟道功率MOS器件阈值电压得到提升的电路原理图；

图11为现有增强型P沟道功率MOS器件的电路原理图；

图12为本发明使增强型P沟道功率MOS器件阈值电压得到提升的电路原理图；

图13为本发明实现的高阈值电压功率MOS器件的一实施例结构示意图。

附图标记说明：

源极1，介质隔离层2，多晶硅栅3，栅氧化层4，漏极5，第一齐纳二极管8，第二齐纳二极管9，半导体衬底11，外延层12，阱区13，源区14，导通沟道15；有源区10，二极管区20，打线区30（其中源极打线区31，多晶硅栅打线区33）, 封装体40；器件栅极G，器件漏极D，器件源极S。

具体实施方式

为了便于本领域的技术人员对本发明的进一步理解，并清楚地认识本申请所记载的技术方案，完整、充分地公开本发明的相关技术内容，下面结合附图对本发明的具体实施方式进行详细的描述，显而易见地，所描述的具体实施方式仅仅以列举方式给出了本发明的一部分实施例，用于帮助理解本发明及其核心思想。

基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，和/或在不背离本发明精神及其实质的情况下，即使对各个步骤的执行顺序（部分的连接关系或结构）进行了改变，以及根据本发明做出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明保护的范围。

本发明涉及的相关术语定义或补充说明如下：

阈值电压，又称开启电压（针对增强型功率MOS器件）或关断电压（针对耗尽型功率MOS器件），是使器件漏极到源极之间的导电通道开启或关断所需施加在栅极上的电压。

元胞，元胞是半导体器件芯片有源区的组成单元，一个及一个以上的元胞并列排列组成有源区。

栅极（有文献称为闸极），英文名称为Gate Pad，在半导体器件中即多晶硅栅。多晶硅栅，位于器件有源区元胞中由多晶硅制成，只存在于芯片有源区或元胞中，用于控制源极到漏极之间导电通道的开关。在现有技术中常规的功率MOS芯片中，多晶硅栅3与器件栅极G（引脚，用于与外电路连接）直接相连，二者处于等电位状态，因此，在MOS器件上的栅极（器件栅极）一般标为G或G极； 在本申请中，由于在元胞的多晶硅栅3与器件栅极G之间设置了本发明的改进点——在多晶硅栅3与器件栅极G之间连接有y个齐纳二极管8，器件在使用中二者不处于等电位，为了予以区分，在本申请中，所述的多晶硅栅3是指MOS器件芯片有源区元胞上的栅极，而器件栅极G指进行封装后的整个MOS器件上用于直接连接外电路的栅极电极（引脚）。

源极，英文名称为Sourc Pad，是MOS元胞中起集电作用的部分；在现有技术中由于元胞的源极1与MOS器件的器件源极（引脚，用于与外电路连接）由导体直连，二者处于等电位状态，因此，在MOS器件上的源极（器件源极）一般称为S或S极；在本申请中，由于在元胞的源极1与器件源极S之间设置了本发明的改进点，为了予以区分，在本申请中，所述的源极1是指MOS元胞上的源极，而器件源极S指进行封装后的整个MOS器件上用于直接连接外电路的源极电极（引脚）。

漏极，英文名称为Drain，是MOS元胞中起发射作用的部分；在现有技术中由于元胞的漏极5与MOS器件的器件漏极（引脚，用于与外电路连接）由导体直连，二者处于等电位状态，因此，在MOS器件上的漏极（器件漏极）一般称为D或D极。在本申请中，为了与前述的栅极、源极的描述一致，并予以区分，所述的漏极5是指MOS元胞上的漏极，而器件漏极D指进行封装后的整个MOS器件上用于直接连接外电路的漏极电极（引脚）。

齐纳二极管，英文名称Zener diode，又叫稳压二极管。利用PN结反向击穿状态，其电流可在很大范围内变化而电压基本不变的现象，制成的起稳压作用的二极管。

本发明采用如下技术方案来实现：

图3给出了本发明高阈值电压功率MOS芯片（在以下未做特殊说明时，均简称功率MOS芯片或芯片）的结构示意图，包括由一个以上元胞构成的有源区10，为了提升性能和便于后续封装成器件，进一步包括为使芯片或芯片封装后形成的器件承受击穿电压而布置的终端区域（图中未绘出），用于对源极1、多晶硅栅3进行打线的打线区30，以及用于设置第一齐纳二极管8、第二齐纳二极管9的二极管区20。所述终端区位于有源区外围,主要用于在半导体器件承受反向电压时,分担主结的电压,从而避免主结被击穿,提高半导体器件的反向耐压能力。

所述的二极管区20通过设置在有源区10附近，在二极管区20布置与有源区10多晶硅栅3与源极1之间并联的第二齐纳二极管9和与多晶硅栅3串联的第一齐纳二极管8，共同起到了分压的作用，将所述芯片封装成器件后，使实际作用于芯片有源区多晶硅栅3上的电压只是整个器件栅极G上电压的一部分（即多晶硅栅3的电压从依次串联的器件源极S、第二齐纳二极管9、第一齐纳二极管8、器件栅极G链路上第二齐纳二极管9与第一齐纳二极管8的连接点处取得电压）。

一般地，打线区30可以位于功率MOS芯片的有源区上（或外围），用于实现芯片上半导体部件与外部金属引脚的有效电连接，所述打线区30包括源极打线区31，多晶硅栅打线区33，所述打线区分别覆盖或电连接到芯片有源区10上的源极1与第二齐纳二极管9、第一齐纳二极管8远离有源区10的电极上，封装时通过在所述打线区上打线形成器件的对应金属引脚（一般情况下引脚均为金属引脚，以便使之与外电路进行焊接连接和安装）；封装时，由于所述漏极5一般本身就是金属层，其上直接电连接（如直接焊接）金属引脚；所述引脚包括器件器件源极S、器件栅极G、器件漏极D。打线区20是金属层，如采用铜、银、金等导电性能金属的薄膜、镀层、烧结层或沉淀层。

所述的齐纳二极管（8、9）形成于多晶硅上，多晶硅与器件有源区的多晶硅栅3同时形成；齐纳二极管的PN结与器件的阱区注入以及源区注入同时形成或单独注入形成。

基于上述功率MOS芯片实现的高阈值电压功率MOS器件（在以下未做特殊说明时，均功率MOS器件）包括高阈值电压功率MOS芯片、对所述芯片进行封装的封装体40，以及相应的引脚（器件栅极G，器件漏极D，器件源极S）构成。所述器件栅极G与第一齐纳二极管8远离多晶硅栅3（即远离有源区10）的电极直接电连接，器件漏极D与漏极5直接电连接，器件源极S与第二齐纳二极管9和源极1直接电连接。器件源极S、器件栅极G与所述芯片通过打线区30上对应的源极打线区31，多晶硅栅打线区33实现连接，由于所述漏极5一般本身就是金属层，其上直接电连接（如直接焊接）金属引脚构成器件漏极D。

上述技术方案可以应用于增强型N沟道功率MOS器件、增强型P沟道功率MOS器件、耗尽型N沟道功率MOS器件、耗尽型P沟道功率MOS器件等类型的功率MOS器件。根据本发明上述技术方案所实现的功率MOS器件为增强型N沟道功率MOS器件，其阈值电压可提高到5V~15V；增强型P沟道功率MOS器件，其阈值电压可提高到-5V~-15V；耗尽型N沟道功率MOS器件，其阈值电压可提高到-5V~-15V；耗尽型P沟道功率MOS器件，其阈值电压可提高到5V~15V。

下面结合附图以举例的方式给出本发明具体实现和应用的部分实例：

实施例1：

图4给出了现有耗尽型N沟道功率MOS器件的电路原理图；图中，耗尽型N沟道MOS器件包括芯片、封装体、引脚。所述引脚包括器件源极S、器件栅极G、器件漏极D；所述芯片包括有源区10（所述有源区10为耗尽型N沟道MOS芯片的有源区）、打线区30（其包括源极打线区31，多晶硅栅打线区33）；有源区10上的源极1、多晶硅栅3分别通过对应的源极打线区31，多晶硅栅打线区33与器件源极S、器件栅极G建立电连接，所述漏极5一般本身就是金属层，其上直接电连接器件漏极D，并通过封装体40进行封装形成耗尽型N沟道MOS器件。由于其具体结构以及制作工艺均为现有技术，为本领域技术人员所熟知，在此不予以赘述。本实施例基于此做出如下的改进。

图5展示了高阈值电压耗尽型N沟道功率MOS器件的电路原理（即使耗尽型N沟道功率功率MOS器件阈值电压得到提升的电路原理，以下实施例的表述类似，并不再重复说明），其包含了如图3所示现有耗尽型N沟道功率MOS器件的有源区10，其采用现有技术及工艺来实现，在其阱区注入掺杂离子现有剂量处于4×10¹⁴/cm²～2×10¹⁵/cm²之间，沟道区注入掺杂离子剂量处于1×10¹²/cm²～2×10¹³/cm²之间，栅氧化层的厚度处于0.05μm～0.15μm之间。

与图3所示的现有耗尽型功率MOS器件电路原理图相比，图5所述器件在芯片上进一步包括一二极管区20，所述二极管区20包括第一齐纳二极管8、第二齐纳二极管9。其中有源区10的多晶硅栅3与源极S之间并联了第二齐纳二极管9，所述第二齐纳二极管9为x个，x的取值范围为2～10(即2≤x≤10，下述y的取值方式类似，以下不再特别说明)，所述各个相邻的第二齐纳二极管9逐次采用正反向相接的方式彼此串联，也即所形成的二级管PN结通过N区、P区交错排列，形成排列方式为NPNPN（或PNPNPN等，下同）方式串联；在芯片的有源区10的多晶硅栅3与器件栅极G之间串联了第一齐纳二极管8，所述第一齐纳二极管8为y个，y的取值范围为0～10，一般地，作为优选技术方案，所述y≥1，以有效提升阈值电压；当第一齐纳二极管8为多个时（y≥2），所述各个相邻的第一齐纳二极管8逐次采用正反向相接的方式彼此串联，也即所形成的二级管PN结通过N区、P区交错排列，形成NPNPN方式串联的排列方式为NPNPN方式串联。

其中，所述漏极5直接电连接器件漏极D；彼此串联的第一齐纳二极管8一端（串联后的第一齐纳二极管8整体靠近有源区10的电极，也可描述为靠近多晶硅栅3的电极）直接电连接多晶硅栅3，另一端（串联后的第一齐纳二极管8整体远离有源区10的电极，也可描述为远离多晶硅栅3的电极）直接电连接器件栅极G；一个或多个彼此串联后的第二齐纳二极管9的一端直接电连接与源极1和器件源极S电连接（即三者处于等电位），另一端直接电连接多晶硅栅3和第一齐纳二极管8靠近有源区10的电极（即三者处于等电位）；换句话说，所述第二齐纳二极管9的一端直接电连接到源极1和器件栅极G之间，另一端直接电连接到多晶硅栅3和所述第一齐纳二极管8靠近多晶硅栅3的电极和多晶硅栅3之间。当然，也可理解为多晶硅栅3直接电连接于第一齐纳二极管8与第二齐纳二极管9之间。所述接入的齐纳二极管总的击穿电压（即第一齐纳二极管8与第二齐纳二极管9串联后整体的击穿电压）应高于器件栅极的工作电压，并低于器件有源区栅氧化层4所能承受的最大电压。

上述直接电连接表示连接直接不会形成影响芯片或器件性能的参数变化的连接（一般地，理想情况下可以认为所述直接电连接的各个部分处于等电位），包括通过导电金属（可采用沉淀方式、薄膜方式、电镀或化学镀层方式在半导体基材上形成）、通过打线区作为过渡区进行连接、或直接通过恰当掺杂的半导体材料直接进行连接，具体实现方式上可以是多变的。各个部分之间只要保证满足上述电路关系时，具体的实现方式也可进行相应的变化和调整。

有源区10的多晶硅栅3直接电连接于第一齐纳二极管8与第二齐纳二极管9之间（此时，相当于第一齐纳二极管8、第二齐纳二极管9整体串联在器件源极S和器件栅极G之间），相对于器件源极S和器件栅极G，第一齐纳二极管8和第二齐纳二极管9是串联关系，由于这些齐纳二极管（即第一齐纳二极管8与第二齐纳二极管9）总的击穿电压应高于器件栅极的工作电压，以保证在器件或芯片的正常工作电压下所述接入的齐纳二极管不会被击穿。但同时由于这些齐纳二极管具有提高器件ESD的能力，为保证器件有源区栅氧化层4不被击穿，齐纳二极管总的击穿电压应低于器件有源区栅氧化层4所能承受的最大电压，以实现提升所述器件或芯片的阈值电压。

根据串联电路的分压原理可知，由于第一齐纳二极管8和第二齐纳二极管9的个数之比与第一齐纳二极管8和第二齐纳二极管9所分得的电压之比相同，而实际作用芯片有源区10多晶硅栅3的电压只是第二齐纳二极管9所分得的电压，由此计算出所述器件或芯片阈值电压提升倍数满足以下关系：

由于本发明不涉及工艺的变更，而基于现有技术设计的器件或芯片，其阈值电压（本发明称之为有源区阈值电压）为0V~-3V之间。而采用本发明上述技术方案实现的器件或芯片，其阈值电压将提升至有源区阈值电压的(x+y)/x倍（x取偶数时），或提升至有源区阈值电压的(x+y)/(x-1)倍（x取奇数时）。因此使用本发明的器件芯片设计方法，可以设计出更高阈值电压的耗尽型N沟道功率MOS器件。

根据上述分析可知，如果y＝0时，x为偶数的情况下，则无法达到提升阈值电压的目的，x为奇数的情况下，阈值电压的提升非常有限，因此，作为优选的技术方案，y应该大于等于1。而且更进一步地，所述x小于y最好。

当然，若y＝0，虽然不能达到提升阈值电压的目的，但可以使器件或芯片的ESD能力增强。

所述芯片有源区10及二极管区20的第一齐纳二极管8、第二齐纳二极管9制于多晶硅上，多晶硅与元胞的多晶硅栅3同步形成，只需要在芯片版图设计时预留相应部分区域——二极管区20，并进行相应图形的设计以制作齐纳二极管（即第一齐纳二极管8、第二齐纳二极管9）。齐纳二极管的PN结形成于元胞阱区13和源区14掺杂离子注入时，或单独进行掺杂离子注入。图6给出了一种在二极管区20所形成的实现上述技术方案的多个齐纳二极管（8、9）结构的实施例。

如图6所示，在二极管区20通过间隔方式交错形成多个齐纳二极管的P区、N区（图6中给出了4个P区、3个N区）从而构成连续的齐纳二极管PN结（图中形成了6个PN结，相当于6个齐纳二极管），构成依次正反向串联的多个齐纳二极管。将所述串联的齐纳二极管一端端部的区（P区或N区，图中为P区，其即构成电极，下同）直接电连接到器件栅极G（如通过栅极打线区33），另一端端部的区（P区或N区，图中为P区）直接电连接到器件源极S（如通过源极打线区33），使中部的一个区（P区、N区均可）与有源区10中的多晶硅栅3直接电连接，从而分别在形成的多个齐纳二极管上一连接多晶硅栅3的区两侧的PN结分别构成第一齐纳二极管8（图中给出的是左侧部分的PN结——连接器件栅极G的一侧，相当于3个第一齐纳二极管8，即y＝3）、第二齐纳二极管9（图中给出的是右侧部分的PN结——连接器件源极S的一侧，也是相当于3个第二齐纳二极管9，即x＝3）。

通过图6所示结构所实现的二极管区20中各个相邻的齐纳二极管正反向串联，所有二极管均为正反交替连接。通过上述方式实现的PN结，一是非常方便有效地在有限的多晶硅上形成了符合技术方案要求（相邻的齐纳二极管正反向串联）的多个有效的齐纳二极管PN结，便于制作工艺的控制，确保了整体性。

实施例2：

与实施例1相比，本实施例的区别主要在于其有源区10，其他部分均与实施例1相似，为了简化描述，以下主要在于对差异部分进行说明，对其他部分只进行简单描述，所述描述足以使本领域普通技术人员清楚无误地理解。

图7给出了现有耗尽型P沟道功率MOS器件的电路原理图；其与实施例1所不同的是本实施例中的有源区10耗尽型P沟道功率MOS芯片的有源区，其他均与实施例1相似，而且所述结构以及制作工艺均为现有技术，为本领域技术人员所熟知，在此不予以赘述。本发明基于此做出如下的下述改进。

图8展示了高阈值电压耗尽型P沟道功率MOS器件的电路原理，其包含了如图6所示常规P沟道耗尽型功率MOS芯片的有源区10，与实施例1所不同的是本实施例中的有源区10为耗尽型P沟道功率MOS芯片的有源区，其他结构均与实施例1相似，对应地，本实施例有源区10中阱区注入掺杂离子剂量处于1×10¹³/cm²～5×10¹⁵/cm²之间，沟道区注入掺杂离子剂量处于1×10¹²/cm²～2×10¹³/cm²之间，栅氧化层的厚度处于0.05μm～0.15μm之间。

图8与图6所示的现有耗尽型功率MOS器件原理图相比，图8所述器件在芯片上进一步包括一二极管区20，所述二极管区20包括第一齐纳二极管8、第二齐纳二极管9；所示二极管区20的结构与实施例1相同。

本实施例的其他结构、要求，所能达到的功效，技术特点，其他相关技术参数的设定（如x、y的取值等）均与实施例1相同，在此不在赘述。

实施例3：

与实施例1相比，本实施例的区别主要在于其有源区10，其他部分均与实施例1相似，为了简化描述，以下主要在于对差异部分进行说明，对其他部分只进行简单描述，所述描述足以使本领域普通技术人员清楚无误地理解。

图9给出了现有增强型N沟道功率MOS器件的电路原理图；其与实施例1所不同的是本实施例中的有源区10增强型N沟道功率MOS芯片的有源区10，其他均与实施例1相似，而且所述结构以及制作工艺均为现有技术，为本领域技术人员所熟知，在此不予以赘述。本发明基于此做出如下的下述改进。

图10展示了高阈值电压增强型N沟道功率MOS器件的电路原理，其包含了如图9所示常规N沟道增强型功率MOS芯片的有源区10，本实施例与实施例1所不同的是本实施例中的有源区10为增强型N沟道功率MOS芯片的有源区，其他均与实施例1相似，其阱区注入掺杂离子剂量处于4×10¹⁴/cm²～2×10¹⁵/cm²之间，沟道区注入掺杂离子剂量处于1×10¹²/cm²～2×10¹³/cm²之间，栅氧化层的厚度处于0.05μm～0.15μm之间。

图10展示了增强型N沟道功率MOS器件使阈值电压增加的电路原理，与图9所示器件在芯片上进一步包括一二极管区20，所述二极管区20包括第一齐纳二极管8、第二齐纳二极管9；所示二极管区20的结构与实施例1相同。

本实施例的其他结构、要求，所能达到的功效，技术特点，其他相关技术参数的设定（如x、y的取值等）均与实施例1相同，在此不在赘述。

实施例4：

与实施例1相比，本实施例的区别主要在于其有源区10，其他部分均与实施例1相似，为了简化描述，以下主要在于对差异部分进行说明，对其他部分只进行简单描述，所述描述足以使本领域普通技术人员清楚无误地理解。

图11给出了现有增强型N沟道功率MOS器件的电路原理图；其与实施例1所不同的是本实施例中的有源区10耗尽型P沟道功率MOS芯片的有源区，其他均与实施例1相似，而且所述结构以及制作工艺均为现有技术，为本领域技术人员所熟知，在此不予以赘述。本发明基于此做出如下的下述改进。

图12展示了增强型P沟道功率MOS器件使阈值电压增加的电路原理，其包含了如图11所示常规P沟道增强型功率MOS芯片的有源区10，本实施例与实施例1所不同的是本实施例中的有源区10为增强型P沟道功率MOS芯片的有源区，其他均与实施例1相似，其阱区注入剂量处于1×10¹³/cm²～5×10¹⁵/cm²之间，沟道区注入剂量处于1×10¹²/cm²～2×10¹³/cm²之间，栅氧化层的厚度处于0.05μm～0.15μm之间。

图12展示了增强型N沟道功率MOS器件使阈值电压增加的电路原理，与图11所示器件在芯片上进一步包括一二极管区20，所述二极管区20包括第一齐纳二极管8、第二齐纳二极管9；所示二极管区20的结构与实施例1相同。

本实施例的其他结构、要求，所能达到的功效，技术特点，其他相关技术参数的设定（如x、y的取值等）均与实施例1相同，在此不在赘述。

上述实施例1－4中所实现的功率MOS器件为增强型N沟道功率MOS器件，其阈值电压可提高到5V~15V；增强型P沟道功率MOS器件，其阈值电压可提高到-5V~-15V；耗尽型N沟道功率MOS器件，其阈值电压可提高到-5V~-15V；耗尽型P沟道功率MOS器件，其阈值电压可提高到5V~15V。

正如前所述，基于上述实施例的原理图，可以采用多种方式来进行实现，图13给出了一种高阈值电压功率MOS器件具体的连接与实现方式的简要结构示意。图中，高阈值电压功率MOS芯片包括相应的有源区10、二极管区20及打线区30。所述有源区10上包括漏极5、多晶硅栅3、源极1，所述二极管区20包括有在多晶硅上形成P区、N区交错排列构成的连续PN结，所述PN结分别构成相应的第一齐纳二极管8，第二齐纳二极管9。所述二极管区20一端端部的区（即相当于电极）直接电连接多晶硅栅打线区33（对应部分形成串联接入的第一齐纳二极管8），另一端端部的区（即相当于电极）和源极1直接电连接源极打线区31（对应部分形成并联接入的第二齐纳二极管9）。所述芯片封装体40封装，同时所述源极打线区31，多晶硅栅打线区33上分别打线形成器件源极S、器件栅极G，所述漏极5本身就是金属层，其上直接电连接构成器件漏极D，形成高阈值电压功率MOS器件。本实施例中，所述的第一齐纳二极管8事实上时串联接入到多晶硅栅打线区33和多晶硅栅3之间，而第二齐纳二极管9两端分别直接连接多晶硅栅3和源极打线区31，实现与多晶硅栅3与源极S并联。

以上对本发明实施例进行了详细介绍，本申请文件中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (10)

1.高阈值电压功率MOS芯片，包括由一个以上元胞构成的功率MOS芯片有源区、打线区，所述有源区包括源极、多晶硅栅、漏极，以及一打线区，所述打线区包括分别用于源极、多晶硅栅进行打线的源极打线区、多晶硅栅打线区；其特征在于，进一步包括二极管区，所述二极管区包括第一齐纳二极管、第二齐纳二极管；第二齐纳二极管并联在多晶硅栅与源极之间，第一齐纳二极管与多晶硅栅串联，并连接到所述第二齐纳二极管与多晶硅栅连接点之外。

2.如权利要求1所述的芯片，其特征在于，所述第一齐纳二极管至少为1个，多个第一齐纳二极管逐次正反向相接串联接入；所述第二齐纳二极管为多个，多个第二齐纳二极管逐次正反向相接串联接入。

3.如权利要求2所述的芯片，其特征在于，所述第一齐纳二极管的个数为y：1≤y≤10；第二齐纳二极管的个数为x：2≤x≤10。

4.如权利要求3所述的芯片，其特征在于，所述x、y满足：x<y。

5.如权利要求1所述的芯片，其特征在于，所述第一齐纳二极管与第二齐纳二极管串联后整体的击穿电压应高于器件栅极的工作电压，并低于有源区栅氧化层所能承受的最大电压。

6.如权利要求3所述的芯片，其特征在于，在所述二极管区通过间隔方式交错形成多个连续的齐纳二极管的P区、N区，构成依次正反向串联的多个齐纳二极管；将所述串联的齐纳二极管中部的一个区与有源区的多晶硅栅直接电连接，将所述串联的齐纳二极管一端端部的区直接电连接到多晶硅栅打线区，直接电连接多晶硅栅的区与直接电连接到多晶硅栅打线区的区之间的齐纳二极管构成第一齐纳二极管；将所述串联的齐纳二极管的另一端端部的区直接电连接到源极打线区，直接电连接多晶硅栅的区与直接电连接到源极打线区的区之间的齐纳二极管构成第二齐纳二极管。

7.高阈值电压功率MOS器件，包括功率MOS芯片、封装体、器件栅极、器件漏极、器件源极；其特征在于，所述功率MOS芯片为权利要求1－6任一项所述的高阈值电压功率MOS芯片，所述封装体对所述芯片进行封装，所述器件栅极电连接到第二齐纳二极管远离多晶硅栅的端部的电极，器件源极同时电连接到所述源极和第一齐纳二极管远离多晶硅栅的端部电极，所述器件漏极与漏极直接电连接。

8.如权利要求7所述的器件，其特征在于，所述漏极直接与漏极打线区电连接，所述源极和第一齐纳二极管远离有源区的端部电极与源极打线区电连接，所述第二齐纳二极管端部电极直接与多晶硅栅打线区电连接。

9.提高功率MOS器件阈值电压的方法，其特征在于，通过在器件有源区多晶硅栅与源极之间并联x个齐纳二极管，与多晶硅栅串联y个齐纳二极管，通过接入的所述齐纳二极管共同起到了分压的作用，使实际作用于器件有源区多晶硅栅的电压只是整个器件栅极电压的一部分，从而在不改变有源区阈值电压和性能指标的情况下，提升器件整体的阈值电压；所述x、y满足：x>1,y≥1。

10.如权利要求9所述的方法，其特征在于，1≤y≤10，2≤x≤10，x<y；当x取偶数时，所述器件的阈值电压提升至有源区阈值电压的(x+y)/x倍；当x取奇数时，所述器件的阈值电压提升至有源区阈值电压的(x+y)/(x-1)倍；所述齐纳二极管整体作为串联状态的击穿电压应高于器件栅极的工作电压，并低于有源区栅氧化层所能承受的最大电压。