KR20120127706A - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

더미 액티브 영역의 배치에 따르는 칩 면적의 증대를 야기하는 일없이, 반도체기판의 표면의 평탄성을 향상시킨다.
액티브 영역인 n형 매립층(3)의 상부에는, 두꺼운 막두께를 갖는 고내압 MISFET의 게이트 절연막(7)이 형성되고 있으며, 이 게이트 절연막(7)의 상부에는, 내부회로의 저항소자(IR)가 형성되어 있다. n형 매립층(3)과 저항소자(IR)의 사이에 두꺼운 게이트 절연막(7)을 개재시키는 것에 의해, 기판(1)(n형 매립층(3))과 저항소자(IR)의 사이에 형성되는 커플링 용량이 저감되는 구조로 되어 있다.

Description

반도체장치 및 그 제조방법{A SEMICONDUCTOR DEVICE AND A METHOD OF MANUFACTURING THE SAME}
본 발명은, 반도체장치 및 그 제조 기술에 관한 것이고, 특히, 고내압 MISFET 및 저항소자를 동일 반도체기판상에 형성하는 반도체장치 및 그 제조 기술에 적용할 때 유효한 기술에 관한 것이다.
서로 인접하는 반도체소자를 전기적으로 분리하는 소자분리구조로서, 반도체기판의 소자분리영역에 홈(溝)을 형성해서 그 내부에 절연막을 매립하는 소자분리홈(STI:Shallow Trench Isolation)이 알려져 있다. 이 소자분리홈을 형성하기 위해서는, 우선 반도체기판을 에칭하여 홈을 형성하고, 계속해서 반도체기판상에 홈의 깊이보다 두꺼운 산화실리콘막을 퇴적한다. 다음으로, 홈의 외부의 산화실리콘막을 화학적 기계연마법으로 제거하면, 홈의 내부에 산화실리콘막이 남고, 또한 그 표면이 평탄화된다.
그런데, 반도체소자는, 그 용도나 기능에 따라 치수가 최적화되므로, 실제의 반도체기판상에는, 치수가 다른 복수 종류의 반도체소자가 혼재하고 있다. 예컨대, 높은 전원전압에서 동작하는 MISFET(이하, 고내압 MISFET라고 한다)은, 낮은 전원전압에서 동작하는 MISFET(이하, 저내압 MISFET라고 한다)와 비교해서 치수가 크고, 또한 게이트 절연막의 막두께도 두껍다. 또한, 저항소자나 용량소자와 같은 수동소자도, 저내압 MISFET와 비교해서 치수가 큰 것이 일반적이다. 더욱이, 집적회로는, 그 용도나 기능에 따라 반도체소자의 집적도가 다르므로, 실제의 반도체기판상에는, 반도체소자가 밀집하게 배치된 영역과 여유있게 배치된 영역이 존재한다.
한편, 반도체소자를 분리하는 소자분리홈의 치수는, 반도체소자의 치수나 밀도에 의해 규정된다. 따라서, 실제의 반도체기판에는, 치수가 다른 소자분리홈이 혼재하고 있는 동시에, 소자분리홈이 밀집하게 배치된 영역과 여유있게 배치된 영역이 존재하고 있다.
그런데, 소자분리홈을 형성하는 공정에 있어서, 반도체기판에 치수가 다른 복수의 홈을 형성한 후, 산화실리콘막을 퇴적해서 그 표면을 화학적 기계연마법으로 연마하면, 특히 면적이 큰 홈에 매립한 산화실리콘막의 표면이 접시와 같이 움푹 패여서 연마되는 현상(디싱(dishing)이라 불린다)이 발생한다.
소자분리홈 내의 산화실리콘막에 상기와 같은 함몰이 발생했을 경우는, 나중 공정에서 반도체기판상에 박막을 퇴적했을 때, 소자분리홈의 윗쪽에 있어서, 박막의 표면의 평탄성이 저하한다. 그 때문에, 다음에 이 박막의 상부에 포토레지스트막을 형성해서 노광 처리를 할 때, 소자분리홈의 윗쪽에서 노광광(露光光)의 포커스 레인지가 저하하고, 레지스트 패턴의 정밀도가 저하한다.
그 대책으로서, 디싱이 현저하게 발생하는 큰 면적의 소자분리영역 내에, 치수가 작은 다수의 더미 액티브 영역을 매트릭스 모양으로 깔고, 이 영역내의 소자분리홈의 실효적인 면적을 축소함으로써, 산화실리콘막의 디싱을 억제하는 기술이 제안되어, 실제의 반도체 제품으로의 적용이 진척되고 있다.
큰 면적의 소자분리영역 내에 더미 액티브 영역을 배치하는 종래 기술로서, 예컨대 특개 2002-158278호공보(특허문헌1)가 있다. 이 특허문헌1은, 소자분리영역 내에 치수가 다른 2종류의 더미 액티브 영역을 배치함으로써, 산화실리콘막의 표면의 평탄성을 향상시키는 동시에, 더미 액티브 영역 형성용 포토마스크를 작성할 때의 데이타량을 저감하는 기술을 개시하고 있다.
특개 2002-261244호 공보(특허문헌2)는, 소자분리홈의 상부에 다결정 실리콘막으로 이루어지는 저항소자를 형성했을 경우, 산화실리콘막의 디싱에 기인하여, 소자분리홈의 중앙부와 주변부로 저항소자의 폭, 막두께, 단면형상이 다르다는 문제를 지적하고 있다. 또한, 이 문제를 해결하기 위해서, 저항소자가 형성되는 영역의 근방에 더미 액티브 영역을 배치하고, 산화실리콘막을 필요한 범위로 구분하는 것에 따라, 디싱의 발생을 억제하는 기술을 개시하고 있다.
[특허문헌1] 일본 특개 2002-158278호공보
[특허문헌2] 일본 특개 2002-261244호공보
본 발명자의 검토에 의하면, 소자분리영역 내에 더미 액티브 영역을 배치해서 그 상부에 저항소자를 형성하는 종래 기술은, 더미 액티브 영역과 저항소자의 사이에 커플링 용량이 형성되는 것에 따라, 저항소자의 특성이 변동한다는 새로운 문제를 야기한다.
또한, 반도체 칩의 일부에 더미 액티브 영역을 설치하는 것에 따라, 칩 표면의 평탄성을 향상시키는 수법은, 반도체 칩내에 차지하는 더미 액티브 영역의 비율을 어느 정도 늘리지 않으면 효과를 얻을 수 없으므로, 칩 면적의 증대를 야기한다는 문제가 있다.
본 발명의 목적은, 더미 액티브 영역의 증가에 따른 칩 면적의 증대를 야기하는 일 없이, 반도체기판의 표면의 평탄성을 향상시키는 기술을 제공하는 것에 있다.
본 발명의 다른 목적은, 저항소자의 신뢰성을 향상시키는 기술을 제공하는 것에 있다.
본 발명의 다른 목적은, 정전보호회로용 저항소자의 ESD 내성을 향상시키는 기술을 제공하는 것에 있다.
본 발명의 다른 목적은, 고내압 MISFET와 저항소자를 동일 반도체기판상에 형성하는 반도체장치의 제조 공정을 간략화하는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적으로 신규한 특징은, 본명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
본 발명의 반도체장치는, 반도체기판의 주면의 제1영역에 형성된 제1게이트 절연막을 갖고, 제1의 전원전압에서 동작하는 제1MISFET와, 상기 반도체기판의 주면의 제2영역에 형성되어, 상기 제1게이트 절연막보다 막두께가 두꺼운 제2게이트 절연막을 갖는 동시에, 상기 제1의 전원전압보다 높은 제2의 전원전압에서 동작하는 제2MISFET와, 상기 반도체기판의 주면의 제3영역에 형성된 실리콘막으로 이루어지는 저항소자를 포함하고, 상기 반도체기판의 주면의 상기 제3영역에는, 상기 제2게이트 절연막과 동일한 층의 절연막이 형성되고, 상기 저항소자는, 상기 절연막의 상부에 형성되어 있는 것이다.
본 발명의 반도체장치는, 반도체기판의 주면의 제1영역에 형성된 제1게이트 절연막을 갖고, 제1의 전원전압에서 동작하는 제1MISFET, 상기 반도체기판의 주면의 제2영역에 형성되고, 상기 제1게이트 절연막보다 막두께가 두꺼운 제2게이트 절연막을 갖는 동시에, 상기 제1의 전원전압보다 높은 제2의 전원전압에서 동작하는 제2MISFET 및 상기 반도체기판의 주면의 제3영역에 형성된 실리콘막으로 이루어지는 제1저항소자를 포함하는 내부회로와, 상기 반도체기판의 주면의 제4영역에 형성된 실리콘막으로 이루어지는 제2저항소자를 포함하는 정전보호회로를 갖고, 상기 제1 및 제2저항소자의 각각의 하부에는, 상기 제2게이트 절연막과 동일한 층의 제1절연막이 형성되어 있는 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면 이하와 같다.
소자분리영역에 더미 액티브 영역을 배치해서 그 상부에 저항소자를 배치할 경우와 비교하여, 반도체기판의 전체면적에 대한 더미 액티브 영역의 비율을 저감하고, 반도체기판의 표면의 평탄화와 칩 사이즈의 축소를 양립시키는 것이 가능해진다.
도 1은 본 발명의 1실시형태인 반도체장치의 회로구성을 나타내는 개략도이다.
도 2는 본 발명의 1실시형태인 반도체장치의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 3은 도 2에 이어서 반도체장치의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 4는 도 3에 이어서 반도체장치의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 5는 도 4에 이어서 반도체장치의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 6은 도 4에 이어서 반도체장치의 제조방법을 나타내는 반도체기판의 요부 평면도이다.
도 7은 도 5에 이어서 반도체장치의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 8은 도 7에 이어서 반도체장치의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 9는 도 8에 이어서 반도체장치의 제조방법을 나타내는 반도체기판의 요부 단면도이다.
도 10은 내부회로에 형성된 저항소자 및 정전보호회로에 형성된 저항소자를 나타내는 평면도이다.
도 11은 내부회로에 형성된 저항소자 및 정전보호회로에 형성된 저항소자의 다른 예를 나타내는 단면도이다.
도 12는 내부회로에 형성된 저항소자 및 정전보호회로에 형성된 저항소자의 다른 예를 나타내는 평면도이다.
도 13은 내부회로에 형성된 저항소자 및 정전보호회로에 형성된 저항소자의 다른 예를 나타내는 단면도이다.
도 14는 내부회로에 형성된 저항소자 및 정전보호회로에 형성된 저항소자의 다른 예를 나타내는 단면도이다.
이하에서, 본 발명의 실시형태를 도면에 근거해서 상세히 설명한다. 또, 실시형태를 설명하기 위한 전 도면에 있어서, 동일한 부재에는 원칙적으로 동일한 부호를 붙이고, 그 반복된 설명은 생략한다.
(실시형태1)
도 1은, 본 실시형태에 의한 LCD 드라이버의 회로구성을 나타내는 개략도이다.
LCD 드라이버는, 단결정 실리콘으로 이루어지는 반도체 칩(1A)의 주면에 형성된 입출력 단자(본딩패드)(50), 내부회로(51) 및 정전보호(ESD)회로(52)등에 의해 구성되어 있다.
도 1에는 나타내지 않지만, 내부회로(51)는, 3종류의 전원전압 (예컨대 25V, 6V, 1.5V)에서 동작하는 상보형 MISFET등에 의해 구성되어 있다. 또한, 내부회로(51)의 일부에는, 저항소자(IR)가 형성되어 있다. 이하의 설명에서는, 25V의 전원전압에서 동작하는 상보형 MISFET(n채널형 MISFET 및 p채널형 MISFET)을 고내압 MISFET라고 하고, 6V 의 전원전압에서 동작하는 상보형 MISFET를 중내압 MISFET라고 하고, 1.5V의 전원전압에서 동작하는 상보형 MISFET를 저내압 MISFET라고 한다.
정전보호회로(52)는, 입출력 단자(50)와 내부회로(51)의 사이에 배치되어, 입출력 단자(50)에 인가된 고전압의 정전기에 의한 내부회로(51)의 파괴를 막는 기능을 갖고 있다. 정전보호회로(52)는, 보호 다이오드(D1、D2) 및 저항소자(ER)에 의해 구성되어 있다. 정전보호회로(52)의 저항소자(ER)와 내부회로(51)의 저항소자(IR)에는, 중내압 MISFET와 동일하게, 6V의 전원전압이 인가된다.
다음으로, 도 2∼도 11을 참조하면서, 본 실시형태에 의한 LCD 드라이버의 제조방법을 공정순으로 설명한다. 또, 제조방법의 설명을 간략하게 하기 위해서, 1.5V의 전원전압에서 동작하는 저내압 MISFET 및 6V의 전원전압에서 동작하는 중내압 MISFET는, 각각 p채널형 MISFET만을 도시하고, n 채널형MISFET의 도시는 생략한다.
우선, 도 2에 나타낸 바와 같이, p형의 단결정 실리콘으로 이루어지는 반도체기판 (이하, 간단히 기판이라고 한다)(1)에 소자분리홈(2)을 형성한다. 소자분리홈(2)을 형성하기 위해서는, 예컨대 질화 실리콘막을 마스크를 이용한 드라이 에칭으로 기판(1)에 홈을 형성하며, 계속해서 기판(1)상에 CVD법으로 산화실리콘막을 퇴적한 후, 홈의 외부의 산화실리콘막을 화학적 기계연마법으로 제거한다.
또, 도면 중의 영역(A)은, 25V의 전원전압에서 동작하는 고내압 n채널형 MISFET를 형성하는 영역, 영역(B)은, 25V의 전원전압에서 동작하는 고내압 p채널형 MISFET를 형성하는 영역, 영역(C)은, 6V의 전원전압에서 동작하는 중내압 p채널형 MISFET를 형성하는 영역, 영역(D)은, 1.5V의 전원전압에서 동작하는 저내압 p채널형 MISFET를 형성하는 영역, 영역(E)은, 정전보호회로(52)의 저항소자(ER)6V를 형성하는 영역, 영역(F)는, 내부회로(51)의 저항소자(IR)를 형성하는 영역을 각각 나타내고 있다.
도면에 나타내는 것과 같이, 본 실시형태에서는, 정전보호회로(52)의 저항소자(ER)를 형성하는 영역(E)의 기판(1)의 전면에 소자분리홈(2)을 형성한다. 한편, 내부회로(51)의 저항소자(IR)를 형성하는 영역(F)의 기판(1)에는, 소자분리홈(2)을 형성하지 않는다.
다음으로, 도 3에 나타낸 바와 같이, 기판(1)의 일부에 인(P)을 이온 주입하고, 다른 부분에 붕소(B)을 이온 주입함으로써, 기판(1)의 깊은 영역에 n형 매립층(3) 및 p형매립층(4)을 형성한다. 또한, 고내압 MISFET를 형성하는 영역(A, B)과 중내압 MISFET를 형성하는 영역(C)의 기판(1)의 일부에 인을 이온 주입하고, 다른 부분에 붕소를 이온 주입함으로써, n형 웰(5) 및 p형 웰(6)을 형성한다.
영역(A)의 기판(1)에 형성된 n형 웰(5)은, 고내압 n채널형 MISFET의 소스, 드레인으로서 기능하고, 영역(B)의 기판(1)에 형성된 p형 웰(6)은, 고내압 p채널형 MISFET의 소스, 드레인의 일부로서 기능한다.
다음으로, 도 4에 나타낸 바와 같이, 영역(A, B, E, F)의 기판(1)의 표면에 게이트 절연막(7)을 형성한다. 게이트 절연막(7)을 형성하기 위해서는, 우선 기판(1)을 열산화해서 그 표면에 막두께 10nm이하의 엷은 산화실리콘막을 형성한 후, 이 산화실리콘막의 상부에 CVD법으로 산화실리콘막을 퇴적한다. 이 때, 열산화에 의해 형성한 산화실리콘막과 CVD법에서 퇴적한 산화실리콘막을 합친 막두께는, 60nm 이상이다. 다음으로, 포토레지스트막을 마스크로 해서 이것들의 산화실리콘막을 패터닝하고, 영역(A, B, E, F)의 기판(1)의 표면에 남긴다. 이 때, 영역(E, F)의 기판(1)의 표면은, 그것의 거의 전면이 게이트 절연막(7)으로 덮이도록 한다.
다음으로, 도 5에 나타낸 바와 같이, 영역(A)의 게이트 절연막(7)상에 고내압 n채널형 MISFET의 게이트 전극(8)을 형성하며, 영역(B)의 게이트 절연막(7)상에 고내압 p채널형 MISFET의 게이트 전극(8)을 형성한다. 게이트 전극(8)을 형성하기 위해서는, 기판(1)상에 CVD법으로 n형 다결정 실리콘막을 형성한 후, 이 n형 다결정 실리콘막의 상부에 캡 절연막(9)을 형성한다. 캡 절연막(9)은, 예컨대 산화실리콘막과 질화 실리콘막의 적층막 등에 의해 구성한다. 다음으로, 포토레지스트막을 마스크로 한 드라이 에칭에 의해, 캡 절연막(9)과 n형 다결정 실리콘막을 패터닝한다.
이 때, 본 실시형태에서는, 영역(E)의 게이트 절연막(7)상에 캡절연막(9)과 n형 다결정 실리콘막을 남기는 것에 의해, 표면이 캡절연막(9)으로 덮인 n형 다결정 실리콘막으로 이루어지는 저항소자(ER)를 형성한다. 또한, 영역(F)의 게이트 절연막(7)상에 캡 절연막(9)과 n형 다결정 실리콘막을 남기는 것에 의해, 표면이 캡 절연막(9)으로 덮인 n형 다결정 실리콘막으로 이루어지는 저항소자(IR)를 형성한다.
도 6은, 영역(E)에 형성된 저항소자(ER)와, 영역(F)에 형성된 저항소자(IR)를 나타내는 평면도이다. 도 5 및 도 6에 나타낸 바와 같이, 내부회로(51)의 저항소자(IR)는, 액티브 영역인 n형 매립층(3)의 상부에 형성되어 있다. 그러나, 본 실시형태에서는, n형 매립층(3)과 저항소자(IR)의 사이에 60nm 이상의 두꺼운 막두께를 갖는 절연막(게이트 절연막(7))이 개재하고 있으므로, 기판(1)(n형 매립층(3))과 저항소자(IR)의 사이에 형성되는 커플링 용량이 저감되는 구조로 되어 있다.
즉, 본 실시형태에 의하면, 기판(1)의 용량을 거의 고려하는 일없이, 액티브영역(n형 매립층(3))상에 저항소자(IR)를 배치할 수가 있다. 이것에 의해, 산화실리콘막이 매립된 소자분리홈(2)에 더미 액티브 영역을 형성해서 그 상부에 저항소자(IR)를 배치할 경우와 비교하여, 기판(1)의 전체면적에 대한 더미 액티브 영역의 비율을 저감할 수가 있으므로, 기판(1)의 표면의 평탄화와 칩 사이즈의 축소를 양립시키는 것이 가능해진다.
또한, 본 실시형태에서는, n형 매립층(3)과 저항소자(IR)의 사이에 개재하는 절연막과, 고내압 MISFET의 게이트 절연막(7)을 동시에 형성하므로, 절연막을 형성하기 위한 특별한 공정이 불필요하다.
한편, 정전보호회로(52)의 저항소자(ER)를 액티브 영역상에 배치했을 경우는, 고전압의 정전기가 인가되었을 때에, 저항소자(ER)를 구성하는 다결정 실리콘막의 엣지부에 있어서 ESD 내성이 열화하기 쉽다고 하는 문제가 생긴다. 즉, 저항소자(ER)는 외부로부터의 정전압에 의해, 보통, 저항소자(IR)에 인가되는 전압보다 높은 전압이 인가되기 때문에, ESD 내성이 열화하기 쉽다. 그러나, 본 실시형태에서는, 저항소자(ER)를 소자분리홈(2)의 상부에 배치하고 있으므로, ESD 내성의 열화를 방지해서 정전보호회로(52)의 신뢰성을 확보할 수가 있다. 즉, 저항소자(ER)밑의 절연막의 막두께는, 저항소자(IR)밑의 막두께보다도 두꺼워지도록 형성되어 있는 것에 의해, 저항소자(IR)의 정전내압보다도 저항소자(ER)의 정전내압을 향상시키고 있다. 더욱이, 본 실시형태에서는, 소자분리홈(2)과 저항소자(ER)의 사이에 60nm 이상의 두꺼운 막두께를 갖는 절연막(게이트 절연막(7))이 개재하고 있으므로, ESD 내성의 열화를 보다 확실하게 방지할 수가 있다.
다음으로, 도 7에서 나타낸 바와 같이, 저내압 p채널형 MISFET를 형성하는 영역(D)의 n형 매립층(3)에 인을 이온 주입함으로써, n형 반도체영역(10)을 형성한다. 계속해서, 중내압 p채널형 MlSFET를 형성하는 영역(C)에 막두께12nm의 산화실리콘막으로 이루어지는 게이트 절연막(11)을 형성하며, 저내압 p채널형 MISFET를 형성하는 영역(D)에 막두께 3nm의 산화실리콘막으로 이루어지는 게이트 절연막(12)을 형성한다.
막두께가 다른 2종류의 게이트 절연막(11, 12)을 형성하기 위해서는, 우선 기판(1)을 열산화함으로써, 영역(A, B, C, D)의 기판(1)의 표면에 막두께 9nm정도의 산화실리콘막을 형성한다. 다음으로, 영역(C)의 기판(1)의 표면을 포토레지스트막으로 덮고, 다른 영역(A, B, D)의 기판(1)의 표면에 형성된 상기 산화실리콘막을 웨트 에칭으로 제거한다. 다음으로, 상기 포토레지스트막을 제거한 후, 기판(1)을 또 한번 열산화함으로써, 영역(A, B, D)의 기판(1)의 표면에 막두께 3nm의 산화실리콘막으로 이루어지는 게이트 절연막(12)을 형성한다. 이 때, 영역(C)의 기판(1)의 표면에 남은 막두께 9nm정도의 산화실리콘막이 성장하여, 막두께가 12nm의 게이트 절연막(11)이 된다.
다음으로, 도 8에 나타낸 바와 같이, 영역(C)에 중내압 p채널형 MISFET의 게이트 전극(13)을 형성하고, 영역(D)에 저내압 p채널형 MISFET의 게이트 전극(14)을 형성한다. 게이트 절연막(13, 14)을 형성하기 위해서는, 기판(1)상에 CVD법으로 n형 다결정 실리콘막을 형성한 후, 포토레지스트막을 마스크로 한 드라이 에칭으로서 n형 다결정 실리콘막을 패터닝한다.
다음으로, 도 9에 나타낸 바와 같이, 게이트 전극(8, 13, 14)의 측벽에 사이드월 스페이서(16)를 형성한다. 사이드월 스페이서(16)는, 기판(1)상에 CVD법으로 퇴적한 산화실리콘막을 이방성 에칭함으로써 형성한다. 계속해서, 기판(1)의 일부에 인을 이온 주입하고, 다른 일부에 붕소를 이온 주입함으로써, 영역(A)의 n형 웰(5)의 표면에 n형 반도체영역(17)을 형성한다. 또한, 영역(B)의 p형 웰(6), 영역(C)의 n형 웰(5) 및 영역(D)의 n형 반도체영역(10)의 각각의 표면에 p형 반도체영역(18)을 형성한다. 영역(A)의 n형 웰(5)에 형성된 n형 반도체영역(17)은, 고내압 n채널형 MISFET의 소스, 드레인으로서 기능하고, 영역(B)의 P형 웰(6)에 형성된 p형 반도체영역(18)은, 고내압 p채널형 MISFET의 소스, 드레인으로서 기능한다. 또한, 영역(C)의 n형 웰(5)에 형성된 p형 반도체영역(18)은, 중내압 p채널형 MISFET의 소스, 드레인으로서 기능하고, 영역(D)의 n형 반도체영역(10)에 형성된 p형 반도체영역(18)은, 저내압 p채널형 MISFET의 소스, 드레인으로서 기능한다.
여기까지의 공정에서, 영역(A)의 기판(1)상에 고내압 n채널형 MISFET(QHN)이 형성되어, 영역(B)의 기판(1)상에 고내압 p채널형 MISFET(QHP)이 형성된다. 또한, 영역(C)의 기판(1)상에 중내압 p채널형 MISFET(QMN)이 형성되어, 영역(D)의 기판(1)상에 저내압 p채널형 MISFET(QLP)이 형성된다.
다음으로, 도 10 및 도 11에 나타낸 바와 같이, 저항소자(ER, IR)를 구성하는 다결정 실리콘막의 각각의 양단부, 즉 배선 접속부를 덮고 있는 캡 절연막(9)을 에칭으로 제거한 후, 노출한 저항소자(ER, IR)의 표면에, 전기저항을 저감하기 위한 실리사이드층(20)을 형성한다. 이렇게 저항소자(ER, IR)상의 실리사이드층(20)을 나누어 만드는 것은, 저항소자로서의 원하는 저항치를 제어하기 위해서다. 즉, 상대적으로 저저항의 실리사이드층(20)로 상대적으로 고저항의 다결정 실리콘막의 면적을 제어하는 것으로써 저항소자의 저항치를 제어할 수가 있다.
또한, 도시는 하지 않지만, 고내압 n채널형 MISFET(QHN), 고내압 p채널형 MISFET(QHP), 중내압 p채널형 MISFET(QMN) 및 저내압 p채널형 MISFET(QLP)의 각각의 소스, 드레인의 표면에도 실리사이드층(20)을 형성한다. 그 후에, 기판(1)의 상부에 층간 절연막을 끼어서 복수층의 배선을 형성하지만, 그것들의 도시는 생략한다. 또한, 이것들 실리사이드층(20)은, 예컨대, 코발트실리사이드층 (CoSi2), 티탄실리사이드층 (TiSi2) 또는 니켈실리사이드층 (NiSi2)등에 의해 형성되어 있다.
본 실시형태에 의하면, 액티브 영역(n형 매립층(3))상에 저항소자(IR)를 배치하는 것이 가능해지므로, 기판(1)의 전체면적에 대한 더미 액티브 영역의 비율을 저감할 수가 있고, 기판(1)의 표면의 평탄화와 칩사이즈의 축소를 양립시키는 것이 가능해진다.
또한, 액티브 영역과 저항소자(IR)의 사이에 개재하는 절연막을, 고내압 MISFET의 게이트 절연막(7)을 형성하는 공정으로 동시에 형성하므로, 제조 공정을 추가하는 일없이, 상기한 효과를 얻을 수 있다.
(실시형태2)
상기 실시형태1에서는, 정전보호회로(52)의 저항소자(ER)를 소자분리홈(2)의 상부에 배치한 것에 대해, 본 실시형태에서는, 도 12 및 도 13에 나타낸 바와 같이, 저항소자(ER)를 액티브 영역(n형 매립층(3))상에 배치한다. 한편, 내부회로(51)의 저항소자(IR)는, 상기 실시형태1과 같이, 액티브 영역(n형 매립층(3))상에 배치한다.
단, 상기와 같이, 저항소자(ER)를 액티브 영역상에 배치했을 경우는, 저항소자(ER)를 구성하는 다결정 실리콘막의 엣지부에 있어서 ESD 내성이 열화하기 쉽다.
그래서, 본 실시형태에서는, 저항소자(ER)의 중앙부를 액티브 영역상에 배치하고, 엣지부만은 소자분리홈(2)의 상부에 배치하는 것에 의해, ESD 내성의 열화를 막고 있다.
더욱이, 소자분리홈(2)과 저항소자(ER)의 사이에 60nm 이상의 두꺼운 막두께를 갖는 절연막(게이트 절연막(7))을 개재시키는 것에 의해, ESD 내성의 열화를 보다 확실하게 방지할 수가 있다. 또한, 이것에 의해, 저항소자(ER)와 기판(1)의 커플링 용량을 저감할 수가 있다.
본 실시형태에 의하면, 저항소자(ER)의 ESD 내성을 열화시키는 일이 없으며, 또한 기판(1)의 용량을 거의 고려하는 일없이, 액티브 영역상에 2종류의 저항소자(ER, IR)를 배치할 수가 있다. 이것에 의해, 산화실리콘막이 매립된 소자분리홈(2)의 상부에 저항소자(ER, IR)를 배치할 경우와 비교하여, 기판(1)의 전체면적에 대한 소자분리영역의 비율을 저감할 수가 있으므로, 기판(1)의 표면의 평탄화와 칩 사이즈의 축소를 양립시키는 것이 가능해진다.
(실시형태3)
도 14에 나타낸 바와 같이, 본 실시형태에서는, 정전보호회로(52)의 저항소자(ER) 및 내부회로(51)의 저항소자(IR)를 각각 소자분리홈(2)의 상부에 배치한다. 또한, 저항소자(ER, IR)의 각각의 하부의 소자분리홈(2)에는, 복수의 더미 액티브 영역(21)을 섬(島)형태, 격자형태, 또는 매트릭스 형태로 형성한다. 이것에 의해, 산화실리콘막이 매립된 소자분리홈(2)의 상부에 저항소자(ER, IR)를 배치할 경우와 비교하여, 기판(1)의 표면을 보다 평탄화할 수가 있다.
이 경우, 더미 액티브 영역(21)과 저항소자(ER, IR)의 커플링 용량을 저감하기 위해서, 저항소자(ER, 1R)의 각각의 하부에는, 두꺼운 막두께를 갖는 절연막(게이트 절연막(7))을 개재시킨다. 또한, 저항소자(ER)의 ESD 내성이 열화하는 것을 막기 위해서, 저항소자(ER)의 엣지부의 하부에는, 더미 액티브 영역(21)을 배치하지 않도록 한다.
이상으로, 본 발명자에 의한 발명을 실시형태에 근거하여 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지로 변경가능한 것은 말할 필요도 없다.
상기 실시형태1에서는, 제1층째의 다결정 실리콘막(고내압 MISFET의 게이트 전극(8)에 이용하는 n형 다결정 실리콘막)을 이용해서 저항소자(ER, IR)를 형성했지만, 제2층째의 다결정 실리콘막(중내압 p채널형 MISFET의 게이트 전극(13) 및 저내압 p채널형 MlSFET의 게이트 전극(14)에 이용하는 n형 다결정 실리콘막)을 이용해서 저항소자(ER, IR)를 형성할 수도 있다. 또한, 2종류의 저항소자(ER, IR)의 어느 한편을 제1층째의 다결정 실리콘막으로 형성하며, 다른 방면을 제2층째의 다결정 실리콘막으로 형성할 수도 있다.
상기 실시형태에서는, LCD 드라이버에 적용했을 경우에 대해서 설명했지만, 이것에 한정되는 것은 아니고, 두꺼운 게이트 절연막을 갖는 고내압 MISFET와, 실리콘막으로 이루어지는 저항소자를 동일 반도체기판상에 형성하는 각종반도체 디바이스에 널리 적용할 수가 있다.
[산업상의 이용가능성]
본 발명은, 고내압 MISFET와 저항소자를 동일 반도체기판상에 형성하는 반도체장치에 이용되는 것이다.
1 반도체기판 1A 반도체 칩
2 소자분리홈 3 n형 매립층
4 P형매립층 5 n형 웰
6 P형 웰 7 게이트 절연막
8 게이트 전극 9 캡 절연막
10 n형 반도체영역 11,12 게이트 절연막
13,14 게이트 전극 16 사이드월 스페이서
17 n형 반도체영역 18 P형 반도체영역
20 실리사이드층 21 더미 액티브 영역
50 입출력 단자(본딩패드) 51 내부회로
52 정전보호회로 D1、D2 보호 다이오드
ER 저항소자 IR 저항소자
QHN 고내압 n채널형 MISFET QHP 고내압 p채널형 MISFET
QMP 중내압 p채널형 MISFET QLP 저내압 p채널형 MISFET

Claims (23)

  1. 반도체기판과,
    상기 반도체기판 상에 형성된 MISFET와,
    상기 반도체기판의 상부에 형성된 소자분리홈과,
    상기 소자분리홈에 매립된 제1 절연막과,
    상기 소자분리홈에서 규정된 복수의 더미 액티브 영역과,
    상기 복수의 더미 액티브 영역 상에 형성된 제2 절연막과,
    상기 제2 절연막 상에 형성된 저항소자를 가지며,
    상기 복수의 더미 액티브 영역에는, 상기 MISFET가 형성되지 않고,
    상기 복수의 더미 액티브 영역은, 저항소자 아래에 형성되어 있으며,
    상기 저항소자 상에는, 제3 절연막이 형성되어 있고,
    상기 저항소자는, 제1 부분, 제2 부분, 및, 제3 부분을 가지며,
    상기 제1 부분 및 상기 제2 부분은, 상기 제3 절연막으로부터 노출되어 있고,
    상기 제3 부분은, 상기 제3 절연막으로 덮여 있으며,
    제1 실리사이드층은, 상기 제1 부분 상에 형성되고,
    제2 실리사이드층은, 상기 제2 부분 상에 형성되며,
    상기 저항소자의 대변(對邊)은, 상기 제1 절연막과 평면적으로 겹쳐지도록 형성되고,
    상기 제1 실리사이드층의 일부 및 상기 제2 실리사이드층의 일부는, 상기 제1 절연막과 평면적으로 겹쳐지도록 형성되며,
    상기 제1 절연막의 막두께는, 상기 제2 절연막의 막두께보다 두꺼운 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서,
    상기 제2 절연막은, CVD법에 의해 형성된 산화 실리콘막을 주성분으로 하여 구성되는 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서,
    상기 저항소자는, 실리콘막으로 형성되는 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서,
    상기 복수의 더미 액티브 영역은, 섬(島)모양, 격자모양, 또는, 매트릭스 모양으로 형성되어 있는 것을 특징으로 하는 반도체장치.
  5. 제1항에 있어서,
    상기 저항소자의 상기 대변(對邊)은, 상기 더미 액티브 영역 상에는 형성되어 있지 않은 것을 특징으로 하는 반도체장치.
  6. 제1항에 있어서,
    상기 저항소자는, 정전보호회로의 일부로서 이용되는 것을 특징으로 하는 반도체장치.
  7. 제6항에 있어서,
    상기 반도체장치는, LCD 드라이버에 적용되는 것을 특징으로 하는 반도체장치.
  8. 제1항에 있어서,
    상기 MISFET는, 제1 MISFET와 제2 MISFET를 포함하고,
    상기 제1 MISFET는,
    상기 반도체기판 상에 형성된 제1 게이트 절연막과,
    상기 제1 게이트 절연막 상에 형성된 제1 게이트 전극을 가지며,
    상기 제1 절연막과 상기 제1 게이트 절연막은, 동일한 층의 절연막으로 형성되어 있는 것을 특징으로 하는 반도체장치.
  9. 제8항에 있어서,
    상기 제2 MISFET는,
    상기 반도체기판 상에 형성된 제2 게이트 절연막과,
    상기 제2 게이트 절연막 상에 형성된 제2 게이트 전극을 가지며,
    상기 제1 MISFET는, 상기 제2 MISFET보다 높은 전원 전압으로 동작하는 MISFET이며,
    상기 제1 게이트 절연막의 막두께는, 상기 제2 게이트 절연막의 막두께보다 두꺼운 것을 특징으로 하는 반도체장치.
  10. 제9항에 있어서,
    상기 저항소자와 상기 제1 게이트 전극과 상기 제2 게이트 전극은, 동일한 층의 실리콘막으로 형성되어 있는 것을 특징으로 하는 반도체장치.
  11. 제1항에 있어서,
    상기 제2 절연막은, 상기 제1 절연막 상에도 연속해서 형성되어 있는 것을 특징으로 하는 반도체장치.
  12. (a) 반도체기판에 소자분리홈을 형성하는 공정과,
    (b) 상기 소자분리홈 중에 제1 절연막을 매립하는 공정과,
    (c) 상기 소자분리홈의 외부의 상기 제1 실리콘막을 화학적 기계 연마법에 의해 제거하는 공정과,
    (d) 상기 (c) 공정 후에, 상기 반도체기판 상에 제2 절연막을 형성하는 공정과,
    (e) 상기 반도체기판 상에 MISFET를 형성하는 공정과,
    (f) 상기 제2 절연막 상에 저항소자를 형성하는 공정과,
    (g) 상기 (e) 공정 및 상기 (f) 공정 후에, 반도체기판 상에 제3 절연막을 형성하는 공정과,
    (h) 상기 저항소자 상의 일부의 상기 제3 절연막을 제거하는 공정과,
    (i) 상기 저항소자 상에 실리사이드층을 형성하는 공정을 포함하며,
    상기 저항소자 아래에는, 상기 소자분리홈에서 규정된 복수의 더미 액티브 영역이 형성되고,
    상기 복수의 더미 액티브 영역에는, 상기 MISFET가 형성되지 않고,
    상기 저항소자는, 제1 부분, 제2 부분, 및, 제3 부분을 가지며,
    상기 제1 부분 및 상기 제2 부분은, 상기 제3 절연막으로부터 노출되어 있고,
    상기 제3 부분은, 상기 제3 절연막으로 덮여 있으며,
    상기 실리사이드층은, 제1 실리사이드층과 제2 실리사이드층을 포함하고,
    상기 제1 실리사이드층은, 상기 제1 부분 상에 형성되며,
    상기 제2 실리사이드층은, 상기 제2 부분 상에 형성되고,
    상기 저항소자의 대변은, 상기 제1 절연막과 평면적으로 겹쳐지도록 형성되며,
    상기 제1 실리사이드층의 일부 및 상기 제2 실리사이드층의 일부는, 상기 제1 절연막과 평면적으로 겹쳐지도록 형성되고,
    상기 제1 절연막의 막두께는, 상기 제2 절연막의 막두께보다 두꺼운 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제12항에 있어서,
    상기 제2 절연막은, CVD법에 의해 형성된 산화 실리콘막을 주성분으로 하여 구성되는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제13항에 있어서,
    상기 제2 절연막은, CVD법에 의해 형성된 산화 실리콘막 및 열산화법에 의해 형성된 산화 실리콘막으로 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제12항에 있어서,
    상기 저항소자는, 실리콘막으로 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제12항에 있어서,
    상기 복수의 더미 액티브 영역은, 섬(島)모양, 격자모양, 또는, 매트릭스 모양으로 형성되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제12항에 있어서,
    상기 저항소자의 상기 대변(對邊)은, 상기 더미 액티브 영역 상에는 형성되지 않는 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제12항에 있어서,
    상기 저항소자는, 정전보호회로의 일부로서 이용되는 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제18항에 있어서,
    상기 반도체장치는, LCD 드라이버에 적용되는 것을 특징으로 하는 반도체장치의 제조방법.
  20. 제12항에 있어서,
    상기 MISFET는, 제1 MISFET와 제2 MISFET를 포함하며,
    상기 제1 MISFET는, 상기 반도체기판 상에 형성된 제1 게이트 절연막과 상기 제1 게이트 절연막 상에 형성된 제1 게이트 전극을 가지며,
    상기 제1 게이트 절연막은, 상기 제2 절연막으로 이루어지고,
    상기 제1 게이트 전극과 상기 저항소자는, 동일한 층의 도전막으로 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  21. 제20항에 있어서,
    상기 반도체장치는, 상기 반도체기판 상에 형성된 제2 게이트 절연막과 상기 제2 게이트 절연막 상에 형성된 제2 게이트 전극을 가지는 제2 MISFET를 포함하며,
    상기 (d) 공정 후에, 또한, 상기 (e) 및 상기 (f) 공정 전의 공정에 있어서, 상기 제2 게이트 절연막이 형성되고,
    상기 제2 게이트 전극은, 상기 제2 절연막으로 이루어지며,
    상기 제1 MISFET는, 상기 제2 MISFET보다 높은 전원 전압으로 동작하는 MISFET이며,
    상기 제1 게이트 절연막의 막두께는, 상기 제2 게이트 절연막의 막두께보다 두꺼운 것을 특징으로 하는 반도체장치의 제조방법.
  22. 제21항에 있어서,
    상기 제2 게이트 절연막은, 열산화법에 의해 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  23. 제12항에 있어서,
    상기 제2 절연막은, 상기 더미 액티브 상 및 상기 제1 절연막 상에 연속해서 형성되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
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