KR101140205B1 - 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 무선주파수 손실을 감소시키면서 바디 바이어스를 인가할 수 있는 무선주파수 소자 및 그 제조방법을 제공하고자 한다.
본 발명의 일측면에 의하면, 일면의 하부로 매립된 인버젼 방지층을 포함하는 반도체 기판을 제공하는 단계, 상기 인버젼 방지층의 일부를 리세스 시킨 후 상기 리세스된 공간에 제 1 절연층을 형성하는 단계, 상기 반도체 기판 내부의 상기 제 1 절연층 사이 영역에 제 2 절연층을 형성하는 단계 및 상기 제 1 또는 제 2 절연층 상부에 능동소자를 형성하는 단계를 포함하는 무선주파수 소자 제조방법이 제공된다.
본 발명의 일측면에 의하면, 일면의 하부로 매립된 인버젼 방지층을 포함하는 반도체 기판을 제공하는 단계, 상기 인버젼 방지층의 일부를 리세스 시킨 후 상기 리세스된 공간에 제 1 절연층을 형성하는 단계, 상기 반도체 기판 내부의 상기 제 1 절연층 사이 영역에 제 2 절연층을 형성하는 단계 및 상기 제 1 또는 제 2 절연층 상부에 능동소자를 형성하는 단계를 포함하는 무선주파수 소자 제조방법이 제공된다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것이다.
CMOS를 이용한 반도체 소자에 있어, 최근 집적도가 증가함에 따라 래치업(latch-up), 짧은 채널 효과(short channel effect), 기생 캐패시턴스(parasitic capacitance) 등에 기인한 여러 가지 문제점으로 인해 소자의 작동에 심각한 장애가 발생하고 있다.
일예로서 펄스 신호의 전송 시 스위칭 소자로 이용되는 무선주파수 소자의 경우에는 이러한 집적화에 따른 소형화 및 저전력화 등으로 인해 펄스 신화의 전송 시에 발생되는 무선주파수 신호의 손실이 문제가 되고 있다. 즉, 무선주파수 소자의 비선형 특성 때문에, 무선주파수 소자를 통한 신호의 전송 시 고조파 왜곡(harmonic distortion)이 발생할 수 있다. 나아가, 무선주파수 소자의 커패시턴스의 영향으로 무선주파수 소자를 통한 신호의 전송 시에 삽입 손실(insertion loss)이 발생할 수 있다.
이러한 반도제 소자의 문제점을 해결하기 위한 방법 중의 하나가 절연기판 상에 실리콘 단결정 구조를 가지는 실리콘-온-절연체(silicon-on-insulator; SOI) 기판을 이용하는 것이다. SOI 기판은 기생 성분이 적고 신호 누설이 적으면서도 래치업 문제를 크게 줄일 수 있어서, 높은 성능을 요하는 반도체 소자의 기판으로 고려되고 있다.
그러나 이러한 SOI 기판은 특수한 용도를 위해 제작되어 고가이며, 바디 바이어스를 인가할 수 없다는 문제점이 있다.
이에 본 발명은 전술한 문제점을 해결하기 위해, SOI 기판을 사용하지 않으면서도 SOI 기판과 유사한 특성을 나타낼 수 있는 반도체 소자 및 그 제조방법을 제공하고자 한다.
하지만, 전술한 과제는 예로써 제공되었고, 본 발명이 이루고자하는 과제가 전술한 예에 의해서 제한되지는 않는다.
본 발명의 일측면에 의하면, 일면의 하부로 매립된 인버젼 방지층을 포함하는 반도체 기판을 제공하는 단계, 상기 인버젼 방지층의 일부를 리세스 시킨 후 상기 리세스 된 공간에 제 1 절연층을 형성하는 단계, 상기 반도체 기판 내부의 상기 제 1 절연층 사이 영역에 제 2 절연층을 형성하는 단계 및 상기 제 1 또는 제 2 절연층 상부에 능동소자를 형성하는 단계를 포함하는 반도체 소자 제조방법이 제공된다.
본 발명의 다른 측면에 의하면, 인버젼 방지층 및 제 1 절연층이 적층된 반도체 기판을 제공하는 단계, 상기 제 1 절연층 및 인버젼 방지층의 일부영역을 식각하여 상기 반도체 기판을 노출시키는 트렌치를 형성하는 단계, 상기 트렌치 내의 상기 반도체 기판 상에 선택적 에피층을 성장시키는 단계, 반도체층을 도포하는 단계, 절연층 형성물질을 상기 반도체 기판 내로 이온주입 하는 단계, 열처리를 수행하여 상기 절연층 형성물질이 주입된 상기 반도체 기판 내에 제 2 절연층을 형성하는 단계 및 상기 제 1 및 제 2 절연층 상부에 능동소자를 형성하는 단계를 포함하는 무선주파수 소자 제조방법이 제공될 수 있다.
상술한 본 발명에 따르는 무선주파수 소자 제조방법에 있어서, 상기 제 2 절연층을 형성하는 단계는 절연층 형성물질을 상기 반도체 기판 내에 이온주입 하는 단계 및 열처리를 수행하여 상기 절연층 형성물질을 상기 반도체 기판과 반응시키는 단계를 포함할 수 있다.
또한, 상기 인버젼 방지층은 다결정 실리콘 또는 비정질 실리콘을 포함할 수 있다.
또한 상기 제 1 절연층은 상기 제 2 절연층에 비해 더 두껍게 형성할 수 있다.
또한 절연층 형성물질은 산소 또는 산소와 질소의 혼합가스를 포함할 수 있다.
또한 상기 이온주입 하는 단계는 상기 반도체 기판에 전면적 수행될 수 있다. 또는 상기 이온주입 하는 단계는 상기 반도체 기판의 바디에 바이어스를 인가하기 위한 바이어스 콘택이 형성되는 영역을 제외하고 수행될 수 있다. 이 경우 상기 바이어스 콘택을 형성하는 단계를 더 포함할 수 있다.
또한 상기 제 1 절연층의 일부를 리세스 시킨 후 상기 리세스 된 공간에 반도체층을 형성하는 단계를 더 포함할 수 있다. 이때 상기 제 2 절연층을 형성하는 단계는 상기 반도체층을 형성하는 단계 이후에 수행되며, 상기 제 2 절연층을 수행하는 단계에서 상기 반도체층을 재결정화 시킬 수 있다.
본 발명의 또 다른 측면에 의하면, 반도체 기판, 상기 반도체 기판에 매몰되어 형성되는 인버젼 방지층, 상기 인버젼 방지층 상부에 형성되는 제 1 절연층, 상기 제 1 절연층 사이의 상기 반도체 기판 내에 형성되는 제 2 절연층, 상기 제 2 절연층 상부에 형성되는 반도체층 및 상기 제 1 또는 제 2 절연층의 상부에 형성된 능동소자를 포함하는 반도체 소자가 제공된다.
본 발명의 또 다른 측면에 의하면, 반도체 기판, 상기 반도체 기판 상에 형성되는 인버젼 방지층, 상기 인버젼 방지층 상부에 형성되는 제 1 절연층, 상기 반도체 기판과 연결되며 상기 인버젼 방지층 및 제 1 절연층을 관통하여 형성되는 에피층, 상기 제 1 절연층 사이의 상기 에피층 내에 형성되는 제 2 절연층, 상기 제 2 절연층 상부에 형성되는 반도체층 및 상기 제 1 또는 제 2 절연층의 상부에 형성된 능동소자를 포함하는 반도체 소자가 제공된다.
상술한 본 발명을 따른 반도체 소자에 있어 상기 인버젼 방지층은 다결정 실리콘 또는 비정질 실리콘을 포함할 수 있다.
또한 상기 제 1 절연층이 제 2 절연층에 비해 더 두꺼울 수 있다.
또한 상기 능동소자는 MOS 트랜지스터를 포함할 수 있다.
또한 상기 제 1 절연층 상부에는 반도체층이 더 형성되어 있을 수 있다.
또한 상기 반도체 기판 또는 에피층 일부영역에 상기 반도체 기판의 바디에 바이어스를 인가하기 위해 형성된 바이어스 콘택을 더 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 소자에 의하면, CMOS 공정을 이용하여 반도체 기판 내에 매몰 절연층을 형성함으로써 SOI와 유사한 적층구조를 가지는 기판을 형성함에 따라 래치업 및 신호누설의 문제점을 해결할 수 있다.
또한 매몰 절연층의 하부에 인버젼 방지층을 형성함으로써 인버젼을 억제할 수 있으며 채널영역의 하부의 절연층은 얇게 하고 그 외의 영역에서의 절연층은 두껍게 함으로써 기생 캐패시터를 감소시킬 수 있다.
또한 기판에 바이어스를 인가할 수 있는 콘택을 형성할 수 있음에 따라 기판 바이어스를 이용하여 신호누설을 차단하는 특성을 더욱더 향상시킬 수 있다.
이러한 특성들로 인하여 본 발명에 따른 반도체 소자는 그 특성을 현저하게 향상시킬 수 있으며, 예를 들어 무선주파수 소자에 적용할 경우 삽입손실 및 고조파 왜곡을 현저하게 감소시킬 수 있다.
도 1 내지 도 8은 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 9 내지 도 14는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
도 15 내지 22는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 9 내지 도 14는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
도 15 내지 22는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다. 아울러 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도 1 내지 도 8에는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 나타내는 개략도가 도시되어 있다.
도 1에는 반도체 기판(101)의 일면을 식각하여 함몰영역(101a)을 형성한 것이 도시되어 있다. 이때 반도체 기판은 일예로서 단결정 실리콘 기판이 이용될 수 있으며, 다른 예로서 갈륨-비소(GaAs)등과 같은 화합물 반도체의 단결정 기판이 이용될 수 있다.
반도체 기판(101)의 함몰영역(101a)은 반도체 제조공정 분야에서 널리 공지된 사진식각공정을 이용하여 형성할 수 있다. 이러한 사진식각공정은 임의의 기판 상에 도포된 감광막을 노광 및 현상하여 일정한 패턴을 형성하는 사진공정과 이와 같이 형성된 패턴을 마스크로 사용하여 기판의 일정부분을 화학적으로 식각하여 제거하는 식각공정을 포함한다. 이후 본 발명의 실시예를 설명함에 있어 이러한 사진식각공정에 의해 특정 형성을 형성하는 단계는 설명의 편의를 위해 자세한 서술을 생략한다.
이러한 함몰영역(101a)은 후속하는 공정에서 절연체가 매립되는 영역으로 활용되며 이러한 함몰영역(101a) 사이의 반도체 기판 영역(101b, 101c)은 실제 반도체 소자를 구성하는 능동소자 또는 바이어스 콘택(contact) 등이 형성되는 활성영역으로 활용될 수 있다.
한편, 본 도면에 도시하지 않았으나 함몰영역(101a)을 형성하는 단계 이전에 반도체 기판(101) 상에 패드층을 형성하는 단계를 거칠 수 있다. 반도체 기판(101)이 실리콘 단결정 기판일 경우, 상기 패드층은 패드 산화막 및 패드 질화막이 순차로 적층된 구조를 가질 수 있다. 이때 패드 산화막은 실리콘 단결정 기판의 산화공정을 통해 형성된 실리콘 산화막이며, 패드 질화막은 화학기상증착법(chemical vapor deposition, CVD) 등으로 형성된 실리콘 질화막일 수 있다.
이러한 패드층은 함몰영역(101a)을 형성한 이후의 후속되는 단계에서도 반도체 기판(101)의 영역(101b, 101c) 상에 존재하며 평탄화 공정 등과 같은 다양한 공정이 수행되는 과정 중에 활성영역으로 이용되는 영역(101b, 101c)을 보호하는 역할을 수행할 수 있다. 이러한 패드층은 영역(101b, 101c) 상에 능동소자 또는 바이어스 콘택 등을 형성하는 단계 전에 제거될 수 있다.
반도체 기판(101)에 함몰영역(101a)을 형성한 다음, 도 2에 도시된 바와 같이 인버젼 방지층(102)을 전면 도포한 후, 도 3과 같이 평탄화 함으로써 반도체 기판(101) 일면의 하부로 인버젼 방지층(102)이 매립된 반도체 기판(101)이 제공될 수 있다.
인버젼 방지층(102)은 후속에서 형성될 절연층과 반도체 기판의 계면에서 존재하는 자유 캐리어(free carrier)가 절연층 내의 양의 고정전하(fixed positive charge)와의 인력에 의해 인버젼층(inversion layer)을 형성하는 것을 방지하기 위한 것이다.
예를 들어 반도체 기판인 실리콘 단결정에 절연층인 실리콘 산화막이 서로 접하는 경우 실리콘과 실리콘 산화막 사이의 계면에는 상술한 원인에 의해 인버젼층이 형성될 수 있으며, 이러한 경우 실리콘과 실리콘 산화막의 계면에 표면채널을 형성될 수 있다. 이러한 표면채널의 형성으로 실리콘 계면에서의 표면저항이 감소하게 되며 이러한 표면저항의 감소는 누설전류의 증가로 이루어질 수 있다.
따라서 내부에 다수의 전하트랩을 가지는 재료를 절연층 및 반도체 기판이 서로 접하는 계면에 형성함으로써 이러한 인버젼층의 형성을 미리 방지할 수 있게 된다.
인버젼 방지층(102)로서는 예를 들어 다결정 실리콘 또는 비정질 실리콘이 이용될 수 있다.
이러한 다결정 실리콘 또는 비정질 실리콘은 열화학기상증착법(thermal chemical vapor deposition, CVD), 플라즈마 화학기상증착법(plasma enhanced CVD), 물리기상증착법(physical vapor deposition, PVD) 등의 박막형성을 위한 공정을 이용하여 형성할 수 있다.
반도체 기판(101) 상에 도포된 인버젼 방지층(102)의 평탄화는 화학기계적 연마(chemical mechanical polishing, CMP)를 통해 수행될 수 있다.
다음, 도 4에 도시된 바와 같이, 인버젼 방지층(102)의 일부를 식각하여 리세스(recess) 시킨다. 이때 리세스 과정에서 잔존하게 되는 인버젼 방지층(102)의 두께는 예상되는 인버젼층의 형성을 억제하기 위한 최적의 두께로 설정될 수 있다.
도 4에는 인버젼 방지층(102)을 포함하여 반도체 기판(101)의 일부까지 식각하여 리세스 시키는 방법이 도시되어 있으나 본 실시예는 이에 한정되지 않으며 인버젼 방지층(102)만을 리세스 시키는 것도 가능하다.
다음, 도 5와 같이 절연층(103)을 전면도포한 후 도 6과 같이 평탄화 함으로써 인버젼 방지층(102) 상부에 절연층(103)을 형성할 수 있다. 이때 절연층(103)은 후속하는 공정에서 형성되는 절연층과 구분하기 위해 이하 제 1 절연층으로 명명한다. 제 1 절연층(103)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
이러한 제 1 절연층(103)은 후속 공정에 의해 반도체 기판(101)에 매몰되어 그 하부에 있는 영역과 그 상부에 있는 영역을 전기적 절연을 통해 분리시키는 매몰 절연층(buried insulator)을 형성할 수 있다.
한편, 반도체 기판(101)의 제 1 절연층(103)이 형성되지 않은 영역 중 일부(101c)에는 선택적으로 반도체 기판(101)의 바디(body)에 바이어스를 인가하기 위한 바이어스 콘택이 형성될 수 있다.
이러한 바이어스 콘택의 형성 여부의 선택은 후속하는 제 2 절연층 형성 영역의 조절을 통해 구현할 수 있다.
도 7에는 제 2 절연층을 형성하기 위한 과정으로서 절연층 형성물질을 이온주입 한 경우가 도시되어 있다. 도 7의 도면부호(104)는 전면적으로 이온주입을 실시한 경우의 절연층 형성물질의 분포를 도시하였으며, 도면부호(105)는 반도체 기판(101) 중 바이어스 콘택이 형성될 영역(101c)을 제외한 영역으로서 반도체 소자가 형성될 영역(101b)에 이온주입을 실시한 경우의 절연층 형성물질의 분포를 도시한 것이다.
이때 전면적으로 이온주입을 실시한 경우란 패터닝 된 감광막 또는 다른 물질로 이루어진 마스크 없이 이온주입을 실시한 경우를 의미한다.
한편 편의상 도시하지 않았으나 감광막을 이용한 노광공정을 이용하여 후속단계에서 능동소자가 형성될 영역(101b)만을 오픈한 감광막 패턴을 형성한 후 이를 마스크로 하여 이온주입을 실시하는 경우에는 도 7의 도면부호(105)와 같이 바이어스 콘택이 형성될 영역(101c)에는 절연층 형성물질이 존재하지 않게 된다.
이때 도 7에 도면부호(104) 및 (105)의 절연층 형성물질이 반도체 기판(101)의 상부 표면으로부터 서로 다른 깊이로 도시되어 있으나, 이는 도시의 편의에 따른 것이며 도면부호(104) 및 (105)로 표현된 절연층 형성물질의 분포는 서로 이온주입 되는 영역의 차이가 있을 뿐 깊이의 차이를 표시하는 것은 아니다.
여기서 절연층 형성물질은 반도체 기판(101)에 이온주입 되는 경우 후속하는 열처리 공정에 의해 반도체 기판(101) 물질과 반응하여 절연층을 형성할 수 있는 물질을 의미한다. 이러한 절연층 형성물질로는 산소가 이용될 수 있으며, 경우에 따라 산소 및 질소 혼합가스가 이용될 수 있다.
우선 전면적으로 이온주입을 실시한 경우를 설명한다. 전면적으로 이온주입을 실시하는 반도체 기판(101) 및 절연층의 노출된 영역의 표면으로부터 소정 깊이에 절연층 형성물질이 분포하게 된다. 이때 절연층 형성물질(104)은 제 1 절연층(103) 사이의 반도체 기판(101) 영역에 분포되도록 이온주입의 에너지 조건이 조절 될 수 있다.
다음, 열처리를 수행하여 절연층 형성물질(104)과 반도체 기판(101)을 반응시켜 도 11과 같이 제 2 절연층(108)을 형성한다.
예를 들어 반도체 기판(101)이 단결정 실리콘 기판이며 절연층 형성물질(104)이 산소를 포함하는 경우에 제 2 절연층(108)은 실리콘 산화막으로 형성되게 된다. 이러한 열처리에 의해 제 2 절연층(108)이 제 1 절연층(103) 사이에 형성되게 된다.
이때 이러한 열처리는 퍼니스(furnace)에서 수행되거나 급속열처리(rapid thermal process, RTP) 장치를 이용하여 수행될 수 있다.
이러한 제 1 및 제 2 절연층(103, 108)에 의해 반도체 기판 영역(101b)은 반도체 기판(101)의 다른 영역과 전기적 절연에 의해 실질적으로 분리되게 된다.
이때 제 1 절연층(103)과 제 2 절연층(108)은 서로 다른 두께를 가질 수 있으며, 예를 들어 도 8과 같이 제 1 절연층(103)이 제 2 절연층(108)에 비해 더 두꺼운 두께를 가질 수 있다. 이와 같이 부분적으로 두꺼운 절연층의 두께로 인하여 기생 캐패시턴스를 감소시킬 수 있게 된다.
도 8에 도시된 구조물에 있어서 반도체 기판의 영역(101b) 상에 능동소자, 일예로서 MOS 트랜지스터가 형성될 수 있다.
이와 같은 본 발명의 실시예에 의하면 반도체 기판 영역(101b)이 제 1 및 제 2 절연층(103, 108)에 의해 전기적으로 분리됨에 따라 SOI 기판 상에 반도체 소자를 형성하는 것과 유사한 형태가 된다. 따라서 종래 CMOS 소자에서 나타나는 래치업 및 신호 누설 문제를 감소시킬 수 있다.
또한 제 1 절연층(103)의 하부에 인버젼 방지층(102)이 형성되어 있으므로 제 1 절연층(103)과 반도체 기판(101)간의 인버젼이 방지되며, 제 1 절연층(103)를 두껍게 형성하여 기생 캐피시턴스 성분을 감소시킬 수 있다.
따라서 이러한 구조를 이용하여 제작한 반도체 소자, 일예로서 무선주파수 소자는 삽입손실 및 고조파 왜곡을 현저하게 감소시킬 수 있게 된다.
한편, 도 6의 도면부호(105)와 같이 절연층 형성물질을 이온주입하지 않은 영역(101c)에는 해당영역에 제 2 절연층(108)이 형성되지 않는다. 따라서 이러한 영역(101c)은 후속하는 단계에서 반도체 기판(101)의 바디(body), 즉 반도체 기판(101) 중 제 1 및 제 2 절연층(103, 108)을 기준으로 그 하부영역에 바이어스를 인가하기 위한 바이어스 콘택이 형성될 수 있다. 이러한 바이어스 콘택을 통해 반도체 기판의 바디에 바이어스를 인가함으로써 신호 누설의 문제점을 더욱 더 개선할 수 있게 된다.
본 발명의 다른 실시예로서, 도 6의 제 1 절연층(103)의 일부를 식각하여 리세스 시키고 상기 리세스 된 공간을 반도체층으로 매립하는 단계를 포함하는 제조방법이 제공될 수 있다.
이때 제 2 절연층(108)을 형성하는 단계는 상술한 반도체층 매립 단계 이전에 완료되거나 혹은 반도체층 매립 단계가 완료된 이후에 수행될 수 있다. 또한 제 2 절연층(108)을 형성하기 위한 열처리 단계는 절연층 형성물질 이온주입 단계에 후속하여 수행되며 이때 상기 절연층 형성물질 이온주입 단계와 상기 열처리 단계 사이에 다른 공정 단계, 예를 들어 상술한 반도체층 매립 단계가 수행될 수 있다.
이하 예시적으로 도 9 내지 도 14에 도시된 도면을 참조하여 반도체층 매립 단계 이후에 제 2 절연층(108)을 형성하는 제조방법을 설명한다.
도 9를 참조하면, 도 6과 같이 제 1 절연층(103)의 평탄화가 완료된 다음 제 1 절연층(103)의 일부를 식각하여 리세스 시킨다. 이러한 리세스에 의해 제 1 절연층(103) 및 반도체 기판(102)간의 경계면에는 일정한 단차(t)가 발생하게 된다.
다음, 도 7에서 설명한 것과 같은 방식으로 제 2 절연층을 형성하기 위한 절연층 형성물질 이온주입을 수행한다(도 10). 도 7과 마찬가지로 도 10의 도면부호(104)는 전면적으로 이온주입을 실시한 경우의 절연층 형성물질의 분포를 도시하였으며, 도면부호(105)는 반도체 기판(101) 중 바이어스 콘택이 형성될 영역(101c)을 제외한 영역으로서 반도체 소자가 형성될 영역(101b)에 이온주입을 실시한 경우의 절연층 형성물질의 분포를 도시한 것이다.
다음, 도 11에 도시된 바와 같이, 반도체층(106)을 전면 도포하여 제 1 절연층(103) 상부의 리세스 영역을 모두 매립한 후 도 12에 도시된 바와 같이, 화학기계적 연마 등을 이용하여 평탄화 한다.
이러한 과정을 통해 제 1 절연층(103) 상부에 형성된 반도체층(106)은 후속 공정에서 영역(101b)의 연장영역으로서 능동소자가 형성될 수 있는 공간으로 활용되거나 절연을 위한 필드산화막 형성 공간으로 활용될 수 있다.
이때 반도체 기판(101)의 영역(101b, 101c) 상에 패드층(미도시)이 형성되어 있는 경우, 상기 평탄화 단계는 이러한 패드층(미도시)이 외부로 노출될 때 까지 수행될 수 있다. 상술한 바와 같이 이러한 패드층(미도시)은 도 12의 평탄화 단계 이후 영역(101b, 101c)에 능동소자가 형성되기 전 단계에서 제거될 수 있다.
도 12의 평탄화 단계가 완료되면 열처리를 수행하여 절연층 형성물질(104)과 반도체 기판(101)을 반응시켜 도 13과 같이 제 2 절연층(108)을 형성한다.
도 13에는 절연층 형성물질이 전면적으로 이온주입 된 경우에 형성된 제 2 절연층(108)에 대해서 도시하였으며, 절연층 형성물질의 분포가 도 10의 도면부호(105)와 같은 경우에는 반도체 기판의 일부 영역(101c)에는 제 2 절연층(108)이 형성되지 않으며, 이러한 영역에는 바이어스 콘택이 형성될 수 있다.
이러한 열처리에 의해 제 2 절연층(108)이 제 1 절연층(103) 사이에 형성됨에 따라 제 1 절연층(103) 및 제 2 절연층(108)을 기준으로 반도체 기판(101)의 상부영역 및 그 하부영역이 서로 전기적 절연에 의해 실질적으로 분리되게 된다.
반도체 기판(101) 및 반도체층(106)이 실리콘인 경우, 도 13의 적층구조는 실리콘-온-절연체(SOI)와 유사한 형태를 가지게 되며, 이때 제 1 및 제 2 절연층(103, 108)은 매몰 절연층(buried insulator)에 해당되고, 그 하부영역의 반도체 기판 영역은 바디 부분에 해당되며, 그 상부영역은 실제 반도체 소자가 형성되는 영역에 해당된다.
따라서 이와 같은 본 발명의 실시예에 의할 경우, SOI와 유사한 적층구조로 인하여 래치업, 신호 누설 문제를 해결할 수 있으며, 인버젼 방지층(102)로 인하여 제 1 절연층(103)과 반도체 기판(101)간의 인버젼이 방지된다. 또한 제 1 절연층(103)의 두께를 제 2 절연층(108)에 비해 두껍게 형성하여 기생 캐패시턴스 성분을 감소시킬 수 있다.
따라서 이러한 구조를 이용하여 제작한 반도체 소자, 일예로서 무선주파수 소자는 삽입손실 및 고조파 왜곡을 현저하게 감소시킬 수 있게 된다.
한편, 도 6의 도면부호(105)와 같이 바이어스 콘택이 형성될 영역(101c)에 절연층 형성물질을 이온주입하지 않을 경우에는 해당영역에 제 2 절연층(108)이 형성되지 않는다. 따라서 이러한 영역(101c)은 후속하는 단계에서 반도체 기판(101)의 바디(body)에 바이어스를 인가하기 위한 바이어스 콘택으로 활용될 수 있다.
이러한 구조를 가지는 경우에는 능동소자가 형성되는 활성영역(101b)이 절연층으로 차단되면서도 제 1 및 제 2 절연층(103, 108) 하부의 바디에는 외부에서 바이어스를 인가할 수 있게 됨에 따라 누설전류를 차단하는 효과를 더욱 증가시킬 수 있다.
한편, 본 실시예와 같이 반도체층(106)의 매립 단계 이후에 제 2 절연층(108)을 형성하기 위한 열처리를 수행하는 경우에는 반도체층(106)의 재결정화를 유도할 수 있다. 즉, 반도체층(106)이 다결정 실리콘인 경우 절연층을 형성하기 위한 열처리 과정에서 재결정이 일어날 수 있다. 이러한 재결정은 반도체 기판(101)이 단결정 실리콘인 경우에는 반도체 기판(101)의 영역(101b)과 반도체층(106)의 계면으로부터 반도체층(106)의 측면방향으로 진행될 수 있다. 도 13의 도면부호(107)는 반도체층(106) 내에 측면으로부터 성장한 재결정 영역을 표시한 것이다. 이러한 재결정 영역(107)에는 후속하는 단계에서 형성되는 능동소자가 형성되는 영역으로 활용될 수 있다.
한편 상술한 실시예에서는 제 2 절연층(108)의 형성을 위하여 절연층 형성물질 이온주입이 제 1 절연층(103)의 리세스 이후에 수행되고 반도체층(106)의 평탄화 단계 이후에 열처리를 통해 제 2 절연층(108)을 형성하는 것으로 되어 있으나, 본 발명은 이에 한정되지 않으며 다양한 변형이 가능하다.
예를 들어, 도 8과 같이 제 1 및 제 2 절연층(103, 108)이 모두 형성된 이후 제 1 절연층(103)의 리세스 및 반도체층(106) 매립 단계를 수행하거나 혹은 도 10과 같이 절연층 형성물질의 이온주입 단계 이후 연속하여 열처리를 수행하여 제 2 절연층(108)을 형성할 수 있다. 이러한 제 2 절연층 형성단계와 반도체층 매립 단계의 수행순서는 당업자의 선택에 의해 다양하게 응용될 수 있다.
상술한 실시예에 따라 도 13과 같이 형성된 구조물의 제 1 및 제 2 절연층(103, 108)의 상부영역에는 목적에 따라 다양한 반도체 소자가 형성될 수 있다.
도 14는 일예로서 제 1 및 제 2 절연층(103, 108) 상부에 표준화된 공정을 이용하여 MOS 트랜지스터를 형성한 것을 도시한 것이다.
도 14를 참조하면, 반도체층(106)에는 MOS 트랜지스터간의 전기적 고립(isolation)을 위한 필드 산화막(110)이 형성될 수 있다. 또한 제 2 절연층(108)의 상부에 위치한 영역(101a)의 표면으로부터 게이트 산화막(113) 및 게이트(112)가 순차로 형성되며, 영역(101a)의 측면으로 소스/드레인(111)이 형성된다. 따라서 영역(101a)은 MOS 트랜지스터의 채널이 형성되게 된다.
게이트(112)의 상부에 절연층(114)이 형성되며, 절연층(114)의 일부영역을 관통하여 게이트(112) 및 소스/드레인(111)에 연결되는 금속비아(115)가 형성되게 된다. 이러한 금속비아(115)는 절연층(114)을 관통하도록 일부영역을 사진식각공정으로 식각하여 비아홀을 형성한 후 이를 텅스텐, 알루미늄, 구리 등과 같은 금속으로 매립함으로써 형성할 수 있다.
한편 도 14에는 반도체 기판(101) 중 제 2 절연층이 형성되지 않은 영역에 반도체 기판에 바이어스를 인가하기 위한 바이어스 콘택(116) 및 바이어스 콘택(116)과 연결되는 금속비아(117)가 형성된 경우를 예시하고 있다.
이 경우 반도체 기판(101)이 제 2 절연층에 의해 분리되지 않고 직접 연결되게 되므로 반도체 기판(101)의 바디에 바이어스를 인가할 수 있게 된다.
도 14에는 제 2 절연층(108)의 상부의 반도체 기판의 영역(101b)에 MOS 트랜지스터의 채널이 형성되고, 소스/드레인(111)은 반도체층(106)에 걸쳐 형성되는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않으며, 영역(101b) 내에 MOS 트랜지스터의 게이트 및 소스/드레인이 모두 형성되도록 구성하는 것도 가능하다.
도 15 내지 도 22에는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법이 도시되어 있다. 이하의 제조방법을 설명함에 있어, 상술한 실시예와 동일한 경우에는 편의를 위해 서술을 생략한다.
도 15를 참조하면, 반도체 기판(201) 상에 인버젼 방지층(202) 및 제 1 절연층(203)을 순차로 적층한다.
다음 도 16에 도시된 바와 같이, 제 1 절연층(203) 및 인버젼 방지층(202)의 일부영역을 식각하여 오픈함으로써 반도체 기판(201)을 외부로 노출시키는 트렌치(204)를 형성한다.
다음, 도 17에 도시된 바와 같이 트렌치(204) 내의 반도체 기판(201) 상에 선택적으로 에피층(205, 206)을 성장시킨다. 이때 에피층(205, 206)은 트렌치(204)의 외부영역의 제 1 절연층(203) 상부까지 성장시킨다.
여기서 선택적으로 성장한 에피층(205, 206)은 반도체 기판(201)이 노출된 영역에서 성장되어 형성된 에피텍셜한 층(epitaxial layer)을 의미한다. 일예로서 반도체 기판(201)이 실리콘 단결정일 경우, 에피층(205, 206)은 실리콘 에피층일 수 있다.
다음, 도 18에 도시된 바와 같이 에피층(205, 206) 상에 반도체층(208)을 도포한 다음, 도 17과 같이 화학기계적 연마공정 등을 이용하여 평탄화 한다. 이러한 평탄화로 인해 제 1 절연층(203)의 상부에는 반도체층(208)과 에피층(205, 206)의 표면이 노출되게 된다.
다음 도 20과 같이 절연층 형성물질을 이온주입 한다. 도 20의 도면부호(209)는 전면적으로 이온주입을 수행한 경우이며, 도면부호(210)는 에피층의 일부영역(206)을 제외하고 이온주입을 수행한 경우이다. 이온주입이 제외된 영역은 상술한 실시예와 마찬가지로 바이어스 콘택이 형성되게 된다.
이온주입이 완료된 후 열처리를 수행하면 도 21과 같은 제 2 절연층(211)이 형성되게 된다. 도 21의 제 2 절연층(211)이 형성되지 않은 영역(206)은 후속하는 단계에서 기판 바이어스 콘택이 형성되게 된다.
도 21에 도시한 구조물은 실시예와 마찬가지로 서로 다른 두께를 가지는 제 1 절연층(203) 및 제 2 절연층(211)에 의해 상부와 하부가 절연됨에 따라 SOI 기판과 유사한 적층구조를 가질 수 있다. 또한 선택적으로 기판 바이어스를 인가할 수 있는 콘택 영역(206)도 확보할 수 있게 된다.
도 22에는 도 19와 같은 구조물에 능동소자로서 표준화된 CMOS 공정에 따라 제조된 MOS 트랜지스터의 게이트 산화막 및 게이트(214), 소스/드레인(213), 채널영역(212), 절연층(218) 및 금속비아(215)를 나타낸 것이다.
한편 반도체 기판(201)의 바디에 바이어스를 인가하기 위한 바이어스 콘택(217) 및 금속비아(216)가 에피층(206) 상에 형성되어 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
101 : 반도체 기판 102 : 인버젼 방지층
103 : 제 1 절연층 104 : 절연층 형성물질
105 : 절연층 형성물질 106 : 반도체층
107 : 재결정층 108 : 제 2 절연층
103 : 제 1 절연층 104 : 절연층 형성물질
105 : 절연층 형성물질 106 : 반도체층
107 : 재결정층 108 : 제 2 절연층
Claims (20)
- 반도체 기판의 일면의 하부로 인버젼 방지층을 매립하는 단계;
상기 인버젼 방지층의 일부를 리세스 시킨 후 상기 리세스된 공간에 제 1 절연층을 형성하는 단계;
상기 반도체 기판 내부의 상기 제 1 절연층 사이 영역에 제 2 절연층을 형성하는 단계; 및
상기 제 1 또는 제 2 절연층 상부에 능동소자를 형성하는 단계;
를 포함하는 반도체 소자 제조방법. - 인버젼 방지층 및 제 1 절연층이 적층된 반도체 기판을 제공하는 단계;
상기 제 1 절연층 및 인버젼 방지층의 일부영역을 식각하여 상기 반도체 기판을 노출시키는 트렌치를 형성하는 단계;
상기 트렌치 내의 상기 반도체 기판 상에 선택적으로 에피층을 성장시키는 단계;
반도체층을 형성하는 단계;
상기 에피층 내부의 상기 제 1 절연층 사이 영역에 제 2 절연층을 형성하는 단계; 및
상기 제 1 또는 제 2 절연층 상부에 능동소자를 형성하는 단계;
를 포함하는 반도체 소자 제조방법. - 제 1 항 또는 제 2 항에 있어서, 상기 제 2 절연층을 형성하는 단계는
절연층 형성물질을 상기 반도체 기판 내에 이온주입 하는 단계; 및
열처리를 수행하여 상기 절연층 형성물질을 상기 반도체 기판과 반응시키는 단계;
를 포함하는 반도체 소자 제조방법. - 제 1 항 또는 제 2 항에 있어서, 상기 인버젼 방지층은 다결정 실리콘 또는 비정질 실리콘을 포함하는, 반도체소자 제조방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 제 1 절연층은 상기 제 2 절연층에 비해 더 두껍게 형성하는, 반도체 소자 제조방법.
- 제 3 항에 있어서, 상기 절연층 형성물질은 산소 또는 산소와 질소의 혼합가스를 포함하는, 반도체 소자 제조방법.
- 제 3 항에 있어서, 상기 이온주입 하는 단계는 상기 반도체 기판에 전면적으로 수행되는, 반도체 소자 제조방법.
- 제 3 항에 있어서, 상기 이온주입 하는 단계는 상기 반도체 기판의 바디에 바이어스를 인가하기 위한 바이어스 콘택이 형성되는 영역을 제외하고 수행되는, 반도체 소자 제조방법.
- 제 8 항에 있어서, 상기 바이어스 콘택을 형성하는 단계를 더 포함하는, 반도체 소자 제조방법.
- 제 1 항에 있어서, 상기 제 1 절연층의 일부를 리세스 시킨 후 상기 리세스된 공간에 반도체층을 형성하는 단계를 더 포함하는, 반도체 소자 제조방법.
- 제 10 항에 있어서, 상기 제 2 절연층을 형성하는 단계는 상기 반도체층을 형성하는 단계 이후에 수행되며, 상기 제 2 절연층을 형성하는 단계에서 상기 반도체층을 재결정화 시키는, 반도체 소자 제조방법.
- 삭제
- 반도체 기판;
상기 반도체 기판 상에 형성되는 인버젼 방지층;
상기 인버젼 방지층 상부에 형성되는 제 1 절연층;
상기 반도체 기판과 연결되며 상기 인버젼 방지층 및 제 1 절연층을 관통하여 형성되는 에피층;
상기 제 1 절연층 사이의 상기 에피층 내에 형성되는 제 2 절연층;
상기 제 2 절연층 상부에 형성되는 반도체층: 및
상기 제 1 또는 제 2 절연층의 상부에 형성된 능동소자;
를 포함하는 반도체 소자. - 제 13 항에 있어서, 상기 인버젼 방지층은 다결정 실리콘 또는 비정질 실리콘을 포함하는, 반도체 소자.
- 제 13 항에 있어서, 상기 반도체층은 다결정 실리콘을 포함하는, 반도체 소자.
- 제 13 항에 있어서, 상기 제 1 절연층은 제 2 절연층에 비해 더 두꺼운, 반도체 소자.
- 제 13 항에 있어서, 상기 능동소자는 MOS 트랜지스터를 포함하는, 반도체 소자.
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- 제 13 항에 있어서, 상기 에피층 일부영역에 상기 반도체 기판의 바디에 바이어스를 인가하기 위해 형성된 바이어스 콘택을 더 포함하는, 반도체 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100096008A KR101140205B1 (ko) | 2010-10-01 | 2010-10-01 | 반도체 소자 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100096008A KR101140205B1 (ko) | 2010-10-01 | 2010-10-01 | 반도체 소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120034445A KR20120034445A (ko) | 2012-04-12 |
| KR101140205B1 true KR101140205B1 (ko) | 2012-05-02 |
Family
ID=46136818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100096008A KR101140205B1 (ko) | 2010-10-01 | 2010-10-01 | 반도체 소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101140205B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05235160A (ja) * | 1992-02-26 | 1993-09-10 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH0778994A (ja) * | 1993-09-07 | 1995-03-20 | Hitachi Ltd | Ｍｏｓ型半導体装置及びその製造方法 |
| JP2009026874A (ja) | 2007-07-18 | 2009-02-05 | Seiko Instruments Inc | 半導体装置 |
-
2010
- 2010-10-01 KR KR1020100096008A patent/KR101140205B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05235160A (ja) * | 1992-02-26 | 1993-09-10 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH0778994A (ja) * | 1993-09-07 | 1995-03-20 | Hitachi Ltd | Ｍｏｓ型半導体装置及びその製造方法 |
| JP2009026874A (ja) | 2007-07-18 | 2009-02-05 | Seiko Instruments Inc | 半導体装置 |
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| Publication number | Publication date |
|---|---|
| KR20120034445A (ko) | 2012-04-12 |
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