KR100345628B1 - 반도체 장치 - Google Patents

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Abstract

SOI 기판을 이용한 반도체 장치에 관하여, 채널 형성 영역의 전위를 고정하면서 누설 전류의 억제 등을 실현할 수 있는 반도체 장치를 얻는다.
SOI 기판(14)은 FTI(26)에 의해서, PMOS 형성 영역 및 NMOS 형성 영역으로 분리되어 있다. FTI(26)는 실리콘층(17) 상면으로부터 BOX층(16) 상면에 도달하여 형성되어 있다. 실리콘 기판(14) 상면 내에는 바디 콘택 영역(9)이 선택적으로 형성되어 있다. 바디 콘택 영역(9)과 채널 형성 영역(4p)은 PTI(31)에 의해서 상호 분리되어 있다. PTI(31)의 저면과 BOX층(16) 상면간에 있어서의 실리콘층(14) 내에는 N+형의 채널 스토퍼층(30)이 형성되어 있다. 이에 따라, 바디 콘택 영역(9)과 채널 형성 영역(4p)은 채널 스토퍼층(30)을 통해 상호 전기적으로 접속되어 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 구조 및 그 제조 방법에 관한 것으로, 특히 깊이가 다른 복수의 소자 분리 절연막을 구비하는 반도체 장치의 구조 및 그 제조 방법에 관한 것이다.
SOI(Silicon On Insulator) 기판은 실리콘 기판(이하 「반도체 기판」으로도 칭함)과, 매립 산화막(이하 「BOX층」 「 절연층」으로도 칭함)과, 실리콘층(이하 「반도체층」으로도 칭함)이 이 순서대로 적층된 적층 구조를 갖는 기판이다. 지금까지, SOI 기판을 이용한 반도체 장치로서는 반도체층의 상면으로부터 절연층의 상면에 도달하는 완전 분리형의 소자 분리 절연막(Full shallow Trench Isolation : FTI)에 의해서 반도체 소자가 둘러싸인 타입의 것이 주류였다. SOI 기판이 아닌 벌크 기판을 이용한 반도체 장치와 비교하면, 이러한 타입의 반도체 장치는, (1) CMOS 트랜지스터를 형성하여도 래치 업(latch up)이 발생하지 않고, (2) 접합 용량을 저감할 수 있어 고속 동작을 실현할 수 있고, (3) 스탠바이시의 누설 전류가 작아져 소비 전력을 저감할 수 있다는 등의 이점을 갖고 있다.
그러나 이러한 타입의 반도체 장치에서는 반도체층이 전기적으로 부유인 상태에 있는 것에 기인하여 여러 가지의 문제점이 생기고 있었다. 예를 들면, (1) 충돌 전리 현상에 의해서 발생하는 캐리어가 채널 형성 영역의 하측에 축적되는 결과, IBS-VBS특성에 킹크 현상(kink effect)이 생기거나, 동작 내압이 열화하기도 하고, (2) 채널 형성 영역의 전위가 안정되지 않기 때문에, 드레인 컨덕턴스(g0)의 주파수 의존성이 발생하고, (3) 채널 형성 영역의 전위가 안정되지 않기 때문에, 스위칭 이력에 대한 의존성이 게이트 지연 시간에 생긴다고 하는 등의 문제점이 생기고 있었다.
그 때문에, 이러한 문제점을 해결하기 위해서, 반도체층의 상면 내에 바디 콘택 영역을 선택적으로 형성함과 함께 반도체층의 상면으로부터 절연층의 상면에 도달하지 않은 깊이에 형성한 부분 분리형의 소자 분리 절연막(Partial shallow Trench Isolation : PTI)에 의해서 반도체 소자를 둘러싸는 타입의 반도체 장치가 제안되었다(특개소58-124243호 공보 참조). 이 타입의 반도체 장치에 의하면, 바디 콘택 영역과 채널 형성 영역이 PTI의 저면과 절연층의 상면간의 반도체층을 통해 상호 전기적으로 접속되어 있다. 그 때문에, 바디 콘택 영역에 접속된 외부 전원에 의해서 채널 형성 영역의 전위를 고정할 수 있다.
또한 최근에는 반도체 장치의 미세화를 도모하기 위해서, 각 트랜지스터마다 개별로 채널 형성 영역의 전위를 고정하는 것은 아니라 동일 도전형의 복수의 트랜지스터의 채널 형성 영역의 전위를 일괄하여 고정하는 타입의 반도체 장치가 제안되었다(Proceedings 1997 IEEE International SOI Conference, 0ct.1997, pp140, 141, 164, 165, 170, 171 참조). 이 타입의 반도체 장치에서는 상호 인접하는 트랜지스터의 각 채널 형성 영역끼리간이 PTI에 의해서 상호 분리되어 있다.
종래 기술 1.
여기서는, 상기한 최후의 타입의 반도체 장치의 구조의 일례에 관해서 설명한다. 도 28은 본 종래 기술 1에 따른 반도체 장치의 구조를 나타내는 상면도이고, 도 29, 도 30은 각각 도 28에 도시한 반도체 장치의 라인 L101, L102에 따른 위치에 있어서의 단면 구조를 나타내는 단면도이다. 단, 설명의 형편상 도 28에 있어서는 도 29, 도 30에 도시한 층간 절연막(127∼129) 등의 기재는 생략하고 있다. 도 28∼ 도 30에 도시한 바와 같이 본 종래 기술 1에 따른 반도체 장치는 PTI 형성 영역(101) 내에 형성된 PTI(140)와, 고농도 불순물 영역(118) 및 저농도 불순물 영역(119)을 갖는 소스·드레인 영역(103)과, 채널 형성 영역[104 : P형의 채널 형성 영역(104n)과 N형의 채널 형성 영역(104p]과, 소스·드레인 배선(105a, 105b)과, 도핑된 폴리실리콘층(121) 및 금속층(122)이 이 순으로 적층된 적층 구조를 갖는 게이트 배선(106)과, 금속 배선(107, 111)과, 콘택홀(108, 110, 125a, 125b)과, 바디 콘택 영역(109)과, 실리콘 기판(115), BOX층(116), 및 실리콘층(117)을 갖는 SOI 기판(114)과, 게이트 산화막(120)과, 절연막(123)과, 측벽(124)과, 층간 절연막(127∼129)과, P형의 채널 스토퍼층(125)과, N형의 채널 스토퍼층(126)을 구비하고 있다.
도 29를 참조하여, 상호 인접하는 NMOS와 PMOS는 PTI(140a)에 의해서 상호 분리되어 있다. PTI(140a)의 저면과 BOX층(116) 상면간의 실리콘층(117) 내에는 PMOS 형성 영역측에 N형의 채널 스토퍼층(126)이, NMOS 형성 영역측에 P형의 채널 스토퍼층(125)이 각각 형성되어 있다.
도 30을 참조하여, N+형의 바디 콘택 영역(109)과 N형의 채널 형성 영역(104p)은 PTI(140)의 저면과 BOX층(116)의 상면간의 실리콘층(117) 내에 형성된 N형의 채널 스토퍼층(126)을 통해 서로 전기적으로 접속되어 있다. 따라서, 채널 형성 영역(104p)의 전위를 내부가 도체 플러그로 충전된 콘택홀(110)을 통해 바디 콘택 영역(109)에 전기적으로 접속된 금속 배선(111)의 전위로 고정할 수 있다.
종래 기술 2a.
여기서는, 벌크 기판을 이용한 다른 종래의 반도체 장치의 구조에 관해서 설명한다. 도 31은 본 종래 기술 2a에 따른 반도체 장치의 구조를 나타내는 상면도이고, 도 32는 도 31에 도시한 반도체 장치의 라인 L103에 따른 위치에 있어서의 단면구조를 나타내는 단면도이다. 단, 도면의 간략화를 위해, 도 32에 있어서는 실리콘 기판(160)의 내부 구조만을 나타내고 있다. 도 31, 도 32에 도시한 바와 같이 본 종래 기술 2a에 따른 반도체 장치는 실리콘 기판(160)과, 소자 분리 영역(150) 내에 형성된 STI(shallow Trench Isolation : 163)와, 채널 스토퍼층(162)과, 실리콘 기판(160)의 메모리 셀 영역 내에만 형성된 보텀 N웰(164)과, 실리콘 기판(160)의 내부에 있어 보텀 N웰(164) 상에 형성된 P웰(161)과, 소스·드레인 영역(165)과, 채널 형성 영역(166)과, 실리콘 기판(160)의 메모리 셀 영역 내에 형성된 복수의 메모리 셀(151)과, 감지 증폭기 등이 형성되어 있는 실리콘 기판(160)의 주변 회로 영역 내에 형성된 소스·드레인 영역(154) 및 게이트 전극(155)을 갖는 복수의 NMOS와, 복수의 비트선(152)과, 복수의 워드선(153)을 구비하고 있다. 보텀 N웰(164)은 메모리 셀(151)의 소프트 에러 내성을 향상시키기 위해 설치되어 있다.
도 32를 참조하여, 실리콘 기판(160)의 메모리 셀 영역과 주변 회로 영역은 실리콘 기판(160)의 상면으로부터 채널 스토퍼층(162)의 상면에 도달하는 깊이에 형성된 STI(163a)에 의해서 상호 분리되어 있다. 또한, 실리콘 기판(160)의 메모리 셀 영역 내 및 주변 회로 영역 내에는 STI(163a)와 동일한 깊이의 STI(163)가 각각 형성되어 있다.
종래 기술 2b.
여기서는, 상기 종래 기술 2a에 따른 반도체 장치의 변형예에 관해서 설명한다. 도 33은 본 종래 기술 2b에 따른 반도체 장치의 구조를 나타내는 상면도이고, 도 34는 도 33에 도시한 반도체 장치의 라인 L104에 따른 위치에 있어서의 단면 구조를 나타내는 단면도이다. 단, 도면의 간략화를 위해 도 34에 있어서는 실리콘 기판(160)의 내부 구조만을 나타내고 있다. 도 33, 도 34에 도시한 바와 같이 본 종래 기술 2b에 따른 반도체 장치는 실리콘 기판(160)과, 소자 분리 영역(150) 내에 형성된 STI(163)와, 채널 스토퍼층(162)과, 실리콘 기판(160)의 메모리 셀 영역 내 및 주변 회로 영역 내에 형성된 보텀 N웰(164)과, 실리콘 기판(160)의 메모리셀 영역 내에서 보텀 N웰(164) 상에 형성된 P웰(161a)과, 실리콘 기판(160)의 주변 회로 영역 내에서 N웰(161a)보다도 얕게 형성된 N웰(161b)과, 소스·드레인 영역(165)과, 채널 형성 영역(166)과, 실리콘 기판(160)의 메모리 셀 영역 내에 형성된 복수의 메모리 셀(151)과, 실리콘 기판(160)의 주변 회로 영역 내에 형성된 소스·드레인 영역(154) 및 게이트 전극(155)을 갖는 복수의 NMOS와, 복수의 비트선(152)과, 복수의 워드선(153)을 구비하고 있다. 주변 회로 영역에 있어서의 P웰(161b)을 메모리 셀 영역에 있어서의 P웰(161a)보다도 얕게 형성함으로써, 주변 회로 영역 내에 있어서 웰간의 내압의 향상이나 웰간의 누설 전류의 저감 등을 도모할 수 있다. 이에 따라, 주변 회로 영역에서 상호 인접하는 웰 간을 분리하기 위한 소자 분리 절연막(도시하지 않음)의 분리 폭을 축소할 수 있어 칩 면적의 축소화가 도모되고 있다.
도 34를 참조하여, 도 32와 마찬가지로, 실리콘 기판(160)의 메모리 셀 영역과 주변 회로 영역은 실리콘 기판(160)의 상면으로부터 채널 스토퍼층(162)의 상면에 도달하는 깊이에 형성된 STI(163a)에 의해서 상호 분리되어 있다. 또한, 도 32와 마찬가지로, 실리콘 기판(160)의 메모리 셀 영역 내 및 주변 회로 영역 내에는 STI(163a)와 동일한 깊이의 STI(163)가 각각 형성되어 있다.
그러나, 이러한 종래의 반도체 장치에는 이하와 같은 문제가 있었다.
종래 기술 1의 문제.
이하, 상기 종래 기술 1에 따른 반도체 장치의 제1 문제에 관해서 설명한다.도 29를 참조하여, 채널 스토퍼층(125) 및 채널 형성 영역(104n)에 기판 전압 VBB가 채널 스토퍼층(126) 및 채널 형성 영역(104p)에 전원 전압 VDD가 각각 인가되어 있는 상태에서, 금속 배선(105bp)에 0V, 금속 배선(105an)에 전원 전압 VDD를 각각 인가하는 경우를 생각한다. 그렇게 하면, 금속 배선(105bp)과 금속 배선(105an)과의 전위차에 기인하여 PTI(140a)를 삽입하여 대향하는 PMOS의 소스·드레인 영역(103)과 NMOS의 소스·드레인 영역(103)간에 PTI(140a) 아래의 채널 스토퍼층(125, 126)을 통해 누설 전류가 생긴다. 일반적으로 PTI는 FTI에 비하여 소자간 분리 내압이 낮다. 따라서, 이러한 누설 전류의 발생을 방지하기 위해서는, PMOS와 NMOS간의 PTI(140a)의 분리 폭 W101을 크게 할 필요가 있어 반도체 장치의 미세화의 방해가 된다고 하는 문제가 있다.
다음에, 상기 종래 기술 1에 따른 반도체 장치의 제2 문제에 관해서 설명한다. 도 29를 참조하여, NMOS 형성 영역에 있어서는 PTI(140) 아래의 P형의 채널 스토퍼층(125)은 N형의 소스·드레인 영역(103)간에 PN 접합을 형성한다. 또한, PMOS 형성 영역에 있어서는 PTI(140) 아래의 N형의 채널 스토퍼층(126)은 P형의 소스·드레인 영역(103)간에 PN 접합을 형성한다. 따라서, 이들의 PN 접합에 기인하는 접합 용량의 증대에 의해서, 트랜지스터의 스위칭 동작의 지연 시간이 길어져 회로 동작이 늦어진다고 하는 문제가 있다.
종래 기술 2a의 문제.
이하, 도 35, 도 36을 참조하여, 상기 종래 기술 2a에 따른 반도체 장치의문제에 관해서 설명한다. 도 35는 보텀 N웰(164)을 형성하기 위한 이온 주입 공정을 모식적으로 나타내는 단면도이다. STI(163a)의 중앙 부근을 얼라이먼트 위치로서, 사진 제판법에 의해 3∼6㎛ 정도의 막 두께를 갖는 포토레지스트(171)를 실리콘 기판(160)의 주변 회로 영역 상에 형성한다. 그 후, 포토레지스트(171)를 주입 마스크로서 실리콘 기판(160) 내에 인 이온(170)을 이온 주입함으로써, 보텀 N웰(164)을 형성한다.
이 때, 포토레지스트(171)의 엣지는 기판 표면에 대해 수직인 것이 바람직하지만, 실제로는 기판 표면의 면내 방향에 대하여 약 80∼87도의 경사를 갖는 테이퍼부(172)가 포토레지스트(171)의 측면에 형성된다. 그 때문에, 얼라이먼트 위치보다도 주변 회로 영역측의 실리콘 기판(160) 내에도 인 이온(170)이 주입되고, 테이퍼부(172)의 형상을 반영한 N웰의 부상 부분(164a, 164b)이 STI(163a) 하측의 실리콘 기판(160) 내에 형성된다. 또, 부상 부분(164a, 164b)은 본래는 연결되어 있는 층이지만, P웰(161)의 중앙 부근에서는 P형 불순물 쪽의 농도가 높기 때문에, 부상 부분(164a, 164b)은 분단되고, 부상 부분(164b)은 보텀 N웰(164)로부터 고립한 층으로서 형성된다.
도 36은 도 35에 도시한 영역 X를 확대하여 나타내는 단면도이다. 메모리 셀 영역의 N형의 소스·드레인 영역(165)과, 주변 회로 영역의 N형의 소스·드레인 영역(154)이 STI(163a)에 의해서 상호 분리되어 있는 경우, 바이어스 조건에 의해서는 양소스·드레인 영역(165, 154)간에 큰 누설 전류가 흘러 오동작의 원인이 된다. 그 누설 전류의 원인이 보텀 N웰(164)의 부상 부분(164a, 164b)이다. 누설전류가 흐르는 경로로서는, 소스·드레인 영역(154)으로부터 부상 부분(164a)을 통해 보텀 N웰(164)에 흐르는 패스(175)와, 소스·드레인 영역(154)으로부터 부상 부분(164b)을 통해 소스·드레인 영역(165)에 흐르는 패스(176)가 있다. 누설 전류가 흐르는 것은, 이들의 부상 부분(164a, 164b)을 통해 소스·드레인 영역(165, 154)의 공핍층과 보텀 N웰(164)의 공핍층이 상호 연결되기 때문이다.
따라서, 이러한 누설 전류의 발생을 방지하기 위해서는, 메모리 셀 영역과 주변 회로 영역간의 STI(163a)의 분리 폭 W104를 크게 할 필요가 있어 반도체 장치의 미세화에 방해가 된다고 하는 문제가 있다.
종래 기술 2b의 문제.
이하, 도 37, 도 38을 참조하여, 상기 종래 기술 2b에 따른 반도체 장치의 문제에 관해서 설명한다. 도 37, 도 38에 도시한 바와 같이, 보텀 N웰(164)은 실리콘 기판(160)의 메모리 셀 영역 및 주변 회로 영역에 걸쳐 웨이퍼 전면에 형성되어 있다. 도 37은 P웰(161a)을 형성하기 위한 이온 주입 공정을 모식적으로 나타내는 단면도이다. STI(163a)의 중앙 부근을 얼라이먼트 위치로서, 사진 제판법(photolithographic process)에 의해 3∼6㎛ 정도의 막 두께를 갖는 포토레지스트(181)를 실리콘 기판(160)의 주변 회로 영역 상에 형성한다. 그 후, 포토레지스트(181)를 주입 마스크로서 실리콘 기판(160) 내에 붕소 이온(180)을 이온 주입함으로써, P웰(161a)를 형성한다. 이 때, 상기와 마찬가지로 포토레지스트(181)의 측면에는 테이퍼부(182)가 형성되어 있고, 테이퍼부(182)의 형상을 반영한 P웰의 부상 부분(161c)이 STI(163a) 하측의 실리콘 기판(160) 내에 형성된다.
도 38은 도 37에 도시한 영역 Y를 확대하여 나타내는 단면도이다. 메모리 셀 영역의 P웰(161a)로부터 파생한 부상 부분(161c)이 주변 회로 영역의 NMOS의 채널 형성 영역(166) 내에까지 도달하고 있다. 따라서, P웰의 부상 부분(161c) 및 P웰(161a)을 통해, 주변 회로 영역 내에 있어서 발생한 소수 캐리어(전자)가 누설 전류로서 메모리 셀 영역 내에 도달하고, 메모리 셀에 기억되어 있는 데이터를 파괴한다.
따라서, 이러한 누설 전류의 발생을 방지하기 위해서는, 메모리 셀 영역과 주변 회로 영역간의 STI(163a)의 분리 폭 W105를 크게 할 필요가 있어 반도체 장치의 미세화의 방해가 된다고 하는 문제가 있다.
또, 이상의 설명에서는 주변 회로 영역의 감지 증폭기가 NMOS에서 형성되어 있는 경우를 상정하였지만, 감지 증폭기가 PMOS 혹은 CMOS에서 형성되어 있는 경우에도 마찬가지의 문제가 생길 수 있다. 또한, STI(163a)를 통해 주변 회로 영역에 인접하는 메모리 셀 영역단의 메모리 셀이 더미 셀인 경우에도, 마찬가지의 문제가 생길 수 있다.
본 발명은 이러한 문제를 해결하기 위해서 이루어진 것으로, 특히 SOI 기판을 이용한 반도체 장치에 관하여 채널 형성 영역의 전위를 고정하면서 누설 전류의 억제나 접합 용량의 저감을 도모함으로써, 반도체 장치의 미세화를 실현할 수 있는 반도체 장치의 구조 및 그 제조 방법을 얻는 것을 주된 목적으로 하는 것이다.
본 발명의 제1 양상에 따른 반도체 장치는 반도체 기판, 절연층 및 반도체층이 순서대로 적층된 적층 구조를 갖는 SOI 기판과, 반도체층의 주면 내에 선택적으로 형성된 제1 도전형의 제1 채널 형성 영역을 갖는 제1 MOS 트랜지스터와, 반도체층의 주면 내에 선택적으로 형성된 제1 도전형과는 다른 제2 도전형의 제2 채널 형성 영역을 갖는 제1 MOS 트랜지스터에 인접하는 제2 MOS 트랜지스터와, 반도체층의 주면 내에 각각 선택적으로 형성된 제1 및 제2 바디 콘택 영역과, 제1 바디 콘택 영역과 제1 채널 형성 영역간에 있어서 반도체층의 주면으로부터 절연층의 상면에 도달하지 않는 깊이로 형성된 제1 부분 분리형 소자 분리 절연막과, 제2 바디 콘택 영역과 제2 채널 형성 영역간에 있어서 반도체층의 주면으로부터 절연층의 상면에 도달하지 않는 깊이로 형성된 제2 부분 분리형 소자 분리 절연막과, 적어도 제1 MOS 트랜지스터와 제2 MOS 트랜지스터간을 포함하는 영역 내에 있어서 반도체층의 주면으로부터 절연층의 상면에 도달하여 형성된 완전 분리형 소자 분리 절연막을 구비하는 것이다.
또한, 본 발명의 제2 양상에 따른 반도체 장치는 반도체 기판, 절연층 및 반도체층 순서대로 적층된 적층 구조를 갖는 SOI 기판과, SOI 기판의 메모리 셀 영역에 있어서 반도체층의 주면으로부터 절연층의 상면에 도달하지 않는 제1 깊이로 선택적으로 형성된 부분 분리형의 제1 소자 분리 절연막과, SOI 기판의 소자 분리 영역에 의해서 메모리 셀 영역과 분리된 SOI 기판의 주변 회로 영역에 있어서, 반도체층의 주면으로부터 절연층의 상면에 도달하지 않는 제2 깊이로 선택적으로 형성된 부분 분리형의 제2 소자 분리 절연막과, 소자 분리 영역에 있어서 반도체층의 주면으로부터 제1 및 제2 깊이보다도 깊게 형성된 제3 소자 분리 절연막을 구비하는 것이다.
또한, 본 발명의 제3 양상에 따른 반도체 장치는 소자 분리 영역에 의해서 상호 분리된 제1 영역 및 제2 영역을 갖는 기판과, 기판의 제1 영역에 있어서 기판의 주면 내에 제1 깊이로 선택적으로 형성된 제1 소자 분리 절연막과, 기판의 제2 영역에 있어서 기판의 주면 내에 제2 깊이로 선택적으로 형성된 제2 소자 분리 절연막과, 기판의 내부에 있어서 이온 주입에 의해서 기판의 제1 및 제2 영역 중 제1 영역에만 형성된 불순물 도입 영역과, 기판의 소자 분리 영역에 있어서 기판의 주면으로부터 적어도 제1 및 제2 깊이보다도 깊게 형성된 제3 소자 분리 절연막을 구비하는 것이다.
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 구조를 나타내는 상면도.
도 2는 도 1에 도시한 반도체 장치의 단면 구조를 나타내는 단면도.
도 3은 도 1에 도시한 반도체 장치의 단면 구조를 나타내는 단면도.
도 4는 DC 바이어스 인가시의 MOS 트랜지스터의 등가 회로를 나타내는 회 로도.
도 5는 과도 전압 인가시의 MOS 트랜지스터의 등가 회로를 나타내는 회로도.
도 6은 본 발명의 실시예 2에 따른 반도체 장치의 구조를 나타내는 상면도.
도 7은 본 발명의 실시예 3에 따른 반도체 장치의 구조를 나타내는 상면도.
도 8은 본 발명의 실시예 4에 따른 반도체 장치의 구조를 나타내는 단면도.
도 9는 본 발명의 실시예 4에 따른 반도체 장치의 다른 구조를 나타내는 단면도.
도 10은 본 발명의 실시예 5에 따른 반도체 장치의 구조를 나타내는 단면도.
도 11은 본 발명의 실시예 5의 제1 변형예에 따른 반도체 장치의 구조를 나타내는 단면도.
도 12는 본 발명의 실시예 5의 제2 변형예에 따른 반도체 장치의 구조를 나타내는 단면도.
도 13은 본 발명의 실시예 6에 따른 반도체 장치의 구조를 나타내는 단면도.
도 14는 본 발명의 실시예 6의 제1 변형예에 따른 반도체 장치의 구조를 나타내는 단면도.
도 15는 본 발명의 실시예 6의 제2 변형예에 따른 반도체 장치의 구조를 나타내는 단면도.
도 16은 본 발명의 실시예 7에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 17은 본 발명의 실시예 7에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 18은 본 발명의 실시예 7에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 19는 본 발명의 실시예 7에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 20은 본 발명의 실시예 7에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 21은 본 발명의 실시예 7에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 22는 본 발명의 실시예 7에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 23은 본 발명의 실시예 7에 따른 반도체 장치의 제조 방법을 공정순으로나타내는 단면도.
도 24는 본 발명의 실시예 7에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 25는 본 발명의 실시예 7에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 26은 본 발명의 실시예 7에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 27은 본 발명의 실시예 7에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 28은 종래 기술 1에 따른 반도체 장치의 구조를 나타내는 상면도.
도 29는 도 28에 도시한 반도체 장치의 단면 구조를 나타내는 단면도.
도 30은 도 28에 도시한 반도체 장치의 단면 구조를 나타내는 단면도.
도 31은 종래 기술 2a에 따른 반도체 장치의 구조를 나타내는 상면도.
도 32는 도 31에 도시한 반도체 장치의 단면 구조를 나타내는 단면도.
도 33은 종래 기술 2b에 따른 반도체 장치의 구조를 나타내는 상면도.
도 34는 도 33에 도시한 반도체 장치의 단면 구조를 나타내는 단면도.
도 35는 N웰을 형성하기 위한 이온 주입 공정을 모식적으로 나타내는 단면도.
도 36은 도 35에 도시한 영역 X를 확대하여 나타내는 단면도.
도 37은 P웰을 형성하기 위한 이온 주입 공정을 모식적으로 나타내는 단면도.
도 38은 도 37에 도시한 영역 Y를 확대하여 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : FTI 형성 영역
2 : PTI 형성 영역
3 : 소스·드레인 영역
4 : 채널 형성 영역
6 : 게이트 배선
9 : 바디 콘택 영역
14 : SOI 기판
15, 60 : 실리콘 기판
16 : BOX층
17, 17a, 77 : 실리콘층
26 : FTI
30 : 채널 스토퍼층
31, 31a : PTI
61, 61a, 61b : P웰
63, 63a : STI
64 : 보텀 N웰
64a, 64b, 61c : 부상 부분
70, 79 : 실리콘 산화막
71 : 폴리실리콘막
72 : 실리콘 질화막
73a, 73b : 오목부
74∼76 : 포토레지스트
실시예 1.
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 구조를 나타내는 상면도이고, 도 2, 도 3은 각각 도 1에 도시한 반도체 장치의 라인 L1, L2에 따른 위치에 있어서의 단면 구조를 나타내는 단면도이다. 단, 설명의 형편상 도 1에 있어서는 도 2, 도 3에 도시한 층간 절연막(27∼29) 등의 기재는 생략하고 있다. 도 2를 참조하여, SOI 기판(14)은 실리콘 기판(15), BOX층(16) 및 실리콘층(17)이 이 순으로 적층된 적층 구조를 갖고 있다. SOI 기판(14)은 FTI(26)에 의해서 PMOS 형성 영역 및 NMOS 형성 영역으로 분리되어 있다. FTI(26)는 실리콘층(17)의 상면으로부터 BOX층(16)의 상면에 도달하여 형성되어 있다. SOI 기판(14)의 NMOS 형성 영역에는 NMOS가 형성되어 있다. NMOS는 실리콘층(17)의 상면 내에 선택적으로 형성된 P형의 채널 형성 영역(4n)과, 실리콘층(17)의 상면 내에 각각 선택적으로 형성되어 채널 형성 영역(4n)을 삽입하여 쌍을 이루는 N형의 소스·드레인 영역(3n)과, 채널 형성 영역(4n)이 형성되어 있는 부분의 실리콘층(17)의 상면 상에 형성된 게이트 구조를 갖고 있다. 소스·드레인 영역(3n)은 실리콘층(17)의 상면 내에 얕게 형성된 고농도 불순물 영역(18n)과, 실리콘층(17)의 상면으로부터 BOX층(16)의 상면에 도달하여 형성된 저농도 불순물 영역(19n)을 갖고 있다. 또한, 게이트 구조는 실리콘층(17)의 상면 상에 형성된 게이트 산화막(20)과, 게이트 산화막(20) 상에 형성된 게이트 전극(6)을 갖고 있다. 게이트 전극(6)은 도핑된 폴리실리콘층(21) 및 금속층(22)이 이 순으로 적층된 적층 구조를 갖고 있다. 게이트 구조의 측면 및 상면은 절연막(23)에 의해서 피복되어 있고, 게이트 구조의 측면에는 절연막(23)을 통해 측벽(24)이 형성되어 있다.
한편, SOI 기판(14)의 PMOS 형성 영역에는 PMOS가 형성되어 있다. PMOS는 실리콘층(17)의 상면 내에 선택적으로 형성된 N형의 채널 형성 영역(4p)과, 실리콘층(17)의 상면 내에 각각 선택적으로 형성되어 채널 형성 영역(4p)을 삽입하여 쌍을 이룬 P형의 소스·드레인 영역(3p)과, NMOS와 마찬가지의 게이트 구조, 절연막(23) 및 측벽(24)을 갖고 있다. 소스·드레인 영역(3p)은 실리콘층(17)의 상면 내에 얕게 형성된 고농도 불순물 영역(18p)과, 실리콘층(17)의 상면으로부터 BOX층(16)의 상면에 도달하여 형성된 저농도 불순물 영역(19p)을 갖고 있다.
NMOS, PMOS 및 FTI(26) 상에는 층간 절연막(27)이 전면에 형성되어 있다. 층간 절연막(27) 상에는 복수의 금속 배선(5a)이 각각 선택적으로 형성되어 있다.금속 배선(5a)은 층간 절연막(27) 내에 선택적으로 형성된 내부가 도체 플러그로 충전된 콘택홀(25a)을 통해, 한쪽의 소스·드레인 영역(3n, 3p)에 각각 접속되어 있다. 층간 절연막(27) 상에는 층간 절연막(28)이 전면에 형성되어 있다. 층간 절연막(28) 상에는 복수의 금속 배선(5b)이 각각 선택적으로 형성되어 있다. 금속 배선(5b)은 층간 절연막(27, 28) 내에 선택적으로 형성된 내부가 도체 플러그로 충전된 콘택홀(25b)을 통해, 다른쪽의 소스·드레인 영역(3n, 3p)에 각각 접속되어 있다.
도 3을 참조하여 실리콘 기판(14)의 상면 내에는 N+형의 바디 콘택 영역(9)이 선택적으로 형성되어 있다. 바디 콘택 영역(9)은 실리콘층(17)의 상면으로부터 BOX층(16)의 상면에 도달하여 형성되어 있다. 바디 콘택 영역(9)과 채널 형성 영역(4p)은 PTI(31)에 의해서 상호 분리되어 있다. PTI(31)는 실리콘층(17)의 상면으로부터 소정의 깊이에 형성되어 있고, PTI(31)의 저면은 BOX층(16)의 상면에 도달하고 있지 않다. PTI(31) 상에는 게이트 산화막(20) 및 게이트 전극(6)이 연장하여 형성되어 있다. 또한, PTI(31)의 저면과 BOX층(16)의 상면간에 있어서의 실리콘층(17) 내에는 N+형의 채널 스토퍼층(30)이 형성되어 있다. 이에 따라, 바디 콘택 영역(9)과 채널 형성 영역(4p)은 채널 스토퍼층(30)을 통해 상호 전기적으로 접속되어 있다.
바디 콘택 영역(9), PTI(31), FTI(26) 및 게이트 전극(6) 상에는 층간 절연막(29)이 전면에 형성되어 있다. 층간 절연막(29) 상에는 금속 배선(7, 11)이 각각 선택적으로 형성되어 있다. 금속 배선(7)은 층간 절연막(29) 내에 선택적으로 형성된 내부가 도체 플러그로 충전된 콘택홀(8)을 통해, 게이트 전극(6)에 접속되어 있다. 또한, 금속 배선(11)은 층간 절연막(29) 내에 선택적으로 형성된 내부가 도체 플러그로 충전된 콘택홀(10)을 통해, 바디 콘택 영역(9)에 접속되어 있다.
도 2에 도시한 FTI(26)는 도 1에 도시한 FTI 형성 영역(1) 내에 형성되어 있고, 도 3에 도시한 PTI(31)는 도 1에 도시한 PTI 형성 영역(2) 내에 형성되어 있다. 도 1에는 나타나지 않지만, PTI 형성 영역(2) 아래에는 채널 스토퍼층(30)이 전면에 형성되어 있다. 도 1에 도시한 바와 같이, NMOS 형성 영역에는 복수의 NMOS가 형성되어 있고, PMOS 형성 영역에는 복수의 PMOS가 형성되어 있다. 상호 인접하는 NMOS끼리 및 PMOS끼리는 FTI 형성 영역(1) 내에 형성된 FTI(26)에 의해 각각 분리되어 있다.
이와 같이 본 실시예 1에 따른 반도체 장치에 따르면, 상호 인접하는 PMOS와 NMOS가 FTI(26)에 의해 분리되어 있다. 그 때문에, PMOS와 NMOS간의 FTI(26)의 분리 폭 W1을 종래의 PTI(140a)의 분리 폭 W101보다도 작게 할 수 있어 반도체 장치의 미세화를 도모할 수 있다.
더구나, 바디 콘택 영역(9)과 채널 형성 영역(4)은 채널 스토퍼층(30)을 통해 상호 전기적으로 접속되어 있기 때문에, 채널 형성 영역(4)의 전위를 금속 배선(11)의 전위로 고정할 수 있고, 종래의 반도체 장치와 마찬가지로 IBS-VBS특성상의 킹크 현상의 발생 등을 회피할 수 있다.
또한, 도 1에 도시한 영역(12)을 제외하고, 소스·드레인 영역(3)은 FTI(26)에 의해 둘러싸여 있다. 그 때문에, PTI(31) 아래의 채널 스토퍼층(30)과 소스·드레인 영역(3)간에 생기는 접합 용량을, 종래의 반도체 장치와 비교하여 저감할 수 있어 반도체 장치의 동작 고속화를 도모할 수 있다.
또한, 채널 스토퍼층(30)과 소스·드레인 영역(3)이 상호 접촉하는 면적이 작기 때문에, 종래의 반도체 장치보다도 채널 스토퍼층(30)의 불순물 농도를 높일 수 있다. 이에 따라, 이하의 효과가 얻어진다.
도 4는 채널 형성 영역(4)의 전위가 고정된 상태에서 DC 바이어스를 인가했을 때의 MOS 트랜지스터의 등가 회로를 나타내는 회로도이다. 여기서는, 소스 전극 S의 전위와 바디 콘택 영역 BC의 전위가 같게 설정되어 있는 경우를 상정하고 있다. 게이트 전극에 오프의 전압이 인가되어 MOS 트랜지스터가 스탠바이 상태에 있을 때, 드레인 전극 D와 채널 형성 영역(바디) B간의 PN 접합에는 역바이어스가 걸리기 때문에, 드레인 전극 D로부터 채널 형성 영역 B로 생성 전류 IG가 흐른다. 또한, 채널 형성 영역 B와 소스 전극 S간의 PN 접합에는 순바이어스가 걸리기 때문에, 채널 형성 영역 B로부터 소스 전극 S로 재결합 전류 IR이 흐른다. 이 때, 채널 형성 영역 B로부터 PTI(31) 아래에 형성되어 있는 채널 스토퍼층(30)을 통해 바디 콘택 영역 BC에 흐르는 전류를 IRB로 하고, 채널 스토퍼층(30)의 저항을 RB로 한다. 이 상태에서 생성 전류 IG가 전부 바디 콘택 영역 BC로 흐르면, 채널 형성 영역 B의전위는 안정적으로 고정된다. 이것을 실현하기 위해서는, IG·RB에 거의 같은 VBS가 실온 27℃에 있어서의 열 전위 26meV보다도 높을 필요가 있다. 즉, RB<0.026/IG를 만족시킬 필요가 있다.
한편, 도 5는 채널 형성 영역(4)의 전위가 고정된 상태에서 게이트 전극 G에 과도 전압을 인가했을 때의 MOS 트랜지스터의 등가 회로를 나타내는 회로도이다. 여기서는, 게이트 전극 G에 스텝형의 펄스 신호가 입력된 경우를 생각한다. 게이트 전극 G의 전위가 「L」의 상태로부터 「H」의 상태로 천이하는 데 요하는 시간(신호 천이 시간)을 tgate로 하면, 채널 형성 영역 B의 전위를 안정적으로 고정하기 위해서는 채널 형성 영역 B에 축적되어 있는 전하(바디 전하)를 채널 형성 영역 B로부터 추방하기 위해서 요하는 시간 τB=√(CB·RB)를 tgate보다도 짧게 할 필요가 있다. 즉, √(CB·RB)<tgate를 만족시킬 필요가 있다. 여기서, CB는 채널 형성 영역 B와 바디 콘택 영역 BC간에 구성되는 용량이다. 이것은 DC 바이어스 인가시에 있어서의 전위 고정이 안정된 조건 RB<0.026/IG보다도 엄격한 조건이고, tgate가 짧아진 경우에도 이 조건을 만족시키기 위해서는 CB, RB를 작게 할 필요가 있다. CB를 작게 하기 위해서는 채널 형성 영역 B와 바디 콘택 영역 BC간의 거리를 크게 하면 좋지만, 반도체 장치의 미세화의 관점으로부터 이 거리를 너무 크게 할 수는 없다. 한편, 본 실시예 1에 따른 반도체 장치에서는 채널 스토퍼층(30)의 불순물 농도를 높임으로써 RB를 작게 할 수 있고, 그 결과, 채널 형성 영역 B의 전위를 안정적으로고정할 수 있다.
실시예 2.
도 6은 본 발명의 실시예 2에 따른 반도체 장치의 구조를 나타내는 상면도이다. 도 6에서는 설명의 편의상, 본래는 일체로서 형성되어 있는 PTI 형성 영역(2)을 금속 배선(7, 11)이 형성되어 있는 영역의 하측의 PTI 형성 영역(2b)과, PTI 형성 영역(2b)과 NMOS나 PMOS간의 PTI 형성 영역(2a)으로 나눠 표시하고 있다. 도 6에는 나타나지 않지만, PTI 형성 영역(2a, 2b) 내에는 PTI(31)가 형성되어 있고, PTI(31) 아래에는 채널 스토퍼층(30)이 형성되어 있다. PTI 형성 영역(2a) 내에 형성되어 있는 PTI(31) 아래의 채널 스토퍼층(30)은 채널 형성 영역(4)의 측면에 접촉하고 있다. 여기서, 채널 형성 영역의 「측면」은 채널 형성 영역이 연장하는 방향(도면 중의 상하 방향)에 대하여 수직인 면을 의미한다. 또한, 「채널 형성 영역의 측면」은 채널 형성 영역의 상면 및 저면 이외에, 소스·드레인 영역에 접촉하지 않은 면으로 파악할 수도 있다.
또한, 도 6에는 나타나지 않지만, FTI 형성 영역(1) 내에는 FTI(26)가 형성되어 있다. 도 6에 있어서 NMOS, PMOS의 주위에 주목하면, FTI(26)는 PTI 형성 영역(2b)에 대향하는 측의 채널 형성 영역(4)의 측면 부분을 제외하고 NMOS, PMOS의 주위를 둘러싸고 형성되어 있는 것을 알 수 있다. 본 실시예 2에 따른 반도체 장치의 그 밖의 구조는 도 1∼도 3에 도시한 상기 실시예 1에 따른 반도체 장치의 구조와 마찬가지이다.
이와 같이 본 실시예 2에 따른 반도체 장치에 따르면, 도 1에 도시한영역(12)에 있어서 생기는 접합 용량도 저감할 수 있기 때문에, 반도체 장치의 동작 고속화를 한층 더 도모할 수 있다.
실시예 3.
도 7은 본 발명의 실시예 3에 따른 반도체 장치의 구조를 나타내는 상면도이다. 도 7에서는 설명의 편의상, 본래는 일체로서 형성되어 있는 PTI 형성 영역(2)을 PTI 형성 영역(2a∼2e)으로 나눠 표시하고 있다. 도 6에는 나타나지 않지만, PTI 형성 영역(2a∼2e) 내에는 PTI(31)가 형성되어 있고, PTI(31) 아래에는 채널 스토퍼층(30)이 형성되어 있다.
채널 형성 영역(4)의 한쪽 측면은 PTI 형성 영역(2a) 내에 형성되어 있는 PTI(31) 아래의 채널 스토퍼층(30)에 접촉하고 있다. 또한, 채널 형성 영역(4)의 다른쪽의 측면은 PTI 형성 영역(2e) 내에 형성되어 있는 PTI(31) 아래의 채널 스토퍼층(30)에 접촉하고 있다. 즉, 본 실시예 3에 따른 반도체 장치에 있어서는, 채널 형성 영역(4)의 2개의 측면의 쌍방이 채널 스토퍼층(30)에 접촉하고 있다. PTI 형성 영역(2e)은 PTI 형성 영역(2d, 2c)을 통해 PTI 형성 영역(2b)에 연결되고 있다. 본 실시예 3에 따른 반도체 장치의 그 밖의 구조는 도 1∼도 3에 도시한 상기 실시예 1에 따른 반도체 장치의 구조와 마찬가지이다.
상기 실시예 1, 실시예 2에 따른 반도체 장치와 같이, 채널 형성 영역(4)의 전위를 한쪽 측면으로부터만 고정하면, 채널 형성 영역의 내부(특히 다른쪽의 측면 부근)에 있어서 게이트 폭 방향에 관하여 같지 않은 전위 분포가 형성될 가능성이 있다. 그러나, 본 실시예 3에 따른 반도체 장치에 따르면, 채널 형성 영역(4)의전위를 2개의 측면의 쌍방으로부터 고정하기 때문에, 이러한 가능성을 제거할 수 있고, 게이트 폭 방향에 관하여 동일한 전위 분포를 확실하게 얻을 수 있다.
실시예 4.
도 8은 본 발명의 실시예 4에 따른 반도체 장치의 구조를 나타내는 단면도이다. SOI 기판(14)의 메모리 셀 영역과 주변 회로 영역은 실리콘층(17)의 상면으로부터 BOX층(16)의 상면에 도달하여 형성된 FTI(26)에 의해서 상호 분리되어 있다. 또한, SOI 기판(14)의 메모리 셀 영역 및 주변 회로 영역에는 실리콘층(17)의 상면으로부터 채널 스토퍼층(30)의 상면에 도달하는 깊이에 형성된 PTI(31)가 각각 선택적으로 형성되어 있다.
또한, 도 9는 본 발명의 실시예 4에 따른 반도체 장치의 다른 구조를 나타내는 단면도이다. 도 8에 도시한 FTI(26) 대신에 메모리 셀 영역 및 주변 회로 영역에 형성되어 있는 PTI(31)보다도 깊은 PTI(31a)를 형성한 것이다.
이와 같이 본 실시예 4에 따른 반도체 장치에 따르면, SOI 기판(14)의 메모리 셀 영역과 주변 회로 영역간을 PTI(31)보다도 소자간 분리 내압이 높은 FTI(26)혹은 PTI(31a)에 의해서 상호 분리하였다. 그 때문에, 양영역간을 PTI(31)와 동일 깊이의 PTI로 분리하는 경우와 비교하면, FTI(26)의 분리 폭 W4 및 PTI(31a)의 분리 폭 W5를 작게 할 수 있기 때문에, 반도체 장치의 미세화를 도모할 수 있다.
또, 도 8에 있어서, FTI(26)의 저면은 BOX층(16)의 상면과 일치하고 있지만, FTI(26)용의 트렌치를 형성하기 위한 에칭 공정에 있어서 오버 에칭을 실시함으로써, FTI(26)의 저면이 BOX층(16)의 상면보다도 하측에 존재하는 경우라도 상기와마찬가지의 효과가 얻어진다.
실시예 5.
도 10은 본 발명의 실시예 5에 따른 반도체 장치의 구조를 나타내는 단면도이다. 실리콘 기판(60)의 내부에는 메모리 셀 영역 내에만 형성된 보텀 N웰(64)과, 메모리 셀 영역 및 주변 회로 영역에 걸쳐 보텀 N웰(64) 상에 형성된 P웰(61)과, 메모리 셀 영역 및 주변 회로 영역에 걸쳐 P웰(61) 상에 형성된 채널 스토퍼층(62)이 형성되어 있다. 또한, 실리콘 기판(60)의 상면 내에는 메모리 셀 영역과 주변 회로 영역을 상호 분리하기 위한 STI(63a)가 선택적으로 형성되어 있다. STI(63a)는 실리콘 기판(60)의 상면으로부터 P웰(61)의 상면보다도 깊게 형성되어 있다. 종래 기술의 설명에서 참조한 도 31에 도시한 바와 같이, 메모리 셀 영역에는 NMOS를 갖는 복수의 메모리 셀이 형성되어 있고, 주변 회로 영역에는 NMOS 교차 결합형의 감지 증폭기 등이 형성되어 있다.
도 10에 도시한 바와 같이, 메모리 셀 영역에 있어서의 실리콘 기판(60)의 상면 내에는 상기 메모리 셀을 구성하는 NMOS가 갖는 채널 형성 영역(66)을 삽입하여 쌍을 이루는 N형의 소스·드레인 영역(65)과, 상호 인접하는 메모리 셀간을 분리하기 위한 STI(63)가 형성되어 있다. STI(63)는 실리콘 기판(60)의 상면으로부터 채널 스토퍼층(62)의 상면에 도달하여 형성되어 있다.
또한, 주변 회로 영역에 있어서의 실리콘 기판(60)의 상면 내에는 상기 감지 증폭기를 구성하는 NMOS가 갖는 채널 형성 영역(66)을 삽입하여 쌍을 이루는 N형의 소스·드레인 영역(54)과, 상호 인접하는 NMOS간을 분리하기 위한 STI(63)가 형성되어 있다. STI(63)는 실리콘 기판(60)의 상면으로부터 채널 스토퍼층(62)의 상면에 도달하여 형성되어 있다.
종래 기술의 설명에서 진술한 바와 같이, 보텀 N웰(64)은 STI(63, 63a)를 형성한 후, STI(63a)의 중앙 부근을 얼라이먼트 위치로서 그 얼라이먼트 위치보다도 주변 회로 영역측에 포토레지스트를 형성하고, 그 포토레지스트를 주입 마스크로서 실리콘 기판(60) 내에 인 이온 등을 이온 주입함으로써 형성된다. 그 때, 포토레지스트의 측면의 테이퍼 형상에 기인하여, 실리콘 기판(60)의 내부에는 보텀 N웰(64)의 부상 부분(64a, 64b)이 형성된다. 본 실시예 5에 따른 반도체 장치에 있어서는 STI(63a)를 부상 부분(64b)이 형성되어 있는 기판 내의 깊이보다도 깊게 형성한다.
이와 같이 본 실시예 5에 따른 반도체 장치에 따르면, 부상 부분(64b)의 적어도 일부를 STI(63a) 내에 받아들일 수 있다. 그 때문에, 부상 부분(64b)의 존재에 기인하여 발생하는 메모리 셀 영역의 소스·드레인 영역(65)과 주변 회로 영역의 소스·드레인 영역(54)간의 누설 전류를 억제할 수 있다.
또한, 도 11은 본 발명의 실시예 5의 제1 변형예에 따른 반도체 장치의 구조를 나타내는 단면도이다. 보텀 N웰(64)을 형성하기 위한 포토레지스트의 형성 공정에 있어서 STI(63a)의 중앙 부근을 얼라이먼트 위치로 하지 않고, 메모리 셀 영역과 STI(63a)와의 경계 부근을 얼라이먼트 위치로서 설정한다. 이에 따라, 부상 부분(64a, 64b)은 메모리 셀 영역측으로 시프트하고, 그 결과, 부상 부분(64b)은 STI(63a) 내에 거의 완전하게 받아들여진다.
이와 같이 본 실시예 5의 제1 변형예에 따른 반도체 장치에 따르면, 부상 부분(64b)을 STI(63a) 내에 거의 완전하게 받아들이게 할 수 있다. 그 때문에, 부상 부분(64b)의 존재에 기인하는 상기 누설 전류의 발생을 회피할 수 있다.
또한, 도 12는 본 발명의 실시예 5의 제2 변형예에 따른 반도체 장치의 구조를 나타내는 단면도이다. 도 10 또는 도 11에 도시한 반도체 장치를 기초하여, STI(63a)를 실리콘 기판(60)의 상면으로부터 P웰(61a)의 저면에 도달하도록 깊게 형성한 것이다.
이와 같이 본 실시예 5의 제2 변형예에 따른 반도체 장치에 따르면, 부상 부분(64b)뿐만 아니라, 부상 부분(64a)의 적어도 일부를 STI(63a) 내에 받아들이게 할 수 있다. 그 때문에, 부상 부분(64a)의 존재에 기인하여 발생하는 메모리 셀 영역의 소스·드레인 영역(65)과 주변 회로 영역의 소스·드레인 영역(54)간의 누설 전류를 억제 또는 회피할 수 있다. 또한, P웰(61)이 메모리 셀 영역에 있어서의 P웰(61a)과 주변 회로 영역에 있어서의 P웰(61b)로 분단되기 때문에, 메모리 셀 영역과 주변 회로 영역에서 P웰(61a, 61b)의 전위를 독립적으로 설정할 수 있다고 하는 효과도 얻어진다.
한편, 도 10, 도 11에 도시한 반도체 장치에 있어서는, P웰(61)이 메모리 셀 영역과 주변 회로 영역에 걸쳐 형성되어 있기 때문에, P웰(61)의 전위를 고정하기 위한 기판 전위 발생 회로를 주변 회로 영역 내에만 형성하면 족하고, 기판 전위 발생 회로를 형성하기 위한 영역이 메모리 셀 영역 내에서는 불필요하게 된다고 하는 효과가 얻어진다.
실시예 6.
도 13은 본 발명의 실시예 6에 따른 반도체 장치의 구조를 나타내는 단면도이다. 실리콘 기판(60)의 내부에는 메모리 셀 영역 및 주변 회로 영역에 걸쳐 형성된 보텀 N웰(64)과, 메모리 셀 영역 내에서 보텀 N웰(64) 상에 형성된 P웰(61a)과, 주변 회로 영역 내에서 P웰(61a)보다도 얇게 형성된 P웰(61b)과, 메모리 셀 영역 및 주변 회로 영역에 걸쳐 P웰(61a, 61b) 상에 형성된 채널 스토퍼층(62)이 형성되어 있다. 또한, 실리콘 기판(60)의 상면 내에는 메모리 셀 영역과 주변 회로 영역을 상호 분리하기 위한 STI(63a)가 선택적으로 형성되어 있다. 종래 기술의 설명에서 참조한 도 33에 도시한 바와 같이, 메모리 셀 영역에는 NMOS를 갖는 복수의 메모리 셀이 형성되어 있고, 주변 회로 영역에는 NMOS를 갖는 감지 증폭기 등이 형성되어 있다.
도 13에 도시한 바와 같이, 메모리 셀 영역에 있어서의 실리콘 기판(60)의 상면 내에는 상기 메모리 셀을 구성하는 NMOS가 갖는 실리콘 기판(60)의 상면으로부터 채널 스토퍼층(62)의 상면에 도달하는 N형의 소스·드레인 영역(65)이 형성되어 있다. 또한, 도 11에 도시한 바와 같이, 메모리 셀 영역에 있어서의 실리콘 기판(60)의 상면 내에는 상호 인접하는 메모리 셀간을 분리하기 위한 실리콘 기판(60)의 상면으로부터 채널 스토퍼층(62)의 상면에 도달하는 STI(63)가 형성되어 있다.
또한, 주변 회로 영역에 있어서의 실리콘 기판(60)의 상면 내에는, 상기 감지 증폭기를 구성하는 NMOS가 갖는 실리콘 기판(60)의 상면으로부터 채널스토퍼층(62)의 상면에 도달하는 채널 형성 영역(66)이 형성되어 있다. 또한, 도 11에 도시한 바와 같이, 주변 회로 영역에 있어서의 실리콘 기판(60)의 상면 내에는 실리콘 기판(60)의 상면으로부터 채널 스토퍼층(62)의 상면에 도달하는 STI(63)가 형성되어 있다.
종래 기술의 설명에서 진술한 바와 같이, P웰(61a)은 STI(63, 63a)를 형성한 후, STI(63a)의 중앙 부근을 얼라이먼트 위치로서 그 얼라이먼트 위치보다도 주변 회로 영역측에 포토레지스트를 형성하고, 그 포토레지스트를 주입 마스크로서 실리콘 기판(60) 내에 붕소 이온 등을 이온 주입함으로써 형성된다. 그 때, 포토레지스트의 측면의 테이퍼 형상에 기인하여, 실리콘 기판(60)의 내부에는 P웰(61a)의 부상 부분(61c)이 형성된다. 본 실시예 6에 따른 반도체 장치에 있어서, STI(63a)는 실리콘 기판(60)의 상면으로부터 채널 스토퍼층(62)의 상면보다도 깊게 형성되어 있다.
이와 같이 본 실시예 6에 따른 반도체 장치에 따르면, 부상 부분(61c)의 적어도 일부를 STI(63a) 내에 받아들이게 할 수 있다. 그 때문에, 부상 부분(61c)의 존재에 기인하여 발생하는 주변 회로 영역으로부터 메모리 셀 영역으로의 소수 캐리어(이 경우에는 전자)의 확산을 억제할 수 있다.
또, 상기 실시예 5의 제1 변형예에 따른 반도체 장치와 마찬가지로, P웰(61a)을 형성하기 위한 포토레지스트의 형성 공정에 있어서, STI(63a)의 중앙 부근을 얼라이먼트 위치로 하지 않고, 메모리 셀 영역과 STI(63a)와의 경계 부근을 얼라이먼트 위치로서 설정함으로써, 상기 효과를 높일 수 있는 것은 물론이다.
도 14는 본 발명의 실시예 6의 제1 변형예에 따른 반도체 장치의 구조를 나타내는 단면도이다. 도 13에 도시한 반도체 장치를 기초로 하여 STI(63a)를 실리콘 기판(60)의 상면으로부터 P웰(61b)의 저면에 도달하도록 깊게 형성한 것이다.
이와 같이 본 실시예 6의 제1 변형예에 따른 반도체 장치에 따르면, 도 13에 도시한 반도체 장치와 비교하여 부상 부분(61c)의 많은 부분을 STI(63a) 내에 받아들이게 할 수 있다. 그 때문에, 부상 부분(61c)의 존재에 기인하는 상기 소수 캐리어의 확산을 또한 억제할 수 있다.
또한, 도 15는 본 발명의 실시예 6의 제2 변형예에 따른 반도체 장치의 구조를 나타내는 단면도이다. 도 13에 도시한 반도체 장치를 기초로 하여 STI(63a)를 실리콘 기판(60)의 상면으로부터 P웰(61a)의 저면에 도달하도록 더욱 깊게 형성한 것이다.
이와 같이 본 실시예 6의 제2 변형예에 따른 반도체 장치에 따르면, STI(63a)는 보텀 N웰(64)의 상면에 도달하여 형성되어 있다. 따라서, 감지 증폭기 영역에 있어서 발생한 전자는 플러스의 전위로 고정되어 있는 보텀 N웰(64)에 의해서 전부 포획되고, 메모리 셀 영역으로의 전자 확산을 회피할 수 있다. 또한, 메모리 셀 영역에 있어서의 P웰(61a)의 전위와, 주변 회로 영역에 있어서의 P웰(61b)의 전위를 각각 독립적으로 설정할 수 있다고 하는 효과도 얻어진다.
실시예 7.
본 실시예 7에 있어서는, 상기 실시예 1∼실시예 6에 따른 반도체 장치의 제조 방법에 관하여, 특히, 깊이가 다른 복수의 소자 분리 절연막의 형성 방법을 제안한다. 이하, SOI 기판의 상면 내에 FTI와 PTI를 형성하는 경우를 예로 들어, 본 실시예 7에 따른 반도체 장치의 제조 방법에 관해서 설명한다.
도 16∼도 27은 본 발명의 실시예 7에 따른 반도체 장치의 제조 방법을 공정 순으로 나타내는 단면도이다. 우선, 실리콘 기판(15), BOX층(16) 및 실리콘층(17)이 이 순으로 적층된 적층 구조를 갖는 SOI 기판(14)을 준비한다. 다음에, 실리콘층(17) 상의 전면에 실리콘 산화막(70), 폴리실리콘막(혹은 비정질 실리콘막 : 71) 및 실리콘 질화막(72)을 이 순으로 형성한다(도 16). 단, 폴리실리콘막(71)은 반드시 형성할 필요는 없다.
다음에, FTI의 형성 예정 영역의 상측에 개구 패턴을 갖는 포토레지스트(73)를 실리콘 질화막(72) 상에 형성한다. 다음에, 포토레지스트(73)를 에칭 마스크로 서 실리콘 질화막(72)을 에칭에 의해 제거하여 폴리실리콘막(71)의 상면을 노출한다(도 17). 다음에, 포토레지스트(73)를 제거한 후, 실리콘 질화막(72)을 에칭 마스크로서 폴리실리콘막(71), 실리콘 산화막(70) 및 실리콘층(17)을 이 순으로 에칭에 의해 제거하여 BOX층(16)의 상면을 노출한다. 이에 따라, 실리콘층(17)의 상면으로부터 BOX층(16)의 상면에 도달하는 오목부(73a)가 형성된다(도 18). 이 때, 오목부(73a)의 측벽은 BOX층(16) 상면의 면내 방향에 대하여 약 81∼89도 경사져 있다.
다음에, 오목부(73a) 내를 충전하도록 네가티브형의 포토레지스트(74)를 스핀 코팅에 의해서 전면에 도포한다(도 19). 다음에, 스피너의 회전 속도를 올리는 등으로 하여 오목부(73a)의 저부에만 포토레지스트(74)를 남기고 다른 부분의 포토레지스트(74)를 제거한다. 오목부(73a) 내에 남기는 포토레지스트(74)의 막 두께는 스피너의 회전 속도나 회전 시간 등에 의해서 임의로 조정할 수 있다. 다음에, 오목부(73a) 내에 남아 있는 포토레지스트(74)를 노광한 후, 포스트베이킹에 의해서 포토레지스트(74)를 소결하여 포토레지스트(75)로 한다(도 20).
여기서, 도 19, 도 20에 도시한 공정 대신에 이하의 공정을 행하여도 좋다. 우선, 오목부(73a) 내를 충전하도록 포지티브형의 포토레지스트를 전면에 도포한 후, 그 포토레지스트를 노광한다. 이 때, 오목부(73a)의 저부에 존재하는 부분의 포토레지스트는 노광되지 않도록 노광 조건을 조정한다. 다음에, 노광된 부분의 포토레지스트를 현상액에 의해서 용해 제거하여 오목부(73a)의 저부에만 포토레지스트를 남긴다. 다음에, 남은 포토레지스트를 포스트베이킹에 의해서 소결한다. 이러한 공정에 의해서도, 도 20에 도시한 포토레지스트(75)와 마찬가지의 포토레지스트를 형성할 수 있다.
다음에, 사진 제판법에 의해서, FTI 및 PTI의 형성 예정 영역의 상측에 개구 패턴을 갖는 포토레지스트(76)를 실리콘 질화막(72) 상에 형성한다(도 21). 이 때, 칩의 표면에는 오목부(73a) 등의 단차가 존재하기 때문에, 포토레지스트(76)를 형성할 때에 사용하는 포토 마스크의 얼라이먼트는 비교적 용이하게 형성할 수 있다. 그러나 얼라이먼트의 정밀도를 더욱 올리기 위해서는, 다른 영역에 있어서의 칩의 표면에 볼록형 또는 오목형의 얼라이먼트 마크를 형성하여 두고, 이 얼라이먼트 마크의 위치 정렬을 하면 좋다. 예를 들면 오목형의 얼라이먼트 마크는 칩의 표면을 선택적으로 에칭함으로써 형성할 수 있다.
다음에, 포토레지스트(76)를 에칭 마스크로서 포토레지스트(76)로부터 노출하고 있는 실리콘 질화막(72a), 폴리실리콘막(71a), 실리콘 산화막(70a) 및 실리콘막(17a)의 일부를 이 순으로 에칭한다. 실리콘층(17a)은 그 표면으로부터 깊이 D2만큼 에칭한다. 이에 따라, PTI의 형성 예정 영역에 있어서의 실리콘층(17a)의 상면 내에 오목부(73b)가 형성됨과 함께, 에칭되지 않고 남은 실리콘층(17a)으로서 실리콘층(77)이 오목부(73b)의 아래에 형성된다. 이 때, 오목부(73b) 하측의 BOX층(16)이나 실리콘 기판(15)이 이 때의 에칭에 의해서 모두 에칭되는 것을 방지할 수 있고, 그 결과 실리콘층(17)의 상면으로부터의 FTI의 깊이 D1을 일정하게 유지할 수 있다. 또한, 이 때의 에칭에 의해서 BOX층(16)이 손상을 받는 것, 예를 들면 에칭에서 사용하는 플라즈마 등이 BOX층(16) 내에 도입되는 것을 방지할 수 있다. 그 후, 포토레지스트(75, 76)를 제거한다(도 22).
다음에, 오목부(73b)의 내벽을 열 산화함으로써, 실리콘 산화막(78)을 형성한다(도 23). 이에 따라, 에칭에 의해서 실리콘층(17)에 생긴 손상 등을 실리콘 산화막(78) 내에 받아들일 수 있음과 함께, 후에 오목부(73a, 73b) 내에 매립되는 절연막과 실리콘층(17, 77)과의 계면 준위 밀도를 저감할 수 있다. 단, 실리콘 산화막(78)을 형성하는 대신에 TEOS(tetraethylorthosilicate), SiN, SiC, SiON, SiOF, SiOC 등의 다른 절연막을 단독으로 혹은 다층막으로 형성하여도 좋다.
다음에, 오목부(73a, 73b) 내를 매립하도록 실리콘 산화막(79)을 전면에 형성한다(도 24). 단, 실리콘 산화막(79) 대신에, TEOS, HDP(High-Density Plasma) 산화막, SiON, SiOF, SiOC, SiC 등의 다른 절연막, 혹은 이들의 다층막에 의해서오목부(73a, 73b) 내를 매립하여도 좋다. 다층막의 예로서는 SiON/TEOS, SiON/HDP 산화막, SiON/SiOF, SiON/SiOC, SiN/TEOS, SiN/HDP 산화막, SiON/SiN/TEOS, SiON/SiN/HDP 산화막, SiON/SiN/SiOF 등이 있다.
다음에, CMP 법에 의해서, 실리콘 질화막(72)의 상면이 노출할 때까지 실리콘 산화막(79)을 연마 제거한다(도 25). 다음에, 실리콘 질화막(72) 및 폴리실리콘막(71)을 에칭에 의해 제거한다(도 26). 다음에, 실리콘 산화막(70)의 상면보다도 상측에 존재하는 부분의 실리콘 산화막(79)을 에칭에 의해서 제거함으로써, 오목부(73a) 내를 충전하는 실리콘 산화막(79)으로서의 FTI와, 오목부(73b) 내를 충전하는 실리콘 산화막(79)으로서의 PTI를 동시에 형성할 수 있다(도 27).
또, 이상의 설명에서는 SOI 기판의 상면 내에 FTI와 PTI를 형성하는 경우를 예로 들어 설명하였지만, 벌크 기판의 상면 내에 깊이가 다른 복수의 STI를 형성하는 경우라도 본 실시예 7에 따른 반도체 장치의 제조 방법을 적용하는 것이 가능하다. 이 경우에는, 우선, 깊은 STI용의 오목부(73a)를 벌크 기판의 상면 내에 선택적으로 형성하고, 다음에, 오목부(73a)의 저부에 포토레지스트(75)를 형성하고, 다음에, 얕은 STI용의 오목부(73b)를 벌크 기판의 상면 내에 에칭에 의해서 선택적으로 형성하고, 다음에, 오목부(73a, 73b) 내를 절연막에 의해서 매립하게 된다. 이 때, 포토레지스트(75)의 존재에 의해서, 오목부(73a)의 하측의 벌크 기판이 오목부(73b) 형성을 위한 에칭에 의해 손상을 받는 것을 회피할 수 있다. 또한, 폭이 다른 복수의 오목부(73a)를 벌크 기판의 상면 내에 형성한 경우라도, 포토레지스트(75)의 존재에 의해 오목부(73b) 형성을 위한 에칭 공정의 전후에서 각 오목부(73a)의 깊이를 일정하게 유지할 수 있다.
또한, 이상의 설명에서는, 예를 들면 도 27에 도시한 바와 같이 FTI 및 PTI의 상면이 실리콘층(17)의 상면보다도 약간 높은 위치에 존재하는 타입의 반도체 장치의 제조 방법에 관해서 설명하였지만, 이것에 한정되는 것이 아니라 FTI 및 PTI의 상면의 높이가 실리콘층(17)의 상면의 높이와 동일한 타입의 반도체 장치에 관해서도, 본 실시예 7에 따른 반도체 장치의 제조 방법을 적용하는 것이 가능하다.
이와 같이 본 실시예 7에 따른 반도체 장치의 제조 방법에 따르면, 우선, FTI의 형성 예정 영역에 오목부(73a)를 형성하고, 다음에, 오목부(73a)의 저면 상에 포토레지스트(75)를 형성하고, 다음에, PTI의 형성 예정 영역에 오목부(73b)를 에칭에 의해 형성하고, 다음에, 포토레지스트(75)를 제거한 후에 오목부(73a, 73b) 내에 실리콘 산화막(79)을 매립한다. 따라서, 오목부(73b)를 형성하기 위한 에칭에 의해서 BOX층(16)이 모두 에칭되거나 손상을 받는 것을 회피할 수 있다. 또한, 실리콘 산화막(79)을 동일 공정에 의해 일괄하여 오목부(73a, 73b) 내에 매립하기 때문에, 각각의 오목부마다 별도의 공정에서 개별로 매립하는 경우와 비교하면 제조 비용의 저감을 도모할 수 있다.
또, 특개평7-66284호 공보에는, (a) SOI 기판의 실리콘층의 상면 상에 소정의 마스크재를 선택적으로 형성하는 공정과, (b) 상기 소정의 마스크재를 에칭 마스크로서 BOX층의 상면이 노출될 때까지 상기 실리콘층을 에칭함으로써 홈을 형성하는 공정과, (c) 상기 홈의 저면 상에 포토레지스트를 형성하는 공정과, (d) 상기소정의 마스크재를 제거하는 공정과, (e) 상기 포토레지스트를 제거하는 공정과, (f) 상기 홈의 내부에 절연막을 매립함으로써 제1 소자 분리 절연막을 형성하는 공정과, (g) 상기 실리콘층의 상면 내에 상기 홈의 깊이보다도 얕은 제2 소자 분리 절연막을 선택적으로 형성하는 공정이 이 순으로 실행되는 반도체 장치의 제조 방법이 기재되어 있다. 그러나, 상기 공보에 따른 포토레지스트는 소정의 마스크재를 제거할 때에 BOX층의 상면이 모두 제거되는 것을 방지하는 것을 목적으로 형성되어 있고, 포토레지스트는 공정 (g)보다도 전에 제거되어 있다. 또한, 상기 공보에 따른 반도체 장치의 제조 방법에 있어서는, 홈의 내부에 절연막을 매립하는 공정 (f)가 실행된 후에, 제2 소자 분리 절연막이 형성되어 있다. 따라서, 상기 공보에 따른 반도체 장치의 제조 방법은 이들의 점에 있어서 본 실시예 7에 따른 반도체 장치의 제조 방법과는 다르다.
본 발명에 따르면, 상호 인접하고, 도전형이 상호 다른 제1 MOS 트랜지스터와 제2 MOS 트랜지스터간이 완전 분리형 소자 분리 절연막에 의해서 분리되어 있다. 그 때문에, 제1 MOS 트랜지스터와 제2 MOS 트랜지스터간을 부분 분리형 소자 분리 절연막에 의해 분리하는 경우와 비교하면, 소자 분리 절연막의 분리 폭을 작게 할 수 있어, 반도체 장치의 미세화를 도모할 수 있다.
더구나, 제1 바디 콘택 영역과 제1 채널 형성 영역, 및 제2 바디 콘택 영역과 제2 채널 형성 영역은 제1 및 제2 부분 분리형 소자 분리 절연막의 저면과 절연층의 상면간의 반도체층을 통해 각각 전기적으로 접속되어 있기 때문에, 제1 및제2 채널 형성 영역의 전위를 고정할 수 있다.
또한, 본 발명에 따르면, 제1 채널 형성 영역의 2개의 측면의 적어도 한쪽을 제외하고 소스·드레인 영역은 완전 분리형 소자 분리 절연막에 의해 둘러싸여 있다. 그 때문에, 제1 부분 분리형 소자 분리 절연막 아래에 제1 도전형의 채널 스토퍼층이 형성되어 있는 경우에 그 채널 스토퍼층과 소스·드레인 영역간에 생기는 접합 용량을 저감할 수 있어 반도체 장치의 동작 고속화를 도모할 수 있다.
더구나, 채널 스토퍼층과 소스·드레인 영역이 상호 접촉하는 면적이 작기 때문에, 채널 스토퍼층의 불순물 농도를 고농도로 설정할 수 있다.
또한, 본 발명에 따르면, 제1 채널 형성 영역의 전위를 2개의 측면의 쌍방으로부터 고정할 수 있기 때문에, 제1 채널 형성 영역이 연장하는 방향에 관하여 동일한 전위 분포를 얻을 수 있다.
또한, 본 발명에 따르면, 채널 스토퍼층의 불순물 농도를 높임으로써 RB를 작게 할 수 있고, 그 결과, 제1 채널 형성 영역의 전위를 안정적으로 고정할 수 있다.
또한, 본 발명에 따르면, 제3 소자 분리 절연막의 소자간 분리 내압은 제1 및 제2 소자 분리 절연막의 소자간 분리 내압보다도 높다. 따라서, 제3 소자 분리 절연막의 분리 폭을 작게 할 수 있기 때문에, 반도체 장치의 미세화를 도모할 수 있다.
또한, 본 발명에 따르면, 제3 소자 분리 절연막의 소자간 분리 내압을 더욱높일 수 있다. 따라서, 제3 소자 분리 절연막의 분리 폭을 보다 작게 할 수 있기 때문에, 반도체 장치를 더욱 미세화할 수 있다.
또한, 본 발명에 따르면, 이온 주입에서 이용하는 포토레지스트의 테이퍼 형상에 기인하여 불순물 도입 영역의 부상 부분이 기판의 제2 영역 내에 형성된 경우라도, 제3 소자 분리 절연막을 제1 및 제2 소자 분리 절연막보다도 깊게 형성함으로써, 상기 부상 부분의 적어도 일부를 제3 소자 분리 절연막 내에 받아들이게 할 수 있다.
또한, 본 발명에 따르면, 제2 웰의 상면 부근에 형성되어 있는 부상 부분을 제3 소자 분리 절연막 내에 받아들이게 할 수 있다.
또한, 본 발명에 따르면, 제2 웰의 저면 부근에 형성되어 있는 부상 부분을, 제3 소자 분리 절연막 내에 받아들이게 할 수 있다.
더구나, 제3 소자 분리 절연막에 의해서 제2 웰이 분단되기 때문에, 제2 웰의 전위를 제1 및 제2 영역마다 독립적으로 설정할 수 있다.
또한, 본 발명에 따르면, 제1 또는 제2 영역에 있어서 발생한 소수 캐리어를 제2 웰에 의해서 전부 포획할 수 있기 때문에, 제1 또는 제2 영역으로부터 제2 또는 제1 영역으로의 소수 캐리어의 확산을 회피할 수 있다.
더구나, 제3 소자 분리 절연막에 의해서 제1 웰이 분단되기 때문에, 제1 웰의 전위를 제1 및 제2 영역마다 독립적으로 설정할 수 있다.
또한, 본 발명에 따르면, 상호 깊이가 다른 제1 및 제2 오목부 내에 절연막을 매립함으로써, 상호 깊이가 다른 복수의 소자 분리 절연막을 기판의 주면 내에형성할 수 있다.

Claims (3)

  1. 반도체 기판, 절연층 및 반도체층 순서대로 적층된 적층 구조를 갖는 SOI 기판과,
    상기 반도체층의 주면(主面) 내에 선택적으로 형성된 제1 도전형의 제1 채널 형성 영역을 갖는 제1 MOS 트랜지스터와,
    상기 반도체층의 상기 주면 내에 선택적으로 형성된, 상기 제1 도전형과는 다른 제2 도전형의 제2 채널 형성 영역을 갖는, 상기 제1 MOS 트랜지스터에 인접하는 제2 MOS 트랜지스터와,
    상기 반도체층의 상기 주면 내에 각각 선택적으로 형성된 제1 및 제2 바디 콘택 영역과,
    상기 제1 바디 콘택 영역과 상기 제1 채널 형성 영역간에 있어서, 상기 반도체층의 상기 주면으로부터 상기 절연층의 상면에 도달하지 않는 깊이로 형성된 제1 부분 분리형 소자 분리 절연막과,
    상기 제2 바디 콘택 영역과 상기 제2 채널 형성 영역간에 있어서, 상기 반도체층의 상기 주면으로부터 상기 절연층의 상기 상면에 도달하지 않는 깊이로 형성된 제2 부분 분리형 소자 분리 절연막, 및
    적어도 상기 제1 MOS 트랜지스터와 상기 제2 MOS 트랜지스터간을 포함하는 영역 내에 있어서, 상기 반도체층의 상기 주면으로부터 상기 절연층의 상기 상면에 도달하여 형성된 완전 분리형 소자 분리 절연막
    을 구비하는 반도체 장치.
  2. 반도체 기판, 절연층 및 반도체층 순서대로 적층된 적층 구조를 포함하는 SOI 기판과,
    상기 SOI 기판의 메모리 셀 영역에 있어서, 상기 반도체층의 주면으로부터 상기 절연층의 상면에 도달하지 않는 제1 깊이로, 선택적으로 형성된 부분 분리형의 제1 소자 분리 절연막과,
    상기 SOI 기판의 소자 분리 영역에 의해서 상기 메모리 셀 영역과 분리된 상기 SOI 기판의 주변 회로 영역에 있어서, 상기 반도체층의 상기 주면으로부터 상기 절연층의 상기 상면에 도달하지 않는 제2 깊이로 선택적으로 형성된 부분 분리형의 제2 소자 분리 절연막, 및
    상기 소자 분리 영역에 있어서, 상기 반도체층의 상기 주면으로부터 상기 제1 및 제2 깊이보다도 깊게 형성된 제3 소자 분리 절연막
    을 구비하는 반도체 장치.
  3. 소자 분리 영역에 의해서 상호 분리된 제1 영역 및 제2 영역을 갖는 기판과,
    상기 기판의 상기 제1 영역에 있어서, 상기 기판의 주면 내에 제1 깊이로 선택적으로 형성된 제1 소자 분리 절연막과,
    상기 기판의 상기 제2 영역에 있어서, 상기 기판의 상기 주면 내에 제2 깊이로 선택적으로 형성된 제2 소자 분리 절연막과,
    상기 기판의 내부에 있어서, 이온 주입에 의해서 상기 기판의 상기 제1 및 제2 영역 중 상기 제1 영역에만 형성된 불순물 도입 영역, 및
    상기 기판의 상기 소자 분리 영역에 있어서, 상기 기판의 상기 주면으로부터 적어도 상기 제1 및 제2 깊이보다도 깊게 형성된 제3 소자 분리 절연막
    을 구비하는 반도체 장치.
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Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2001288845A1 (en) * 2000-09-19 2002-04-02 Motorola, Inc. Body-tied silicon on insulator semiconductor device structure and method therefor
US6804502B2 (en) 2001-10-10 2004-10-12 Peregrine Semiconductor Corporation Switch circuit and method of switching radio frequency signals
KR100456691B1 (ko) * 2002-03-05 2004-11-10 삼성전자주식회사 이중격리구조를 갖는 반도체 소자 및 그 제조방법
JP4176365B2 (ja) * 2002-03-25 2008-11-05 東京エレクトロン株式会社 プラズマエッチング方法
KR100434333B1 (ko) * 2002-06-28 2004-06-04 주식회사 하이닉스반도체 반도체 소자 및 그 제조방법
US7710771B2 (en) * 2002-11-20 2010-05-04 The Regents Of The University Of California Method and apparatus for capacitorless double-gate storage
JP2004221301A (ja) * 2003-01-15 2004-08-05 Seiko Instruments Inc 半導体装置とその製造方法
DE10343132B4 (de) * 2003-09-18 2009-07-09 X-Fab Semiconductor Foundries Ag Isolierte MOS-Transistoren mit ausgedehntem Drain-Gebiet für erhöhte Spannungen
JP4171695B2 (ja) * 2003-11-06 2008-10-22 株式会社東芝 半導体装置
EP3570374B1 (en) 2004-06-23 2022-04-20 pSemi Corporation Integrated rf front end
KR100594282B1 (ko) * 2004-06-28 2006-06-30 삼성전자주식회사 ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법
JP4664631B2 (ja) * 2004-08-05 2011-04-06 株式会社東芝 半導体装置及びその製造方法
JP4965072B2 (ja) * 2004-12-01 2012-07-04 ラピスセミコンダクタ株式会社 Ｓｏｉ半導体装置の製造方法
KR100570219B1 (ko) * 2004-12-23 2006-04-12 주식회사 하이닉스반도체 반도체 소자의 체인 게이트 라인 및 그 제조 방법
US8742502B2 (en) 2005-07-11 2014-06-03 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
USRE48965E1 (en) 2005-07-11 2022-03-08 Psemi Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US20080076371A1 (en) 2005-07-11 2008-03-27 Alexander Dribinsky Circuit and method for controlling charge injection in radio frequency switches
US7890891B2 (en) 2005-07-11 2011-02-15 Peregrine Semiconductor Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US7910993B2 (en) 2005-07-11 2011-03-22 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink
US9653601B2 (en) 2005-07-11 2017-05-16 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
JP2007287747A (ja) * 2006-04-12 2007-11-01 Renesas Technology Corp 半導体装置
KR100840653B1 (ko) 2006-12-29 2008-06-24 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
JP2008294220A (ja) * 2007-05-24 2008-12-04 Toshiba Corp 半導体メモリ装置
KR100894389B1 (ko) * 2007-09-27 2009-04-20 주식회사 동부하이텍 이미지센서 및 그 제조방법
EP2255443B1 (en) 2008-02-28 2012-11-28 Peregrine Semiconductor Corporation Method and apparatus for use in digitally tuning a capacitor in an integrated circuit device
KR100971532B1 (ko) * 2008-05-27 2010-07-21 삼성전자주식회사 구동 트랜지스터를 포함하는 반도체 소자
US8723260B1 (en) 2009-03-12 2014-05-13 Rf Micro Devices, Inc. Semiconductor radio frequency switch with body contact
US9590674B2 (en) 2012-12-14 2017-03-07 Peregrine Semiconductor Corporation Semiconductor devices with switchable ground-body connection
US9123654B2 (en) * 2013-02-15 2015-09-01 International Business Machines Corporation Trilayer SIT process with transfer layer for FINFET patterning
US20150236798A1 (en) 2013-03-14 2015-08-20 Peregrine Semiconductor Corporation Methods for Increasing RF Throughput Via Usage of Tunable Filters
US9406695B2 (en) 2013-11-20 2016-08-02 Peregrine Semiconductor Corporation Circuit and method for improving ESD tolerance and switching speed
US9831857B2 (en) 2015-03-11 2017-11-28 Peregrine Semiconductor Corporation Power splitter with programmable output phase shift
US9941294B2 (en) * 2015-08-21 2018-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US9948281B2 (en) 2016-09-02 2018-04-17 Peregrine Semiconductor Corporation Positive logic digitally tunable capacitor
JP7316757B2 (ja) * 2018-02-23 2023-07-28 ローム株式会社 半導体装置
US10505530B2 (en) 2018-03-28 2019-12-10 Psemi Corporation Positive logic switch with selectable DC blocking circuit
US10236872B1 (en) 2018-03-28 2019-03-19 Psemi Corporation AC coupling modules for bias ladders
US10886911B2 (en) 2018-03-28 2021-01-05 Psemi Corporation Stacked FET switch bias ladders
US11476849B2 (en) 2020-01-06 2022-10-18 Psemi Corporation High power positive logic switch

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58124243A (ja) 1982-01-21 1983-07-23 Toshiba Corp 半導体装置の製造方法
JPS61264736A (ja) * 1985-05-17 1986-11-22 Nec Corp 半導体集積回路装置の製造方法
JP3251281B2 (ja) * 1990-09-21 2002-01-28 株式会社日立製作所 半導体集積回路装置
JP3778581B2 (ja) 1993-07-05 2006-05-24 三菱電機株式会社 半導体装置およびその製造方法
JPH0766284A (ja) 1993-08-31 1995-03-10 Toshiba Corp 半導体装置の製造方法
JP3771283B2 (ja) * 1993-09-29 2006-04-26 株式会社ルネサステクノロジ 半導体集積回路装置
JP3400528B2 (ja) * 1994-04-01 2003-04-28 三菱電機株式会社 半導体装置およびその製造方法
US6133608A (en) 1997-04-23 2000-10-17 International Business Machines Corporation SOI-body selective link method and apparatus
JPH1154758A (ja) * 1997-08-01 1999-02-26 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP3447927B2 (ja) 1997-09-19 2003-09-16 株式会社東芝 半導体装置およびその製造方法
KR100281109B1 (ko) 1997-12-15 2001-03-02 김영환 에스오아이(soi)소자및그의제조방법
JPH11261037A (ja) 1998-03-10 1999-09-24 Nippon Steel Corp 半導体装置及びその製造方法並びに記憶媒体
JPH11284146A (ja) * 1998-03-30 1999-10-15 Nippon Steel Corp 半導体記憶装置及びその製造方法
JPH11330473A (ja) * 1998-05-12 1999-11-30 Hitachi Ltd 半導体集積回路装置およびその製造方法
KR100261165B1 (ko) 1998-05-14 2000-07-01 김영환 반도체소자 및 그의 제조방법
JP3383219B2 (ja) 1998-05-22 2003-03-04 シャープ株式会社 Ｓｏｉ半導体装置及びその製造方法
JP2000022160A (ja) * 1998-07-06 2000-01-21 Hitachi Ltd 半導体集積回路及びその製造方法
EP0989613B1 (en) 1998-08-29 2005-05-04 International Business Machines Corporation SOI transistor with body contact and method of forming same
JP3408762B2 (ja) * 1998-12-03 2003-05-19 シャープ株式会社 Ｓｏｉ構造の半導体装置及びその製造方法
JP4540146B2 (ja) 1998-12-24 2010-09-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6320225B1 (en) 1999-07-13 2001-11-20 International Business Machines Corporation SOI CMOS body contact through gate, self-aligned to source- drain diffusions
JP4823408B2 (ja) 2000-06-08 2011-11-24 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP2002033484A (ja) 2000-07-18 2002-01-31 Mitsubishi Electric Corp 半導体装置

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Publication number Publication date
KR20010092655A (ko) 2001-10-26
JP2001274264A (ja) 2001-10-05
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CN1153299C (zh) 2004-06-09
DE10054098A1 (de) 2001-10-04
US20020175375A1 (en) 2002-11-28

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