KR100248686B1 - 플로팅 게이트와 제어 게이트를 구비한 비휘발성 반도체 메모리 와 그 제조 방법 - Google Patents

플로팅 게이트와 제어 게이트를 구비한 비휘발성 반도체 메모리 와 그 제조 방법 Download PDF

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가네꼬 히사시
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Abstract

산화층이 플로팅 게이트의 표면과 기판의 표면을 덮으면서 형성된다. 제어게이트는 산화층 상의 플로팅 게이트의 위쪽 표면과 측면의 적어도 일부와 정렬하는 부분에서만 형성된다. 이것에 의해, 상기 플로팅 게이트의 측면 부분에서부터 기판과 평행한 부분까지 제어 게이트는 연장되지 않는다. 인접한 메모리 셀 사이의 간격이 감소될 지라도, 상기 메모리 셀 사이에서 형성된 접촉홀의 구멍 크기는 크게 만들어질 수 있다. 접촉 저항은 감소될 수 있다. 또한, 상기 메모리 셀의 크기는 패키지 밀도의 증가를 허용하도록 작게 될 수 있다.

Description

플로팅 게이트와 제어 게이트를 구비한 비휘발성 반도체 메모리와 그 제조방법
도 1A는 제 1의 종래 기술의 비휘발성 메모리 장치의 제조에서 패턴을 도시하는 평면도.
도 1B는 도 1A의 라인(IB-IB)을 따른 단면도.
도 2A는 제 2의 종래 기술의 비휘발성 메모리 장치의 제조에서의 패턴을 도시하는 평면도.
도 2B는 도 2A의 라인(IIB-IIB)을 따른 단면도.
도 3A는 본 발명에 따른 비휘발성 반도체 메모리의 제 1의 실시예의 제조에서의 패턴을 도시하는 평면도.
도 3B는 도 3A의 라인(IIIB-IIIB)를 따른 단면도.
도 4A는 본 발명에 따른 비휘발성 반도체 메모리장치의 제 1의 실시예의 제조에서의 패턴을 도시하는 평면도.
도 4B는 도 3A의 라인(IVB-IVB)을 따른 단면도.
도 5A는 도 4A 및 도 4B에서 도시된 단계 이후의 공정 단계에서의 패턴을 도시하는 평면도.
도 5B는 도 5A의 라인(VB-VB)을 따른 단면도.
도 6은 도 5A 및 도 5B에서 도시된 단계 이후의 공정 단계를 도시하는 단면도.
도 7은 본 발명에 따른 비휘발성 반도체 메모리 장치의 제 2의 실시예를 도시하는 단면도.
도 8은 본 발명에 따른 비휘발성 반도체 메모리 장치의 제 2의 실시예의 제조에서의 공정 단계를 도시하는 단면도.
도 9는 도 8에 도시된 공정 단계 이후의 공정 단계를 나타내는 단면도.
*도면의 주요부분에 대한 부호의 설명*
1, 51:실리콘 기판9, 59:층간 절연층
10, 60:접촉홀11, 61:비트 라인
12:제 1의 마스크52:터널 게이트 산화층
55:산화층62:필드 패턴
70:접촉 패턴3a, 3b, 53a, 53b:플로팅 게이트
4s, 54s:제 1의 소스 영역4d, 54d:제 1의 드레인 영역
8s, 58s:제 2의 소스 영역8d, 58d:제 2의 드레인 영역
17a, 17b, 37a, 37b, 57a, 57b:제어 게이트
56a, 56b:저항 마스크63a, 63b:플로팅 게이트 패턴
67a, 67b:제어 게이트 패턴
[발명의 목적]
[발명이 속하는 기술분야 및 그 분야의 종래기술]
[발명의 분야]
본 발명은 전기적으로 데이터를 기록 및 소거할 수 있는 비휘발성 반도체 메모리 장치와, 그 제조 방법에 관한 것이다. 특히, 본 발명은 각 메모리 셀의 특성동요(fluctuation)의 발생을 방지하기 위한 플로팅 게이트 및 제어 게이트를 구비하는 비휘발성 반도체 메모리 장치와, 그 제조 방법에 관한 것이다.
[종래 기술의 설명]
종래에 있어서, 플로팅 게이트와 제어 게이트를 구비하는 메모리 장치는 전기적으로 데이터를 기록 및 소거할 수 있는 메모리 장치로서 제안되었다(US 특허 No. 3,984,822). 이것은 하기에 제 1의 종래 기술로서 참조될 것이다. 도 1A는 제 1의 종래 기술의 비휘발성 반도체 메모리의 제조에서 패턴을 도시하는 평면도이고, 도 1B는 도 1A의 라인(IB-IB)을 따라 취해진 단면도이다. 실리콘 기판(1)의 표면상에, 터널 게이트 산화층(2)은 두 위치에서 선택적으로 형성된다. 게이트 산화층(2) 상에, 플로팅 게이트(3a, 3b)가 형성된다. 실리콘 기판의 표면에서, 인접한 게이트 산화층(2)까지 연장하는 영역 내에서, n형의 저농도 확산층의 제 1의 드레인 영역(4d)과 제 1의 소스 영역(4s)이 형성된다. 상기 제 1의 드레인 영역(4d)과 제 1의 소스 영역(4s) 각각의 중앙 부분의 표면에서 n형의 고농도 확산층의 제 2의 드레인 영역(8d)과 제 2의 소스 영역(8s)이 형성된다.
플로팅 게이트(3a, 3b)의 표면 상에 절연층(5)이 형성된다. 상기 절연층(5)을 통해, 제어 게이트(17a, 17b)가 제공된다. 상기 제어 게이트(17a, 17b)는 상기 플로팅 게이트(3a, 3b)의 위쪽에서부터 측면(side surface)을 덮는다. 제어 게이트(17a, 17b)의 끝 부분(tip end)은 상기 실리콘 게이트(1) 위로 연장한다. 이들 플로팅 게이트(3a, 3b)와 대응하는 제어 게이트(17a, 17b)에 의해 메모리 셀이 구성된다.
제어 게이트(17a, 17b)의 표면 상에 BPSG 층의 층간 절연층(9)이 형성된다. 상기 층간 절연층(9)은 상기 제 2의 드레인 영역(8d)과 접촉하고 있는 영역에서 접촉홀(contact hole; 10)을 형성한다. 비트 라인(11)은 상기 층간 절연층(9)의 표면을 덮는 전체 영역에서 상기 접촉홀(10)을 덮으면서 형성된다. 이것에 의해, 접촉홀(10)을 통해서, 상기 비트 라인(11)과 상기 제 2의 드레인 영역은 접속된다. 상기 제 2의 소스 영역(8s)은 소스 라인에 접속된다(도시되지 않음).
비휘발성 반도체 메모리의 제조 방법은 하기에 상술될 것이다. 먼저, 선정된 (predetermined) 패턴을 갖는 제 1의 마스크(12)가 실리콘 기판(1) 상에 선택적으로 형성된다. 상기 제 1의 마스크(12)를 이용해서, (도시되지 않은) 장치 영역이 상기 실리콘 기판(1)의 표면에서 정의된다. 그 다음, 산화층과 다결정 실리콘 층이 상기 장치 영역 상에 형성된다. 상기 다결정 실리콘 층 위쪽으로, 선정된 패턴을 갖는 제 2의 마스크(13a, 13b)가 형성된다. 상기 제 2의 마스크(13a, 13b)를 이용해서, 상기 다결정 실리콘 층과 상기 산화층은 연속적으로 에칭되어 플로팅 게이트(3a, 3b)와 터널 게이트 산화층(2)을 형성하게 된다.
그 다음으로, 열 확산 또는 이온 주입에 의해, 상기 제 1의 드레인 영역(4d)과 제 1의 소스 영역(4s)이 상기 터널 게이트 산화층(2)까지 연장하는 영역 내의 실리콘 기판(1)의 표면에서 형성된다. 그 후, 전체 표면 위로, 제어 게이트가 될 절연층과 다결정 실리콘 층이 형성된다. 다결정 실리콘 층 상에서, 도 1A에 도시된 패턴의 제 3의 마스크(27a, 27b)가 형성된다. 그 다음, 상기 제 3의 마스크(27a, 27b)를 이용해서, 상기 다결정 실리콘 층이 사진 석판 방법에 의해 선택적으로 에칭되어 제어 게이트(17a, 17b)를 형성하게 된다.
그 다음, 기판(1)의 위쪽 면에서부터 이온 주입 등을 수행함으로서, 제 2의 드레인 영역(8d)과 제 2의 소스 영역(8s)이 기판(1)의 표면에서 형성된다. 전체 표면에 걸쳐서, BPSG 층이 형성된다. BPSG 층 위쪽에 선정된 패턴을 갖는 제4의 마스크(20)가 형성된다. 그 다음, 상기 제 4의 마스크(2)를 이용해서, 접촉홀(10)이 상기 BPSG층 내에 형성되어 층간 절연층을 형성하게 된다. 또한, 전체 표면에 걸쳐서, 전도층이 형성된다. 전도층 위에서, 선정된 패턴의 제 5의 마스크(21)가 형성된다. 상기 제 5의 마스크(31)를 이용해서, 상기 전도층 에칭되어 비트 라인(11)을 형성하게 된다.
상기 상술된 바와 같이 구성된 비휘발성 반도체 메모리 장치에 있어서, 상기 제어 게이트(17a, 17b)에 인가될 전압은 트랜지스터의 전도 상태를 변화시키기 위해 전하를 플로팅 게이트(3a, 3b)로 주입하도록 제어된다. 변화하는 상태에 따라, 상기 메모리 장치는 0 또는 1의 데이터를 저장한다.
상기 상술된 바와 같은 제 1의 종래 기술의 메모리 장치의 제조 방법에서, 상기 제 3의 마스크(27a, 27b)가 제어 게이트(17a, 17b)용으로 형성될때, 상기 제 3의 마스크(27a, 27b)는 플로팅 게이트(3a, 3b)와 정렬되어 위치해야만 한다. 따라서, 상기 메모리 셀의 인접한 방향에서(라인(IB-IB)을 따른 방향에서) 잘못된 정렬 상태를 고려해서 여백(margin)을 제공하는 것이 필요하다.
예를들면, 이 방향에서 정렬의 정밀도가 ±0.2㎛일 때, 상기 제 3의 마스크(27a, 27b)는 플로팅 게이트(3a, 3b)의 양 측면 에지의 위치에 대해서 각각 0.2㎛만큼 크게 예비적으로 형성되어야만 한다. 또한, 이러한 여백에 대해서, 상기 접촉홀(10)의 구멍 치수는 작게 되도록 미리 디자인 되어야만 한다. 결과적으로, 상기 비트 라인(11)과 제 2의 드레인 영역(8d) 사이의 접촉 저항은 증가된다. 한편, 접촉홀(10)에 대한 만족스러운 구멍 영역을 확실하게 제공하려고 할 때, 플로팅 게이트(3a, 3b) 사이의 간격이 증가해서 각 메모리 셀의 크기를 증가하게 된다.
상기 언급된 문제점을 해결할 수 있는 다른 비휘발성 반도체 메모리 장치가 제안되었다. 이것은 하기에 제 2의 종래 기술로서 언급될 것이다. 도 2A는 상기 제 2의 종래 기술의 비휘발성 반도체 장치의 제조에서의 패턴을 도시하는 평면도이고, 도 2B는 도 2A의 라인(IIB-IIB)을 따라 취해진 단면도이다. 도 2A 및 도 2B에 도시된 제 2의 종래 기술은 제어 게이트(17a, 17b)의 배치에서만 도 1A 및 도 1B에 도시된 제 1의 종래의 기술과 차이가 난다. 따라서, 도 1A 및 도 1B에 도시된 소자와 유사한 소자는 유사한 도면 부호로 식별될 것이고 이러한 공통된 소자에 대한 상세한 설명은 단순화를 위해서 생략될 것이다.
제 2의 종래의 기술에서, 제어 게이트(37a, 37b)를 형성하기 위한 제 3의 마스크(47a, 47b)에서, 컷-아웃(cut-out)이 패턴의 일부에서 형성된다. 이것에 의해, 접촉홀이 형성되는 측면에서 제어 게이트(37a 37b)의 끝부분은 상기 플로팅 게이트(3a, 3b)의 위쪽 표면 상에 위치한다. 따라서, 상기 제 1의 종래 기술에서의 구멍치수보다 큰 구멍 치수를 갖는 접촉홀(10)은 컷-아웃에 의해 제공된 공간 내에서 형성될수 있다.
상기 상술된 바와 같이 구성된 제 2의 종래의 기술에서, 접촉홀(10)의 구멍치수가 크기 때문에, 비트 라인(11)과 제 2의 드레인 영역(8d) 사이의 접촉 저항의 증가는 방지될 수 있다. 증가된 구멍 치수라 할지라도, 상기 접촉홀(10)은 제어 게이트(37a, 37b)에 대해 방해하지 않는다. 따라서, 플로팅 게이트(3a, 3b) 사이의 간격을 크게 할 필요가 없다. 그러므로 메모리 크기는 감소될 수 있다.
그러나, 도 2A 및 도 2B에 도시된 제 2의 종래 기술에서, 만약 제어 게이트를 형성하기 위한 상기 제 3의 마스크(47a, 47b)가 도 2A의 화살표(C)에 의해 도시된 방향에서 잘못 정렬되면, 각각의 플로팅 게이트(3a, 3b)의 위쪽 표면의 위에 정렬되는 제어 게이트(37a, 37b)의 끝부분은 잘못 정렬된(방향(C)) 쪽을 향해 오프셋된다. 이때, 플로팅 게이트(3a)와 정렬된 제어 게이트(37a)의 영역과 플로팅 게이트(3b)와 정렬된 제어 게이트(37b)의 영역은 서로 상이하게 된다. 결과적으로, 플로팅 게이트(3a)와 제어 게이트(37a) 사이의 용량값과 플로팅 게이트(3b)와 제어 게이트(37b) 사이의 용량값은 서로 다르게 된다.
일반적으로, 제 2의 종래 기술의 비휘발성 반도체 메모리 장치에서, 예를 들면 기록을 행할 때, 상기 제어 게이트(37a, 37b)로 전압이 인가되면, 플로팅 게이트(3a, 3b)내에 전위가 유도된다. 플로팅 게이트(3a, 3b)에서 이렇게 전위가 유도되는 상황에서, 채널은 소스 영역(4s, 8s)과 드레인 영역(4d, 8d) 사이에서 형성된다. 그러면, 소스와 드레인 사이를 흐르는 전자 중에서, 뜨거운 전자(hot electron)는 플로팅 게이트(3a, 3b) 내에서 주입된다.
이때, 주입될 뜨거운 전자의 양은 플로팅 게이트(3a, 3b)의 전위에 따라 상당히 가변적이다. 따라서, 기록 레벨(플로팅 게이트 내의 전자의 양)을 일정하게 하기 위해서, 플로팅 게이트의 전위를 일정하게 할 필요가 있다. 플로팅 게이트의 전위는 제어 게이트의 전위 및 플로팅 게이트와 제어 게이트 사이에서 연결되는 용량에 상당이 의존한다. 따라서, 만약 각 메모리 셀 사이의 용량값이 상이하게 되면, 메모리 셀의 기록 레벨은 상이하게 된다. 결과적으로, 판독 스피드와 소거 스피드의 동요(fluctuation) 가 유발되어 반도체 메모리의 특성 동요(fluctuation)의 결과로 나타난다.
[발명이 이루고자 하는 기술적 과제]
[발명의 요약]
따라서 인접한 게이트의 접촉 영역에서 저항을 줄이고, 메모리 셀의 다운-사이징을 허용하며, 각 메모리 셀의 특성 동요(fluctuation)를 제거할 수 있는 비휘발성 반도체 메모리 장치와 그 제조 방법을 제공하는 것이 본 발명의 목적이다.
본 발명에 의하면, 플로팅 게이트와 제어 게이트를 갖는 비휘발성 반도체 메모리 장치는 반도체 기판, 및 상기 반도체 기판 상에 형성된 메모리 셀을 구비한다. 각 메모리 셀은 상기 반도체 기판의 표면에 선택적으로 형성된 터널 절연층을 포함한다. 플로팅 게이트는 터널 절연층의 표면 상에 형성된다. 상기 플로팅 게이트는 위쪽 표면과 한쌍의 측면(side surface)을 갖는다. 절연층은 상기 플로팅 게이트 상에 형성된다. 제어 게이트는 절연층 상에서 상기 플로팅 게이트의 위쪽 표면과 측면의 적어도 일부분을 정렬하는 부분에서만 형성된다.
상기 제어 게이트는 절연층 상에서 위쪽 표면과, 한 측면, 및 다른 측면의 위쪽 부분과 정렬되는 부분에서만 형성될 수도 있다. 또한, 상기 제어 게이트에 전기적으로 접속된 측면 제어 게이트(a side control gate)는 상기 플로팅 게이트의 측면과 정렬되는 부분에서 형성될 수도 있다.
상기 반도체 메모리는 반도체 기판의 표면 상에 형성된 층간 절연층과 메모리 셀을 포함할 것이다. 상기 층간 절연층은, 인접한 메모리 셀 사이에서, 상기 반도체 기판의 표면에 노출된 접촉홀을 구비할 것이다. 또한, 비트 라인은 접촉홀의 내부와 층간 절연층의 표면 상에 형성되고 상기 접촉홀을 통해 반도체 기판에 접촉될 것이다.
본 발명에 의하면, 플로팅 게이트 및 제어 게이트를 갖는 비휘발성 반도체 메모리 장치의 제조 방법은 반도체 기판 상에 형성되는 메모리 셀을 형성하는 단계를 포함한다. 각 메모리 셀을 형성하는 단계는 상기 반도체 기판의 표면 상에 터널 절연층을 형성하는 단계를 포함한다. 그 다음, 플로팅 게이트가 상기 터널 절연층의 표면 상에 선택적으로 형성된다. 상기 플로팅 게이트는 위쪽 표면과 한쌍의 측면을 갖는다. 그 다음, 절연층이 상기 플로팅 게이트 상에 형성된다. 다음으로, 제어 게이트 물질층(control gate material layer)은 상기 절연층 상에 형성된다. 그 다음, 마스크가 상기 제어 게이트 물질층 상에 형성되는데, 상기 마스크는 상기 플로팅 게이트의 크기 보다 크다. 다음으로, 상기 제어 게이트 물질층은 상기 마스크를 이용해서 이방성(anisotropic) 에칭을 겪게 된다. 그 후, 마스크를 이용한 등방성 에칭을 수행함으로서 상기 플로팅 게이트의 측면의 하부 단부로부터 기판과 평행하게 뻗어있는 제어 게이트 물질층의 일부를 제거함으로서 제어 게이트가 형성된다.
상기 제조 방법은 제어 게이트의 형성 단계 이후에 상기 제어 게이트와 절연층 상에 층간 절연층을 형성하는 단계를 더 포함할 것이다. 그 다음으로, 반도체 기판의 표면을 노출시키는 접촉홀이 인접한 메모리 셀 사이에서 층간 절연층 내에 제공될 것이다. 그 다음, 비트 라인이 접촉홀 안쪽과 층간 절연층의 표면에 형성될 것이다. 상기 비트 라인은 접촉홀을 통해 반도체 기판에 접속될 것이다.
상기 제조 방법은 제어 게이트의 형성 후에 제어 게이트와 절연층의 표면 상에 측면 제어 게이트 물질층(side control gate material layer)을 형성하는 단계를 더 포함할 것이다. 그러면, 측면 제어 게이트는 이방성 에칭에 의해 반도체 기판과 평행하게 측면 제어 물질층의 일부를 제거함으로서 플로팅 게이트의 측면과 정렬되는 부분에서 형성될 것이다.
상기 제조 방법은 측면 제어 게이트를 형성하는 단계 이후에 제어 게이트, 측면 제어 게이트 및 절연층 상에 층간 절연층을 형성하는 단계를 더 포함할 것이다. 그러면, 반도체 기판의 표면을 노출 시키기 위한 접촉홀은 인접한 메모리 셀 사이에서 층간 절연층 내에 형성될 것이다. 비트 라인은 접촉홀의 안쪽과 층간 절연층의 표면 상에 형성될 것이다. 상기 비트 라인은 접촉홀을 통해 반도체 기판에 접속될 것이다.
본 발명에 있어서, 상기 제어 게이트는 위쪽 표면과 플로팅 게이트의 측면의 적어도 일부를 정렬시키는 부분에서만 형성된다. 플로팅 게이트의 측면의 하부 단부에서 기판과 평행하게 뻗어있는 상기 제어 게이트는 존재하지 않는다. 따라서, 메모리 셀 사이에 형성된 접촉홀의 구멍 크기는 크게 될 수 있다. 따라서, 접촉영역 내의 접촉 저항은 감소될 수 있다. 또한, 메모리 셀의 크기는 장치의 높은 패키지 밀도를 형성할 수 있도록 감소될 수 있다.
한편, 측면 제어 게이트가 플로팅 게이트의 측면과 정렬되는 부분에서 형성될 때, 상기 플로팅 게이트 및 제어 게이트 또는 측면 제어 게이트의 정렬 영역은 큰 용량을 획득할 수 있을 정도로 크게 된다.
본 발명의 제조 방법에 있어서, 등방성 에칭을 수행함으로서 상기 플로팅 게이트의 측면의 하부 단부에서 기판과 평행하게 뻗어 있는 제어 게이트 물질층의 부분은 제어 게이트를 형성한다. 따라서, 접촉 영역 내의 접촉 저항은 감소될 수 있다. 또한, 메모리 셀의 크기는 장치의 고 패키지 밀도를 성취할 수 있을 정도로 감소될 수 있다. 또한, 제어 게이트의 제조 시 마스크의 여백(margin)을 감소시킨 상태에서, 마스크의 정렬에서 잘못이 발생하더라도, 플로팅 게이트, 및 제어 게이트 또는 측면 제어 게이트의 정렬 영역은 각 메모리 셀에서 일정하게 될 수 있다. 따라서, 각 메모리 셀의 용량은 균일하게 되어 기록 및 판독 동작의 속도를 일정하게 되고 특성 동요(fluctuation)의 발생을 방지한다.
본 발명은 수반되는 도면과 연계해서 하기에 상술되는 양호한 실시예로부터 더 자세히 이해될 수 있지만, 하기의 실시예는 본 발명을 제한하려는 것이 아니라 본 발명에 대한 설명과 이해를 돕기 위한 것이다.
[발명의 구성 및 작용]
본 발명은 수반되는 도면과 연계해서 본 발명의 양호한 실시예를 통해 하기에 더욱 상세히 설명될 것이다. 하기의 상술에서, 여러 특정 상세는 본 발명의 완전한 이해를 돕기 위한 것이다.
그러나 이러한 특정 상세 없이도 기술적인 분야에서 능숙한 지는 본 발명을 실시할 수 있음이 명백할 것이다. 다른 사실로는, 본 발명을 불필요하게 모호하게 하지 않기 위해서 널리 공지된 구조는 자세히 도시되지 않았다.
도 3A는 본 발명에 따른 비휘발성 반도체 메모리 장치의 제 1의 실시예의 제조에서의 패턴을 도시하는 평면도이고, 도 3B는 도 3A이 라인(IIIB-IIIB)을 따른 단면도이다.
실리콘 기판(51)의 표면 상에서, 터널 게이트 산화층(52)이 100Å의 두께로 선택적으로 형성된다. 게이트 산화층(52)의 표면에서, 두께 1500Å의 다결정질 실리콘층의 플로팅 게이트(53a, 53b)가 형성된다. 또한, 플로팅 게이트(53a, 53b)까지 뻗어있는 영역 내의 실리콘 기판(51)의 표면에서, n형의 저농도 확산층의 제 1의 드레이 영역(54d)과 제 1의 소스 영역(54s)이 각각 형성된다. 이들 제 1의 드레인 영역(54d)과 제 1의 소스 영역(54s) 내에서, 제 2의 드레인 영역(58d)과 제 2의 소스 영역(58s)이 각각 형성된다.
200Å의 층 두께의 산화층(55)이 플로팅 게이트(53a, 53b) 표면과 기판(51)의 표면의 일부를 덮으면서 형성된다. 산화층(55) 상에서, 1000Å의 층두께의 다결정 실리콘층의 제어 게이트(57a, 57b)가 선택적으로 형성된다. 이들 제어 게이트(57a, 57b)는 상기 플로팅 게이트(53a, 53b)의 위쪽 표면과, 한 측면과 정렬하는 전체 부분 및 다른 측면의 위쪽 부분과 정렬하는 부분에서 형성된다.
전체 표면을 통해서, BPSG층이 5000Å의 두께로 형성된다. 접촉홀(60)은 제 2의 드레인 영역(58d)과 접촉하는 영역에서 BPSG 내에 형성되어 층간 절연층(59)을 형성한다. 이들 표면 상에서, 비트 라인이 선택적으로 형성된다. 이것에 의해, 상기 비트 라인(61)은 접촉홀(60)을 통해 제 2의 드레인 영역(58d)에 접속된다.
상기 상술된 바와 같이 구성된 비휘발성 반도체 장치의 제 1의 실시예는 실리콘 기판(51)의 표면과 정렬하는 영역으로 뻗지 않는 끝부분을 갖는 제어 게이트(57a, 57b)를 갖는다. 제어 게이트(57a, 57b)의 나머지 끝부분은 플로팅 게이트(53a, 53b)의 측면 상에서 정렬되고 측면의 일부만을 덮는다. 따라서, 이러한 점에서, 도시된 실시예는 도 1A 및 도 1B에 도시된 제 1의 종래의 기술 및 도 2A 및 도 2B에 도시된 제 2의 종래의 기술과는 상이한 구조를 갖는다.
도 4A 내지 도 6은 비휘발성 반도체메모리의 제 1의 실시예의 제조 방법을 순서대로 도시한다. 도 4A 및 도 5A는 제조에서의 패턴을 도시하는 평면도이고, 도 4B 및 도 5B는 도 4A의 라인(IVB-IVB) 및 도 5A의 라인(VB-VB)을 따른 단면도이다. 도 6은 도 5A 및 도 5B에 도시된 제조 단계 이후의 단계를 도시하는 단면도이다.
도 4A 및 도 4B에 도시된 바와 같이, 먼저, 실리콘 기판(51)의 표면 상에서, 필드 패턴(62)이 선택적으로 형성된다. 이 필드 패턴(62)을 이용해서, 장치 분리 영역(device isolation region)(도시되지 않음)이 LOCOS 방법을 통해 상기 실리콘 기판(51)의 표면에서 정의된다. 그 다음, 실리콘 기판(51)의 표면의 열처리를 통해 제 1의 산화층이 전체 표면에 걸쳐서 형성된다. 상기 제 1의 산화층의 표면 위로 불순물을 포함하는 제 1의 다결정 실리콘 층이 1500Å의 두께로 성장한다.
그 후, 상기 제 1의 다결정 실리콘층 상에서, 플로팅 게이트 패턴(63a, 63b)이 형성된다. 이들 플로팅 게이트 패턴(63a, 63b)을 이용함으로서, 상기 제 1의 다결정 실리콘층 및 상기 제 1의 산화층이 사진 석판 기술(photolithographic technology)을 통해 연속적으로 에칭되어 플로팅 게이트(53a, 53b) 및 터널 게이트 산화층(52)을 형성한다. 그 후, 상기 실리콘 기판(51)의 위쪽면으로부터, 인(phosphorous)이 열확산 또는 이온 주입에 의해 기판으로 주입되어 인접한 게이트 산화층(52)까지 뻗어있는 영역 내에서 저농도 확산층의 제 1의 드레인 영역(54d)과 제 1의 소스 영역(54s)을 형성한다.
그 후, 도 5A 및 도 5B에 도시된 바와 같이, 전체 표면에 걸쳐서, 200Å 두께의 제 2의 산화층(55)이 CVD법을 통해 형성된다. 상기 제 2의 산화층 위로 불순물을 포함하는 제 2의 다결정 실리콘 층이 1000Å의 두께로 성장한다. 상기 제 2의 산화층은 산화층 및 질화물층의 엷은 층(laminated layer)일 수도 있다. 그 다음, 이들 표면 상에 제어 게이트 패턴(67a, 67b)이 형성된다. 이들 패턴(67a, 67b)에 의해 저항 마스크(resist mask) (56a, 56b)가 형성된다. 이들 저항 마스크(56a, 56b)의 폭은 플로팅 게이트(53a, 53b)의 게이트 폭보다 크게 형성된다.
도시된 실시예에서, 상기 저항 마스크(56a, 56b)는 도 5A의 화살표(D)로 도시된방향으로 플로팅 게이트(53a, 53b)에 대해서 잘못 정렬되었다. 이렇게 잘못 정렬되는 것은 현재 약 0.1 내지 0.2㎛ 크기의 사진 석판 장치의 수행능력에 달려있다.
그 다음으로, 상기 저항 마스크(56a, 56b)를 이용해서, 상기 제 2의 다결정실리콘 층이 이방성 에칭을 받아서 예비 제어 게이트(preliminary controlgate; 57)를 형성하게 된다. 그 다음, 도 6에 도시된 바와 같이, 상기 저항 마스크(56a, 56b)를 다시 이용해서, 상기 예비 제어 게이트의 등방성 에칭이 수행된다. 상기 예비 제어 게이트(57)는 상기 저항 마스크(56a, 56b)로 덮여 있지 않은 끝부분부터 에칭된다. 즉, 예비 제어 게이트(57)에 대해서, 측면 에칭이 수행된다. 측면 에칭은 끝부분이 상기 플로팅 게이트(53a, 53b)의 측면과 정렬되어 위치하는 곳까지 계속된다. 도시된 실시예에서, 상기 저항 마스크(56a, 56b)의 잘못 정렬된 면(D면)에서, 에칭은 에비 제어 게이트(57)가 상기 실리콘 기판(51)의 표면과 정렬된 부분까지 완전하게 에칭될 때까지 계속된다. 따라서, 예비 제어 게이트(57)내의 잘못 정렬된 면과 반대 면에서, 상기 플로팅 게이트(53a, 53b)의 측면의 일부가 에칭된다.
그 후, 상기 저항 마스크(56a, 56b)가 제거된다. 도 6에 도시된 바와 같이, 상기 실리콘 기판(51)의 위쪽에서부터, 비소가 이온 주입에 의해 기판(51)의 표면내에 도핑되어 고농도 확산층의 제 2의 드레인 영역(58d)과 제 2의 소스 영역(58s)을 형성한다. 또한, 전체 표면에 걸쳐서, BPSG층이 5000Å의 두께로 성정한다. 상기 BPSG 층 사에서, 접촉 패턴(70)이 형성된다.
상기 접촉 패턴(70)을 이용해서, 상기 제 2의 드레인 영역(58d) 및 그 위에 형성된 상기 BPSG층과 접촉하는 제 2의 산화층(55)에서, 접촉홀(60)이 형성되어 층간 절연층(59)을 형성한다. 그 다음, 알루미늄층이 스퍼터링에 의해 전체 표면에 걸쳐서 형성되고, 비트 라인 패턴(71)이 그 표면 위에 형성된다. 상기 패턴(71)을 이용해서, 알루미늄층이 에칭되는 비트 라인(61)을 형성한다.
따라서, 본발명에 따른 비휘발성 반도체 메모리 장치의 제 1의 실시예에 있어서, 제어 게이트(57a, 57b)의 형성 폭은 플로팅 게이트(53a, 53b)의 폭과 양 측면에서 제어 게이트의 층 두께를 확실히 제공할 필요가 있다. 상기 제어 게이트(57a, 57b)의 마스크(제어 게이트 패턴(67a, 67b))의 제조동안 여백은 상기 제어 게이트(57a, 57b)의 층 두께와 동일하게 된다. 즉, 상기 제어 게이트(57a, 57b)의 층 두께가 0.1㎛라고 가정하면, 한쪽 여백은 0.1㎛일 것이고, 과도한 여백(over-margin)은 불필요하게 된다. 결과적으로, 플로팅 게이트(53a)와 제어 게이트(57a) 사이 및 플로팅 게이트(53b)와 제어 게이트(57b) 사이의 간격, 즉 인접한 메모리 셀 트렌지스터 사이의 간격은 메모리 셀의 다운-사이징에 의해 고밀도 패키지 밀도를 수행하도록 감소될 수 있다.
상기 제어 게이트(57a, 57b)는 실리콘 기판(51)과 평행하게 뻗어있는 부분(끝부분)에서 측면 에칭에 의해 플로팅 게이트(53a, 53b)의 측면 부분에서부터 제거된다. 따라서, 인접한 메모리 셀 사이의 기판(51)의 표면과 정렬된 영역에서, 상기 제어 게이트는 존재하지 않는다. 따라서, 상기 메모리 셀 사이의 거리가 작더라도, 접촉홀(60)의 구멍 크기는 크게 될 수 있다. 또한 비트 라인(61)과 제 2의 드레인 영역(58d) 사이의 접촉 저항은 감소될 수 있다.
또한, 상기 제어 게이트의 마스크(67a, 67b)가 잘못 정렬될 때라도, 각 메모리 셀의 플로팅 게이트(53a, 53b)에 대한 제어 게이트(57a, 57b)의 오프셋 양은 서로 동일하게 된다. 이때, 상기 제어게이트(57a, 57b)는 상기 기판과 평행하게 뻗어있는 부분에서 상기 플로팅 게이트의 표면의 하부단부에서부터 제거되고, 상기 플로팅 게이트(53a, 53b)의 한 측면 상에 형성된 상기 제어 게이트(57a, 57b)의 일부는 에칭에 의해 제거될 것이다. 이러한 경우라도, 각 메모리 셀에서 제어 게이트(57a, 57b) 및 플로팅 게이트(53a, 53b)의 정렬 영역은 서로 동일하게 된다. 따라서, 각 메모리 셀의 용량값은 동일하게 된다. 그러므로, 판독 속도 및 소거 속도의 동요(fluctuation)는 전체 반도체 메모리의 특성은 일정하게 하도록 제공될 수 있다.
제어 게이트(57a, 57b)를 형성하기 위한 저항 마스크(56a, 56b)의 위치의 정확도가 0.2㎛+｜-0.2㎛｜의 범위 내에서 최대 일탈(maximum deviation)인 ±0.2㎛일 때, 제어 게이트의 측면 에칭이 수행될 수 있다. 한편, 잘못된 정렬이 유발되지 않으면, 도5에 도시된 저항 마스크(56a, 56b)의 위치는 플로팅 게이트(53a, 53b)에 대해서 대칭으로 되어 상기 플로팅 게이트(53a, 53b)의 양측에서 상기 제어게이트(57a, 57b)의 길이를 일정하게 한다. 따라서, 상기 제어 게이트(57a, 57b)는 상기 플로팅 게이트(53a, 53b)의 측면과 전체 또는 부분적으로 정렬하는 부분에서 균일하게 형성된다.
도 7은 본 발명에 따른 비휘발성 반도체 메모리의 제 2의 실시예의 단면도이다. 도 7에 도시된 제 2의 실시예에서, 도 3A 및 도 3B에 도시된 제 1의 실시예에서의 소자와 유사한 소자는 본 발명의 명확한 이해를 돕기 위해서 유사한 도면부호로 식별될 것이다.
제 2의 실시예에서, 제 1의 실시예의 플로팅 게이트(53a, 53b)의 양 측면에서, 측면 제어 게이트(64a, 64b)는 상기 플로팅 게이트의 측면과 정렬되는 부분에서 정렬된다. 측면 제어 게이트(64a, 64b)는 각각 플로팅 게이트(53a, 53b)의 층 두께와 동일한 층 두께를 갖는다.
도 8 및 도 9는 도 7에 도시된 비휘발성 반도체 메모리 장치의 제 2의 실시예의 제조를 공정 순서대로 도시하는 단면도이다. 먼저, 도 4a 내지 도 6에 도시된 공정을 통해, 제어 게이트(57a, 57b)가 형성된다. 그 다음, 도 8에 도시된 바와 같이, 저항 마스크(56a, 56b)가 제거된다. 실리콘 기판(51)의 위쪽으로부터 비소가 이온 주입에 의해 기판(51)의 표면 상에 도핑되어 고농도 확산층의 제 2의 드레인 영역(58d)과 제 2의 소스 영역(58s)을 형성한다. 다음으로, 전체 표면에 걸쳐서, 불순물을 포함하는 다결정질 실리콘층(64)이 500Å의 두께로 성장한다. 이것에 의해, 플로팅 게이트(53a, 53b)의 측면과 정렬하는 부분에서, 다결정질 실리콘 층(64)이 제어 게이트(57a, 57b)에 의해 덮여 있지 않은 영역에서 균일하게 성장한다. 상기 다결정질 실리콘 층(64)은 상기 제어 게이트(57a, 57b)에 전기적으로 접속된다.
그 다음, 도 9에 도시된 바와 같이, 다결정질 실리콘 층(64)의 이방성 에칭이 층 두께(500Å)에 대해 수행된다. 상기 반도체 기판에 평행한 다결정질 실리콘 층(64)이 에칭에 의해 제거된다. 이것에 의해, 상기 다결정질 실리콘(64)은 상기 플로팅 게이트(53a, 53b)의 측면과 정렬되는 부분에서만 남게되고, 측면 제어 게이트(64a, 64b)가 형성된다. 그 다음, 비휘발성 반도체 메모리 장치의 제 1의 실시예와 유사하게, 층간 절연층(59), 접촉홀(60) 및 비트 라인(61)을 형성함으로서, 도 7에 도시된 바와 같은 비휘발성 반도체 메모리 장치의 제 2의 실시예가 제조될 수 있다.
상기 언급된 바와 같이 구성된 비휘발성 반도체 메모리의 제 2의 실시예에서, 제어 게이트는 측면 제어 게이트(64a, 64b)로 형성되고, 상기 제어 게이트(57a, 57b)는 플로팅 게이트(53a, 53b)의 측면 및 위쪽 표면과 정렬하는 모든 부분에서 나타난다. 따라서, 모든 메모리 셀에서, 플로팅 게이트(53a, 53b)의 전체 표면이 제어 게이트(57a, 57b) 또는 측면 제어 게이트(64a, 64b)로 덮여지기 때문에, 전체 표면을 이용하는 용량이 얻어질 수 있다.
본 발명이 실시예를 통해 설명되고 상술되었지만, 기술적인 분야에서 능숙한자는 본 발명의 취지 및 영역을 벗어나지 않으면서 본 발명의 실시예의 다른 변형, 생략 및 첨가가 이루어 질 수 있음을 알 수 있을 것이다. 그러므로, 본 발명은 상기 상술된 특정 실시예에 제한되는 것이 아니라 첨부된 청구의 범위에서 나타나는 특징에 관한 본 발명의 영역 내에서 실시될 수 있는 모든 가능한 실시예를 포함하는 것으로 이해되어 져야 한다.

Claims (14)

  1. 플로팅 게이트 및 제어 게이트를 가진 비휘발성 반도체 메모리 장치에 있어서,
    반도체 기판과 상기 기판상에 형성된 메모리 셀을 포함하며;
    상기 각 메모리 셀은,
    상기 반도체 기판의 표면 상에 선택적으로 형성된 터널 절연층,
    상기 터널 절연층의 표면 상에 형성되고, 위쪽 표면과 한 쌍의 측면을 구비하는 플로팅 게이트,
    상기 플로팅 게이트 상에 형성되는 절연층,
    상기 플로팅 게이트의 상부면 및 측면의 적어도 한 부분과 정렬하는 부분에서만 상기 절연층 상에 형성되는 제어 게이트및 상기 제어 게이트에전기적으로 접속되고 상기 플로팅 케이트의 픅면과 정렬하는 부분에 형성된 측면 제어 게이트를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 제어 게이트는 상부면과 하나의 측면, 및 다른 측면의 상부에 정렬하는 부분에서 상기 절연층 상에 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 반도체 기판과 메모리 셀의 표면 상에 형성되며, 인접한 메모리 셀 사이에서 상기 반도체 기판의 표면에 노출된 접촉홀을 가진하는 층간 절연층과,
    상기 접촉홀의 내측 및 상기 층간 절연층의 표면 상에 형성되며, 상기 접촉홀을 통해 상기 반도체 기판에 접속되는 비트 라인을 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  4. 제 1항에 있어서, 상기 플로팅 게이트 및 상기 제어 게이트는 다결정 실리콘으로 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  5. 제 1항에 있어서, 상기 터널 산화층은 산화층인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  6. 제 1항에 있어서, 상기 절연층은 산화층인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  7. 제 1항에 있어서, 상기 절연층은 산화층 및 질화물층의 얇은 층(laminated layer)인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  8. 제 1항에 있어서, 상기 측면 제어 게이트는 다결정 실리콘으로 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  9. 제 3항에 있어서,
    상기 층간 절연층은 BPSG 층인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  10. 제 3항에 있어서,
    상기 비트 라인은 알루미늄 층으로 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  11. 반도체 기판 상에 메모리 셀을 형성하는 단계를 포함하는 플로팅 게이트 및 제어 게이트를 구비하는 비휘발성 반도체 메모리 장치의 제조 방법에 있어서,
    각 메모리 셀을 형성하는 상기 단계는,
    상기 반도체 기판의 표면 상에 터널 절연층을 선택적으로 형성하는 단계와;
    상기 터널 절연층의 표면 상에 위쪽 표면과 한쌍의 측면을 구비하는 플로팅 게이트를 선택적으로 형성하는 단계와;
    상기 플로팅 게이트 상에 절연층을 형성하는 단계와;
    상기 절연층 상에 제어 게이트 물질층을 형성하는 단계와;
    상기 제어 게이트 물질층 상에 플로팅 게이트 보다 큰 크기를 갖는 마스크를 형성하는 단계와;
    상기 마스크를 이용해서 상기 제어 게이트 물질층을 이방성 에칭하는 단계; 및
    상기 마스크를 이용한 등방성 에칭을 수행함으로서 상기 플로팅 게이트의 상기 표면의 하부 단부에서부터 상기 기판과 평행하게 연장하는 상기 제어 게이트 물질층의 부분을 제거함으로서 제어 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치 제조 방법.
  12. 제 11항에 있어서,
    제어 게이트를 형성하는 단계 이후에 상기 제어 게이트 및 상기 절연층 상에 층간 절연층을 형성하는 단계와;
    인접한 메모리 셀 사이에서 상기 층간 절연층 내에서 상기 반도체 기판의 표면을 노출시키는 접촉홀을 제공하는 단계; 및
    상기 접촉홀의 안쪽과 상기 층간 절연층의 표면 상에 상기 접촉홀을 통해 상기 반도체 기판과 접속되는 비트 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치 제조 방법.
  13. 제 11항에 있어서,
    제어 게이트를 형성하는 단계 이후에 상기 제어 게이트 및 상기 절연층의 표면 상에 측면 제어 게이트를 물질층을 형성하는 단계; 및
    이방성 에칭에 의해 상기 반도체 기판과 평행한 상기 제어 게이트 물질층의 한 부분을 제거함으로서 상기 플로팅 게이트의 측면과 정렬되는 부분에서 상기 제어 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치 제조 방법.
  14. 제 13항에 있어서,
    상기 측면 제어 게이트를 형성하는 단계 이후에 상기 제어 게이트, 상기 측면 제어 게이트 및 상기 절연층 상에 층간 절연층을 형성하는 단계와;
    인접한 메모리 셀 사이에서 상기 층간 절연층 내에 상기 반도체 기판의 표면을 노출시키기 위한 접촉홀을 제공하는 단계; 및
    상기 접촉홀의 안쪽과 상기 층간 절연층의 표면 상에 상기 접촉홀을 통해 상기 반도체기판에 접속되는 비트 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치 제조 방법.
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