JPH02117208A - 相補性ｍｏｓ技術による回路装置 - Google Patents
相補性ｍｏｓ技術による回路装置Info
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- JPH02117208A JPH02117208A JP1243252A JP24325289A JPH02117208A JP H02117208 A JPH02117208 A JP H02117208A JP 1243252 A JP1243252 A JP 1243252A JP 24325289 A JP24325289 A JP 24325289A JP H02117208 A JPH02117208 A JP H02117208A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
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- Amplifiers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は請求項１の前文による相補性ＭＯＳ技術によ
る回路装置に関するものである。
る回路装置に関するものである。
回路応用ではしばしば、差動コンパレータが入力端子の
間のＯ■よりも大きい差動入力電圧において切換わるこ
とが要求される。この問題をコンパレータの追加的な配
線により解決することは知られている。すなわち、たと
えば所望のオフセット電圧を発生する電圧源がコンパレ
ータの入力端子に直列と接続される。刊行物“５ＧＳｉ
力供給応用マニユアル°゛、１９８５年、第４９頁には
、バイポーラコンパレータを含んでおり、オフセント電
圧が電流源により抵抗Ｒ１と結び付いて発生される集積
回路ＵＣ１３２４Ａ内の電流制限増幅器が記載されてい
る。追加的に別の抵抗がベース電流の補償のために必要
である。
間のＯ■よりも大きい差動入力電圧において切換わるこ
とが要求される。この問題をコンパレータの追加的な配
線により解決することは知られている。すなわち、たと
えば所望のオフセット電圧を発生する電圧源がコンパレ
ータの入力端子に直列と接続される。刊行物“５ＧＳｉ
力供給応用マニユアル°゛、１９８５年、第４９頁には
、バイポーラコンパレータを含んでおり、オフセント電
圧が電流源により抵抗Ｒ１と結び付いて発生される集積
回路ＵＣ１３２４Ａ内の電流制限増幅器が記載されてい
る。追加的に別の抵抗がベース電流の補償のために必要
である。
所望のオフセット電圧を得るため差動コンパレータに追
加的な配線をすることの欠点は、追加的な部品が必要で
あり、またより高い電流消費を生ずることにある。他方
において、差動コンパレータの入力差動段の入力トラン
ジスタは、入力差動段内の誤影響をできるかぎり零にす
るため、できるかぎり対称であり、また面積的に等大で
なければならない。
加的な配線をすることの欠点は、追加的な部品が必要で
あり、またより高い電流消費を生ずることにある。他方
において、差動コンパレータの入力差動段の入力トラン
ジスタは、入力差動段内の誤影響をできるかぎり零にす
るため、できるかぎり対称であり、また面積的に等大で
なければならない。
本発明の課題は、定められたオフセット電圧を存し、追
加的な部品を必要とせず、またｔ流消費を最小化する差
動コンパレータ回路装置を捷供することである。
加的な部品を必要とせず、またｔ流消費を最小化する差
動コンパレータ回路装置を捷供することである。
この課題は、冒頭に記載した種類の回路装置において、
本発明によれば、請求項１の特徴部分に記載されている
手段によって解決される。
本発明によれば、請求項１の特徴部分に記載されている
手段によって解決される。
本発明の実施例は請求項２以下にあげられている。
（発明の効果）
本発明による回路装置は、相補性ＭＯＳ技術による差動
コンパレータの実現に基づいて、必要とされるトランジ
スタのジオメトリが一方では非常に精密かつ正確に設定
され得るし、また他方ではその結果として定められたオ
フセット電圧に対して精密に予め計算可能な値が得られ
るという利点を有する０本発明による回路装置はさらに
、差動コンパレータが供給電圧のすぐ下まで駆動され得
るし、従ってまた回路がわずかな供給電圧ですませられ
るという利点を有する。ＣＭＯＳ技術による実現により
電流消費は最小に保たれる。
コンパレータの実現に基づいて、必要とされるトランジ
スタのジオメトリが一方では非常に精密かつ正確に設定
され得るし、また他方ではその結果として定められたオ
フセット電圧に対して精密に予め計算可能な値が得られ
るという利点を有する０本発明による回路装置はさらに
、差動コンパレータが供給電圧のすぐ下まで駆動され得
るし、従ってまた回路がわずかな供給電圧ですませられ
るという利点を有する。ＣＭＯＳ技術による実現により
電流消費は最小に保たれる。
以下、図面に示されている２つの実施例により本発明を
一層詳細に説明する。２つの図面中で同一の要素には同
一の参照符号が付されている。
一層詳細に説明する。２つの図面中で同一の要素には同
一の参照符号が付されている。
第１図は、刊行物ＩＣＣベルリン継続エンジニアリング
教育プログラム、第７．４．１〜７．４．５に記載され
ているように、差動コンパレークおよび出力ドライバ回
路を有するＣＭＯＳ技術による回路装置から出発してい
る。コンパレータは、トランジスタＭ１ないしＭ５から
成っており、供給電圧源から端子ＶＤＤおよびｖｓｓを
介して給電される。入力差動段は、入力端子ＩＮＩおよ
びＩＮ２を介して制御される画入力トランジスタＭｌお
よびＭ２により形成される０両トランジスタはソース側
で、端子ＶＢを介してバイアス電圧により制御されるト
ランジスタＭ５から成る電流源から給電される。入力ト
ランジスタＭ１およびＭ２の出力回路には負荷トランジ
スタＭ３およびＭ４が配置されている０両トランジスタ
は、両トランジスタの制御端子が互いにまたトランジス
タＭ３のドレインと接続されていることによって負荷ト
ランジスタとして作動させられる。トランジスタＭ２お
よびＭ４の出力回路の接続点に接続されている差動コン
パレータの出力端子は出力ドライバ回路の出力段を制御
する。出力段は、出力回路で直列に供給電圧の間に接続
されているトランジスタＭ６およびＭ７を含んでいる。
教育プログラム、第７．４．１〜７．４．５に記載され
ているように、差動コンパレークおよび出力ドライバ回
路を有するＣＭＯＳ技術による回路装置から出発してい
る。コンパレータは、トランジスタＭ１ないしＭ５から
成っており、供給電圧源から端子ＶＤＤおよびｖｓｓを
介して給電される。入力差動段は、入力端子ＩＮＩおよ
びＩＮ２を介して制御される画入力トランジスタＭｌお
よびＭ２により形成される０両トランジスタはソース側
で、端子ＶＢを介してバイアス電圧により制御されるト
ランジスタＭ５から成る電流源から給電される。入力ト
ランジスタＭ１およびＭ２の出力回路には負荷トランジ
スタＭ３およびＭ４が配置されている０両トランジスタ
は、両トランジスタの制御端子が互いにまたトランジス
タＭ３のドレインと接続されていることによって負荷ト
ランジスタとして作動させられる。トランジスタＭ２お
よびＭ４の出力回路の接続点に接続されている差動コン
パレータの出力端子は出力ドライバ回路の出力段を制御
する。出力段は、出力回路で直列に供給電圧の間に接続
されているトランジスタＭ６およびＭ７を含んでいる。
Ｍ６およびＭ７の出力回路の接続点は回路装置の出力端
を形成している。トランジスタＭ６はコンパレータの出
力端により制御されるが、トランジスタＭ７は電流ミラ
ー回路の一部分を形成しており、この電流ミラー回路に
は１つの参照段のトランジスタＭ９が属している。Ｍ７
およびＭ９の制御端子は互いにまたトランジスタＭ９の
ドレインと接続されている。
を形成している。トランジスタＭ６はコンパレータの出
力端により制御されるが、トランジスタＭ７は電流ミラ
ー回路の一部分を形成しており、この電流ミラー回路に
は１つの参照段のトランジスタＭ９が属している。Ｍ７
およびＭ９の制御端子は互いにまたトランジスタＭ９の
ドレインと接続されている。
Ｍ９の出力回路に直列に、出力トランジスタＭ６に相応
する参照トランジスタＭ８の出力回路が接続されている
。相応してＭ８はトランジスタＭｌおよびＭ３の出力回
路の接続点から制御される。
する参照トランジスタＭ８の出力回路が接続されている
。相応してＭ８はトランジスタＭｌおよびＭ３の出力回
路の接続点から制御される。
本発明によれば、定められたオフセント電圧は回路装置
のトランジスタのジオメトリ比の設計またはデイメンジ
ョニングにより発生される。入力トランジスタＭｌおよ
びＭ２は対称に構成されており、また負荷トランジスタ
Ｍ３およびＭ４は非対称に構成されている。出力ドライ
バ回路Ｍ６およびＭ９のトランジスタのジオメトリは本
発明によれば差動コンパレータの動作特性にマツチング
される。
のトランジスタのジオメトリ比の設計またはデイメンジ
ョニングにより発生される。入力トランジスタＭｌおよ
びＭ２は対称に構成されており、また負荷トランジスタ
Ｍ３およびＭ４は非対称に構成されている。出力ドライ
バ回路Ｍ６およびＭ９のトランジスタのジオメトリは本
発明によれば差動コンパレータの動作特性にマツチング
される。
これらの措置は、トランジスタのチャネル幅およびチャ
ネル長さのジオメトリ比が相応にデイメンジョニングさ
れることにより達成される。トランジスタＭ１およびＭ
２のジオメトリ比の比は１に等しく選定される。ＭＯＳ
技術では等しい構造が非常に精密に製造され得るので、
こうして、入力段により惹起されるばらつきはほぼ消去
される。
ネル長さのジオメトリ比が相応にデイメンジョニングさ
れることにより達成される。トランジスタＭ１およびＭ
２のジオメトリ比の比は１に等しく選定される。ＭＯＳ
技術では等しい構造が非常に精密に製造され得るので、
こうして、入力段により惹起されるばらつきはほぼ消去
される。
負荷トランジスタＭ４のチャネル幅およびチャネル長さ
のジオメトリ比は負荷トランジスタＭ３を基準にしてｌ
よりも大きい１つの値ａに設定される。この値ａの大き
さはトランジスタＭ１およびＭ２に対するジオメトリに
無関係なトランジスタ定数にと一緒にオフセット電圧の
大きさを決定する。
のジオメトリ比は負荷トランジスタＭ３を基準にしてｌ
よりも大きい１つの値ａに設定される。この値ａの大き
さはトランジスタＭ１およびＭ２に対するジオメトリに
無関係なトランジスタ定数にと一緒にオフセット電圧の
大きさを決定する。
出力ドライバ回路のジオメトリのマ・ンチングは下記の
条件を満足することにより行われる。
条件を満足することにより行われる。
値ａとトランジスタＭ３およびＭ４との間の関係を代入
することにより、出力トランジスタＭ６のジオメトリ比
が参照トランジスタＭ８のジオメトリ比と、電流ミラー
回路を形成する参照相補性トランジスタＭ９を基準とし
ての出力相補性トランジスタＭ７のジオメトリ比の比と
の積に等しいという下記のデイメンジョニングが得られ
る。
することにより、出力トランジスタＭ６のジオメトリ比
が参照トランジスタＭ８のジオメトリ比と、電流ミラー
回路を形成する参照相補性トランジスタＭ９を基準とし
ての出力相補性トランジスタＭ７のジオメトリ比の比と
の積に等しいという下記のデイメンジョニングが得られ
る。
コンパレータのデイメンジョニングに相応して、トラン
ジスタＭ２を通って流れる電流Ｉ２はトランジスタＭ１
を通って流れるｉｉ流１１よりも係数ａだけ大きい。分
岐電流１１およびＩ２の和は電ａ Ｅ１、 Ｍ ５から
供給されるバイアスを塊を生ずる。
ジスタＭ２を通って流れる電流Ｉ２はトランジスタＭ１
を通って流れるｉｉ流１１よりも係数ａだけ大きい。分
岐電流１１およびＩ２の和は電ａ Ｅ１、 Ｍ ５から
供給されるバイアスを塊を生ずる。
トランジスタＭ１およびＭ２の飽和電流に対する関係
１ ＝ （ｋ／２）本（−八）寧（Ｖｇｓ−Ｖｔ）”か
らオフセット電圧Ｖｄが計算され得る。式が生ずる。こ
の式のなかで、ｋはジオメトリに無関係なトランジスタ
定数、Ｗ／ＬはトランジスタＭ１およびＭ２のジオメト
リ比、Ｖｇｓはゲート−ソース間電圧、またＶｔはトラ
ンジスタのしきい電圧である。
らオフセット電圧Ｖｄが計算され得る。式が生ずる。こ
の式のなかで、ｋはジオメトリに無関係なトランジスタ
定数、Ｗ／ＬはトランジスタＭ１およびＭ２のジオメト
リ比、Ｖｇｓはゲート−ソース間電圧、またＶｔはトラ
ンジスタのしきい電圧である。
第２図による実施例により、本発明を刊行物ＩＥＥＥ
１５ＳＣ第５ｃ−１７巻、第６号、１９８２年１２月
、第９６９〜９８２頁から知られている別のＣＭＯＳ回
路装置で説明する。この回路は第１図に相応してトラン
ジスタＭ１１ないしＭ１５から構成された差動コンパレ
ータを有する。
１５ＳＣ第５ｃ−１７巻、第６号、１９８２年１２月
、第９６９〜９８２頁から知られている別のＣＭＯＳ回
路装置で説明する。この回路は第１図に相応してトラン
ジスタＭ１１ないしＭ１５から構成された差動コンパレ
ータを有する。
しかし、第１図と異なり、分離した参照段は設けられて
おらず、出力相補性トランジスタＭ１７は’＠２ｉｔｇ
）ランジスタＭ１５と同じく共通に端子ＶＢを介して
バイアス電圧により制御される。トランジスタＭ１２お
よびＭ１４の出力回路の接続点におけるコンパレータ出
力端は出力トランジスタＭ１６を制御し、そのドレイン
端子が回路装置の出力端を形成している。
おらず、出力相補性トランジスタＭ１７は’＠２ｉｔｇ
）ランジスタＭ１５と同じく共通に端子ＶＢを介して
バイアス電圧により制御される。トランジスタＭ１２お
よびＭ１４の出力回路の接続点におけるコンパレータ出
力端は出力トランジスタＭ１６を制御し、そのドレイン
端子が回路装置の出力端を形成している。
コンパレータトランジスタのジオメトリ比のデイメンジ
ヨニングに対しては第１図のコンパレータトランジスタ
の場合と同じことが成り立つ、すなわち、トランジスタ
Ｍ１１およびＭ１２に対するチャネル幅およびチャネル
長さのジオメトリ比は等しく選定される０Ｍ１３を基準
にしての負荷トランジスタＭ１４のジオメトリ比の比は
値ａに等しい、トランジスタＭ１６およびＭ１７から成
る出力ドライバ回路のマツチングのためには下記の条件
が与えられていなければならない。
ヨニングに対しては第１図のコンパレータトランジスタ
の場合と同じことが成り立つ、すなわち、トランジスタ
Ｍ１１およびＭ１２に対するチャネル幅およびチャネル
長さのジオメトリ比は等しく選定される０Ｍ１３を基準
にしての負荷トランジスタＭ１４のジオメトリ比の比は
値ａに等しい、トランジスタＭ１６およびＭ１７から成
る出力ドライバ回路のマツチングのためには下記の条件
が与えられていなければならない。
値ａに対して述べられたトランジスタＭ１４およびＭ１
３に対する比を代入すると、出力トランジスタＭ１６と
第１の負荷トランジスタＭ１３とのジオメトリ比の比は
、出力相補性トランジスタＭ１７および電流源トランジ
スタＭ１５のジオメトリ比の比と、第１の負荷トランジ
スタＭ１３を基準にしての第２の負荷トランジスタＭ１
４のジオメトリ比の１だけ高められた比との積に等しい
。
３に対する比を代入すると、出力トランジスタＭ１６と
第１の負荷トランジスタＭ１３とのジオメトリ比の比は
、出力相補性トランジスタＭ１７および電流源トランジ
スタＭ１５のジオメトリ比の比と、第１の負荷トランジ
スタＭ１３を基準にしての第２の負荷トランジスタＭ１
４のジオメトリ比の１だけ高められた比との積に等しい
。
第１図は本発明による回路装置の第１の実施例の概要回
路図、第２図は本発明による回路装置の別の実施例の概
要回路図である。 Ｍ１、Ｍ２、Ｍ１１、Ｍ１２・・・入力トランジスタ Ｍ３、Ｍ４、Ｍ１３、Ｍ１４・・・負荷トランジスタ Ｍ５、Ｍ１５・・・電流源トランジスタＭ６・・・出力
トランジスタ Ｍ１、Ｍ１７・・・出力相補性トランジスタＭ８・・・
参照トランジスタ Ｍ９・・・参照相補性トランジスタ ＩＮＩ、ＩＮ２・・・入力端子 ＶＤＤ、ＶＳＳ・・・供給電圧端子 ＶＢ・・・バイアス電圧端子
路図、第２図は本発明による回路装置の別の実施例の概
要回路図である。 Ｍ１、Ｍ２、Ｍ１１、Ｍ１２・・・入力トランジスタ Ｍ３、Ｍ４、Ｍ１３、Ｍ１４・・・負荷トランジスタ Ｍ５、Ｍ１５・・・電流源トランジスタＭ６・・・出力
トランジスタ Ｍ１、Ｍ１７・・・出力相補性トランジスタＭ８・・・
参照トランジスタ Ｍ９・・・参照相補性トランジスタ ＩＮＩ、ＩＮ２・・・入力端子 ＶＤＤ、ＶＳＳ・・・供給電圧端子 ＶＢ・・・バイアス電圧端子
Claims (4)
- （１）入力差動段を形成する２つの入力トランジスタ（
Ｍ１、Ｍ２；Ｍ１１、Ｍ１２）が電流源（Ｍ５；Ｍ１５
）から給電され、また第１（Ｍ３；Ｍ１３）および第２
（Ｍ４；Ｍ１４）の負荷トランジスタを駆動するコンパ
レータ（Ｍ１ないしＭ５；Ｍ１１ないしＭ１５）と、コ
ンパレータ出力端から制御される少なくとも１つの出力
トランジスタ（Ｍ６、Ｍ１６）およびその出力相補性ト
ランジスタ（Ｍ７、Ｍ１７）を含んでいる出力ドライバ
回路（Ｍ６ないしＭ９；Ｍ１６、Ｍ１７）とを有する相
補性ＭＯＳ技術による回路装置において、入力トランジ
スタ（Ｍ１、Ｍ２；Ｍ１１、 Ｍ１２）のジオメトリが対称であり、負荷トランジスタ
（Ｍ３、Ｍ４；Ｍ１３、Ｍ１４）のジオメトリが非対称
であり、また出力ドライバ回路（Ｍ６ないしＭ９：Ｍ１
６、Ｍ１７）がジオメトリ的にコンパレータのそれによ
り発生される動作特性にマッチングされていることを特
徴とする相補性ＭＯＳ技術による回路装置。 - （２）チャネル幅およびチャネル長さのジオメトリ比（
Ｗ／Ｌ）の比が入力トランジスタ（Ｍ１、Ｍ２：Ｍ１１
、Ｍ１２）に対しては１に等しく、また出力端に対応付
けられている第２の負荷トランジスタ（Ｍ４；Ｍ１４）
に対しては第１の負荷トランジスタ（Ｍ３；Ｍ１３）を
基準にして１よりも大きいことを特徴とする請求項１記
載の回路装置。 - （３）出力トランジスタ（Ｍ６）のジオメトリ比が、出
力トランジスタ（Ｍ６）に相応する参照トランジスタ（
Ｍ８）のジオメトリ比と出力相補性トランジスタ（Ｍ７
）および参照相補性トランジスタ（Ｍ９）から形成され
る電流ミラー回路のジオメトリ比の比との積に等しいこ
とを特徴とする請求項１または２記載の回路装置。 - （４）出力トランジスタ（Ｍ１６）と第１の負荷トラン
ジスタ（Ｍ１３）とのジオメトリ比の比が、出力相補性
トランジスタ（Ｍ１７）および電流源を形成する１つの
トランジスタ（Ｍ１５）のジオメトリ比の比と第２（Ｍ
１４）および第１（Ｍ１３）の負荷トランジスタのジオ
メトリ比の１だけ高められた比との積に等しいことを特
徴とする請求項１または２記載の回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP88115835.6 | 1988-09-26 | ||
| EP88115835A EP0360884A1 (de) | 1988-09-26 | 1988-09-26 | CMOS-Differentialkomparator mit Offsetspannung |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02117208A true JPH02117208A (ja) | 1990-05-01 |
Family
ID=8199369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1243252A Pending JPH02117208A (ja) | 1988-09-26 | 1989-09-18 | 相補性ｍｏｓ技術による回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5043599A (ja) |
| EP (1) | EP0360884A1 (ja) |
| JP (1) | JPH02117208A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2011103648A (ja) * | 2002-09-10 | 2011-05-26 | Nec Corp | 差動増幅回路と半導体装置並びに表示装置 |
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