KR20020038573A - 차동 쌍의 트랜스컨덕턴스를 축퇴시키는 축퇴 수단이제공되는 차동 쌍을 포함하는 전자 회로 - Google Patents

차동 쌍의 트랜스컨덕턴스를 축퇴시키는 축퇴 수단이제공되는 차동 쌍을 포함하는 전자 회로 Download PDF

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Abstract

본 발명은 차동 쌍(T1,T2)의 트랜스컨덕턴스를 축퇴시키는(degenerating) 축퇴 수단(DGMNS)이 제공되는 차동 쌍(T1,T2) 및 제어 전압(U)을 축퇴 수단(DGMNS)의 제어 단자(CNTRL)에 공급하는 보조 회로(B)을 포함하는 전자 회로에 관한 것이다. 보조 회로(B)는 차동 쌍(T1,T2)의 DC 바이어싱 또한 달성한다. 상기 제어 전압(U) 및 DC 바이어싱은, 차동 쌍(T1,T2)의 트랜스컨덕턴스가 실질적으로 제어 전압(U)의 값에 영향을 받지 않으며, 실질적으로 차동 쌍(T1,T2)의 DC 바이어싱에 영향을 받지 않게 된다. 보조 회로(B)는 추가적인 차동 쌍(T3, T4)의 트랜스컨덕턴스를 축퇴시키는 추가적인 축퇴 수단(FDGMNS)이 제공되는 추가적인 차동 쌍(T3,T4)을 포함한다. 보조 회로(B)는 추가적인 제어 전압(UF)을 추가적인 축퇴 수단(FDGMNS)의 제어 단자(FCNTRL)에 공급하도록 배열된다. 제어 전압(U)은 추가적인 제어 전압(UF)에 따라 변화한다. 추가적인 제어 전압(UF) 및 제어 전압(U)은, 예를 들면 동일한 전압일 수 있다. 보조 회로(B)는 추가적인 차동 쌍(T3,T4)의 제 1 브랜치(Br1)와 제 2 브랜치(Br2) 사이의 원하는 전류 비(n)를 생성하는 수단(B2)을 포함한다. 보조 회로(B)는 제 1 DC 전압(VP)을 추가적인 차동 쌍(T3,T4)의 제 1 입력 단자에 생성하는 수단(B1) 및 제 2 DC 전압(VM)을 추가적인 차동 쌍(T3,T4)의 제 2 입력 단자에 생성하는 수단을 포함한다.

Description

차동 쌍의 트랜스컨덕턴스를 축퇴시키는 축퇴 수단이 제공되는 차동 쌍을 포함하는 전자 회로{ELECTRONIC CIRCUIT COMPRISING A DIFFERENTIAL PAIR PROVIDED WITH DEGENERATION MEANS FOR DEGENERATING A TRANSCONDUCTANCE OF THE DIFFERENTIAL PAIR}
이러한 전자 회로는 미국 특허 US 5,642,078로부터 공지되어 있다. 공지된 회로는 도 1에 도시되어 있으며, 특히 전계 효과 트랜지스터(22) 및 전계 효과 트랜지스터(23)를 포함하는 차동 쌍을 포함한다. 차동 쌍은 소스(a source)에 의해서 전계 효과 트랜지스터(23)의 소스에 접속되며, 드레인(a drain)에 의해서 전계 효과 트랜지스터(22)의 소스에 접속되는 전계 효과 트랜지스터(16)를 더 포함한다. 전계 효과 트랜지스터(16)의 게이트는 바이어스 제어 회로(a bias controlcircuit)에 접속된다. 차동 쌍에 대하여 요구되는 직류 전류는 전류원(20) 및 전류원(21)에 의해서 공급된다. 전계 효과 트랜지스터(16)는 자신의 선형 동작 범위에 대하여 세팅되며, 차동 쌍의 트랜스컨덕턴스를 축퇴하는 데에 기여한다.
공지된 전자 회로의 단점은 차동 쌍의 트랜스컨덕턴스가 정확하게 규정되지 않는다는 점이다.
발명의 개요
본 발명의 목적은 트랜스컨덕턴스가 정확하게 규정되는 차동 쌍을 포함하는 전자 회로를 제공하는 것이다.
본 발명에 따르면, 도입부에서 언급된 전자 회로는 이러한 목적에서 보조 회로가 차동 쌍의 DC 바이어싱을 제공하도록 설계되며, 보조 회로는 차동 쌍의 트랜스컨덕턴스가 실질적으로 제어 전압의 값 및 차동 쌍의 DC 바이어싱에 영향을 받지 않도록 설계된다는 점에서 특징을 가진다.
공지된 회로에서처럼, 축퇴 수단의 제어 전극에서의 제어 전압이 조정될 뿐만 아니라, 차동 쌍의 DC 전류 또한 조정되므로, 차동 쌍의 트랜스컨덕턴스가 원하는 기준 값과 같아질 수 있다. 이 기준 값은, 예를 들면 기준 저항의 이용을 통하여 획득될 수 있다. 이 기준 저항은, 예를 들면 저항 값들의 비(ratio), 캐패시터, 캐패시턴스 값들의 비, 전압원, 전압 값들의 비, 전류원, 전류 값들의 비등의 이용과 같은 다양한 다른 방식으로 획득될 수 있다.
본 발명에 따른 전자 회로의 실시예는 보조 회로가 추가적인 차동 쌍의 트랜스컨덕턴스를 축퇴시키는 추가적인 축퇴 수단을 포함하는 추가적인 차동 쌍을 포함하며, 또한 이 보조 회로가 추가적인 제어 전압을 추가적인 축퇴 수단의 제어 전극에 제공하도록 설계되며, 이 제어 전압은 추가적인 제어 전압에 따라 변한다는 점에서 특징을 가진다.
본 발명에 따른 전자 회로는 이에 관하여 간단한 방식으로 실시된다. 원한다면, 축퇴 수단 및 추가적인 축퇴 수단은 유사한 방식으로 구성될 수 있다. 제어 전압이 추가적인 제어 전압과 동일하도록 선택하는 것 또한 가능하다.
본 발명에 따른 전자 회로의 실시예는 보조 회로가 추가적인 차동 쌍의 제 1 전류 브랜치와 제 2 전류 브랜치 사이에 원하는 전류 비를 제공하는 전류 바이어스 수단을 포함한다는 점에서 특징을 가진다.
이것은 차동 쌍의 정확한 DC 바이어싱을 획득하는 것을 보다 간단하게 한다.
본 발명에 따른 전자 회로의 실시예는 전류 바이어스 수단에 제 1 전류 브랜치에 결합되는 제 1 입력과, 제 2 전류 브랜치에 결합되는 제 2 입력 및 추가적인 축퇴 수단의 제어 전극에 결합되는 출력이 제공된다는 점에서 특징을 가진다.
전류 바이어스 수단은 제 1 및 제 2 전류 브랜치의 각각의 전류들의 비가 원하는 전류 비와 동일하도록 추가적인 축퇴 수단의 제어 전극을 제어한다.
본 발명에 따른 전자 회로의 실시예는 보조 회로가 추가적인 차동 쌍의 제 1 입력에 제 1 바이어스 전압을 제공하고 추가적인 차동 쌍의 제 2 입력에 제 2 바이어스 전압을 제공하는 전압 바이어스 수단 또한 포함하며, 추가적인 차동 쌍은 제 1 전류 브랜치와 직렬로 접속되는 제 1 전류 공급 수단 및 제 2 전류 브랜치와 직렬로 접속되는 제 2 전류 공급 수단을 더 포함하며, 상기 제 1 전류 공급 수단 및 제 2 전류 공급 수단에 의해서 공급되는 전류들은 제 1 바이어스 전압과 제 2 바이어스 전압 사이의 차(difference)에 따라 변한다는 점에서 특징을 가진다.
이로부터 원하는 제 1 및 제 2 전류 브랜치의 전류 비가 원하는 전류 비와 동일하다는 점뿐만 아니라 제 1 및 제 2 전류 브랜치를 흐르는 전류들의 절대 값이 규정된다는 점 또한 획득된다.
본 발명에 따른 전자 회로의 실시예는 상기 전류들은 제 1 바이어스 전압과 제 2 바이어스 전압 사이의 차에 따라 대략 선형적으로 변한다는 점에서 특징을 가진다.
이것은 상기 전류들을 간단한 방식으로 생성하는 것을 가능하게 한다.
본 발명에 따른 전자 회로의 실시예는 축퇴 수단이 자신의 선형 동작 범위에 대하여 세팅되는 전계 효과 트랜지스터를 포함하며, 추가적인 축퇴 수단이 자신의 선형 동작 범위에 대하여 추가적인 전계 효과 트랜지스터를 포함한다는 점에서 특징을 가진다.
차동 쌍의 추가적인 선형화(linearizing)는 이로부터 구현되어 차동 쌍의 왜곡이 감소된다.
본 발명에 따른 전자 회로의 실시예는 제 1 바이어스 전압의 값이 전자 회로가 여전히 올바르게 기능하는 제 1 바이어스 전압의 가장 높은 값에 해당하며, 제 2 바이어스 전압의 값이 전자 회로가 여전히 올바르게 기능하는 제 2 바이어스 전압의 가장 낮은 값에 해당한다는 점에서 특징을 가진다.
이것은 차동 쌍의 입력들에서의 가장 넓은 가능한 신호 제어 범위에서도 차동 쌍이 계속하여 올바르게 기능한다는 장점을 가진다.
본 발명에 따른 전자 회로의 추가적인 바람직한 실시예가 청구항 제 10 항에서 규정된다.
본 발명은 수반하는 도면을 참조하여 이후에 보다 상세히 설명될 것이다.
본 발명은 차동 쌍의 트랜스컨덕턴스(a transconductance)를 축퇴시키는(degenerating) 축퇴 수단(degeneration means)이 제공되는 차동 쌍(a differential pair)과 축퇴 수단의 제어 전극에 제어 전압을 제공하는 보조 회로(an auxiliary circuit)를 포함하는 전자 회로에 관한 것이다.
도 1은 차동 쌍 및 차동 쌍의 트랜스컨덕턴스를 축퇴시키는 전계 효과 트랜지스터를 가지는 공지된 전자 회로,
도 2는 그 자체로서 알져져 있으며, 차동 쌍의 트랜스컨덕턴스를 축퇴시키고, 본 발명에 따른 차동 쌍을 구현하는 바이어스 회로로서 기여할 수 있는 전계 효과 트랜지스터가 제공되는 차동 쌍의 회로도,
도 3은 차동 쌍의 DC 바이어싱을 제공하도록 설계되는 보조 회로의 회로도,
도 4는 제 1 및 제 2 바이어스 전압을 보조 회로의 차동 쌍의 입력들에 제공하는 전압 바이어스 수단의 회로도,
도 5는 제 1 및 제 2 바이어스 전압뿐만 아니라 보조 회로에 대한 공통 모드 전압 및 캐스코드 전압(a cascode voltage)을 공급하는 전압 바이어스 수단의 다른 회로,
도 6은 추가적인 차동 쌍의 실시예의 회로도,
도 7은 전류 Ib를 공급하는 전류 생성 회로의 회로도,
도 8은 본 기술 분야에서 공지된 소위 gm/C 필터의 회로도,
도 9는 모두 본 발명에 따른 보조 회로에 의해서 제어되는 몇몇 차동 쌍을 포함하는 전자 회로,
도 10은 도 3의 보조 회로에 대안적인 회로도.
이들 도면에서 동일한 구성 요소 또는 소자는 동일한 참조 부호를 가진다.
도 2는 그 자체가 공지되어 있는 차동 쌍의 실시예를 나타낸다. 이 차동 쌍은 제 1 트랜지스터 T1, 제 2 트랜지스터 T2, 전계 효과 트랜지스터 TDG로 구성되는 축퇴 수단 DGMNS, 전류원 I1, 전류원 I2를 포함한다. 전계 효과 트랜지스터 TDG는 자신의 소스와 드레인이 트랜지스터 T1과 T2의 소스들 사이에 접속된다. 전계 효과 트랜지스터 TDG의 게이트는 제어 전극들과 공급 단자 VSS사이의 제어 전압 U를 수신하는 제어 전극 CNTRL에 접속된다. 전류원 I1은 추가적인 공급 단자 VDD와 트랜지스터 T2의 소스 사이에 접속된다. 트랜지스터 T1의 게이트는 차동 쌍의 제 1 입력인 단자(1)에 접속된다. 트랜지스터 T2의 게이트는 차동 쌍의 제 2 입력인 단자(2)에 접속된다. 제 1 트랜지스터 T1의 드레인은 차동 쌍의 제 1 출력인 단자(3)에 접속된다. 트랜지스터 T2의 드레인은 차동 쌍의 제 2 출력인 단자(4)에 접속된다. 제 1 및 제 2 전류원 I1및 I2에 의해서 공급되는 전류들의 값들은 참조 부호 Ib로 나타난다. 전계 효과 트랜지스터 TDG는 자신의 선형 동작 범위에 대하여 세팅되어, 그 값이 제어 전압 U에 의해서 변화하는 대략적인 선형 저항으로 동작한다. 제어 전압 U 및 전류 Ib는 도 3에 도시된 본 발명에 따라 보조 회로 B로부터 공급된다.
도 3은 보조 회로 B의 회로도를 도시한다. 보조 회로 B는 도 2의 차동 쌍과 유사한 방식으로 구성되는 추가적인 차동 쌍을 포함한다. 트랜지스터 T3및 T4는 각기 트랜지스터 T1및 T2에 상응한다. 추가적인 전계 효과 트랜지스터 TDGF는 전계 효과 트랜지스터 TDG에 상응한다. 전류원 TL1및 TL2는 각기 전류원 I1및 I2에 상응한다.
보조 회로 B는 전압 바이어스 수단 B1, 전류 바이어스 수단 B2및 전류 생성 회로 B3을 더 포함한다. 공통 모드 전압 Vcm은 전압 바이어스 수단 B1에 공급된다. 전압 바이어스 수단 B1은 제 1 바이어스 전압 VP를 트랜지스터 T3의 게이트에 공급하며, 제 2 바이어스 전압 VM을 트랜지스터의 게이트에 공급한다. 제 1 바이어스 전압 VP와 제 2 바이어스 전압 VM의 차는 V로 나타난다. 제 1 바이어스 전압 VP는 공통 모드 전압 Vcm과 차동 전압(differential voltage) V의 1/2을 가산한 값과 동일하다. 제 2 바이어스 전압 VM은 공통 모드 전압 Vcm에서 차동 전압 V의 1/2을 감산한 값과 동일하다. 전류 생성 회로 B3는 차동 전압 V를 수신하고 전류 Ib를 공급하기 위하여 보조 회로 B의 추가적인 차동 쌍 및 도 2의 차동 쌍에 접속된다. 전류 바이어스 수단 B2에는 트랜지스터 T3의 드레인에 접속되는 제 1 입력 in1, 트랜지스터 T4의 드레인에 접속되는 제 2 입력 in2 및 추가적인 전계 효과 트랜지스터 TDGF와 추가적인 제어 전압 UF를 공급하기 위한 추가적인 제어 전극 FCNTRL에 접속되는 출력 out이 제공된다.
회로는 다음과 같이 동작한다. 전류 생성 회로 B3에 의해서 공급되는 전류 Ib의 값은 수학식 1로부터 계산될 수 있다.
여기서, R은 저항값이며, m은 비례 상수(a scaling value)이다.
전류 바이어스 수단 B2는 추가적인 전계 효과 트랜지스터 TDGF에서의 추가적인 제어 전압 UF의 변형을 통하여 전류들이 1:n의 비를 갖도록 T3및 T4를 통하여 전류들을 공급한다. 트랜지스터 T3및 T4의 전류 비는 전류 바이어스 수단 B2에 의해서 제어되고, 또한 전류원 TL1및 TL2에 의해서 공급되는 전류들이 전류 생성 회로B3에 의해서 제어되므로, 보조 회로 B에 의해서 제어되는 차동 쌍의 트랜스컨덕턴스 gm은 수학식 2에 의해서 규정된다.
비례 상수(scaling factor) m은 바람직하게 온도 및 프로세스 파라미터(process parameter)에 영향을 받지 않는다. 이것은 표준 IC 설계 기술을 통하여 간단한 방식으로 구현될 수 있다. 기준 값 R은, 예를 들면 이산 저항(a discrete resistor)의 이용을 통하여 간단한 방식으로 정확하게 규정될 수 있다. 그런 다음, 차동 쌍의 트랜스컨덕턴스 gm은 수학식 2로부터 정확하게 규정된다.
도 4는 전압 바이어스 수단 B1의 제 1 실시예의 회로도이다. 전압 바이어스 수단 B1은 트랜지스터 T5내지 T8, 다이오드 D, 전류원 I3및 전압원 Vcas를 포함한다. 트랜지스터 T5및 T7의 소스는 추가적인 공급 단자 VDD에 접속된다. 트랜지스터 T5및 T7의 드레인은 트랜지스터 T6및 T8과 마찬가지로 상호 접속된다. 트랜지스터 T6의 드레인은 트랜지스터 T5의 게이트, 단자 VP및 다이오드 D의 제 1 전극에 접속된다. 트랜지스터 T8의 드레인은 트랜지스터 T7의 게이트, 단자 VM및 다이오드 D의 제 2 전극에 접속된다. 전류원 I3은 단자 VM과 공급 단자 VSS사이에 접속된다. 전압원 Vcas는 트랜지스터 T6의 게이트와 추가적인 공급 단자 VDD사이에 접속된다.
트랜지스터 T6및 T8은 차동 쌍으로서 접속된다. 트랜지스터 T6및 T8의 게이트가 상호 접속되고, 트랜지스터 T6및 T8의 소스가 상호 접속되므로, 트랜지스터 T6및 T8은 동일한 전류를 통과시킨다. 전류원 I3에 의해서 공급되는 전류는 값 2Ib를 가져서, 트랜지스터 T6및 T8을 흐르는 전류들은 1Ib와 동일하다. (트랜지스터 T5및 T7의 게이트-소스 전압이 상이하므로, 트랜지스터 T5및 T7을 흐르는 전류들은 상이하지만, 트랜지스터 T5및 T7을 흐르는 전류들의 합은 2Ib로 동일하다.) 따라서, 다이오드 D를 흐르는 전류는 1Ib와 동일하다. 다이오드 D 양단의 전압 강하는 차동 전압 V와 동일하다. 트랜지스터 T5및 T7의 게이트는 각기 단자 VP및 VM에 결합되므로, 전압 VP및 VM이 규정된다. 다이오드 D는, 예를 들면 저항과 같이 양단에 전압 강하가 생성될 수 있는 다른 소자로 대체될 수 있다.
도 5는 전압 바이어스 수단 B1의 제 2 실시예의 회로도를 도시한다. 이 회로는 트랜지스터 T5, T6, T9및 T10을 포함한다. 이 회로는 다이오드 D, 저항 R1, R2및 전류원 I4, I5를 더 포함한다. 트랜지스터 T5및 T9의 소스는 추가적인 공급 단자 VDD에 접속된다. 트랜지스터 T6및 T10의 소스는 각기 트랜지스터 T5의 드레인 및 트랜지스터 T9의 드레인에 접속된다. 트랜지스터 T6및 T10의 게이트와 트랜지스터 T10의 드레인은 상호 접속된다. 트랜지스터 T5의 게이트는 트랜지스터 T6의 드레인,단자 VP, 다이오드 D의 제 1 전극 및 저항 R1의 제 1 전극에 접속된다. 저항 R1의 제 2 전극은 저항 R2의 제 1 전극 및 트랜지스터 T9의 게이트에 접속된다. 다이오드 D의 제 2 전극은 저항 R2의 제 2 전극 및 단자 VM에 접속된다. 전류원 I4는 단자 VM과 공급 단자 VSS사이에 접속된다. 전류원 I5는 트랜지스터 T10과 공급 단자 VSS사이에 접속된다. 도 4에서 요구되는 전압원 Vcas는 도 5에서는 필요치 않는데, 저압 Vcas가 회로 자체에 의해서 생성되기 때문이다. 도 5의 추가적인 장점은 이 회로가 요구되는 공통 모드 전압 Vcm(도 3 참조)을 공급한다는 점이다. 다시, 다이오드 D는 이 회로에서 다른 소자에 의해서 대체될 수 있다. 그러나, 다이오드 D를 생략하고 다른 소자로 대체하지 않는 것 또한 가능하다. 이 경우에 다이오드 D의 기능은 저항 R1및 R2의 직렬 장치로 넘겨진다.
예를 들면, 도 2에 도시된 바와 같은 차동 쌍의 경우에 그 입력에 공통 모드 전압 제어가 필요할 수도 있음에 주의하여야 한다. 이것이 구현되는 방식은 통상적으로 공지되어 있다. 회로는, 예를 들면 도 4에 도시된 바와 같은 트랜지스터 T5, T6, T7, T8과 같은 장치 및 전압원 Vcas에 대하여 이용될 수 있다. 차동 쌍의 트랜스컨덕턴스 gm을 가능한 한 정확하게 규정하기 위하여(수학식 2에 따라 계산된 트랜스컨덕턴스로부터 어떠한 상당한 편차도 발생하지 않도록 하기 위하여), 단자 1 및 2에서 DC 전압(도 2 참조)을 가능한 한 제 1 바이어스 전압 VP의 DC 전압 및 제2 바이어스 전압 VM과 각각 동일하게 선택하는 것이 바람직하다(도 3 참조).
도 6은 추가적인 차동 쌍의 실시예의 회로도를 도시한다. 도 3에 도시된 바와 같은 추가적인 차동 쌍과의 차이점은 전류 바이어스 수단 B2가 전류 미러(a current mirror) CM으로 구성된다는 점이다. 전류 미러 CM의 입력 in1은 트랜지스터 T3의 드레인에 접속된다. 전류 미러 CM의 출력 out은 트랜지스터 T4의 드레인 및 추가적인 전계 효과 트랜지스터 TDGF의 게이트에 접속된다. 이와 달리, 추가적인 차동 쌍은, 예를 들면 캐스코드된 차동 쌍(cascoded differential pairs)과 같은 다른 타입의 차동 쌍으로 구성될 수 있다. 전류 미러 CM은 본 기술 분야에 따라서 간단히 2개의 트랜지스터로부터 구성될 수 있다. 예를 들면, 캐스코드된 전류 미러와 같은 보다 복잡한 타입의 전류 미러들 또한 이용될 수 있다.
도 7은 전류 Ib를 공급하는 전류 생성 회로 B4의 실시예의 회로도이다. 이 회로는 트랜지스터 T11내지 T17, 저항 R3및 다이오드 D2를 포함한다. 트랜지스터 T13내지 T17의 소스는 공급 단자 VSS에 접속된다. 트랜지스터 T13내지 T17의 게이트는 상호 접속된다. 트랜지스터 T14의 드레인은 트랜지스터 T14의 게이트 및 트랜지스터 T12의 드레인에 접속된다. 저항 R3은 트랜지스터 T12와 추가적인 공급 단자 VDD사이에 접속된다. 트랜지스터 T13의 드레인, 트랜지스터 T11의 드레인 및 트랜지스터 T11과 T12의 게이트는 상호 접속된다. 다이오드 D2는 트랜지스터 T11의 소스와 추가적인 공급 단자 VDD사이에 접속된다. 트랜지스터 T15내지 T17의 드레인은 원하는 전류 Ib를 공급한다. 전류 생성 회로 B4에는 개시 문제들을 방지하는 본 기술 분야의 기술에 따른 개시 회로(a start circuit)가 제공될 수 있음에 주의하여야 한다.
이제 도 7의 전류 생성 회로 B4가 도 10의 도면을 참조하여 보다 상세히 설명될 것이다. 도 10에서, 도 3의 전류 생성 회로 B3은 전류 생성 회로 B4로 대체된다. VP및 VM의 단자들 사이의 차동 전압 V는 도 10의 보조 회로내의 전류 생성 회로 B4에 공급되지 않는다. 도 3과의 추가적인 차이점은 전류 Ib가 전압 바이어스 수단 B1에 공급된다는 점이다. 따라서, 도 4의 전류원 I3에 의해서 공급되는 전류 2Ib는 전류 생성 회로 B4로부터 공급되거나, 전압 바이어스 수단 B1이 도 6에 따라 구성되는 경우에는 전류원 I4및 I5에 의해서 공급되는 전류 Ib는 여기서는 전류 생성 회로 B4로부터 공급된다. 이제 도 7의 다이오드 D2가 도 4 또는 도 5의 다이오드 D와 동일하게 구성되는 경우에는, 다이오드 D2양단의 전압 V는 도 3 또는 도 10의 차동 전압 V와 실질적으로 동일할 것이다. 따라서, 도 7의 다이오드 D2양단의 전압 V는 도 3 또는 도 10의 전압 V의 직접적인 결과가 아니며, 전류 생성 회로 B4에 의해서 생성된다. 이것은 다이오드 D2의 전극이 고정된 전위(at a fixed potential)를 가질 수 있도록 한다. 본 경우에, 다이오드 D2의 애노드(anode)는 추가적인 공급 단자 VDD에 접속된다. 이것은 전류 생성 회로 B3과 비교할 때에 전류 생성 회로 B4를 구현하는 것을 보다 용이하게 한다. 도 7은 3개의 전류 Ib가 트랜지스터 T15내지 T17의 드레인으로부터 공급됨을 도시한다. 이것은 단지 한 예일 뿐이며, 원하는 수의 전류 Ib가 간단한 방식으로 얻어질 수 있다. 예를 들어, 도 10의 보조 회로 B가 이용되고, 도 2에 도시된 바와 같은 3개의 차동 쌍이 추가적인 제어 신호 UF에 의해서 제어되며, 도 5의 회로가 전압 바이어스 수단 B1로 이용된다고 가정하자. 각각의 차동 쌍은 2개의 전류 Ib를 요구한다. 추가적인 차동 쌍 또한 2개의 전류 Ib를 요구한다. 본 예에서 전류 생성 회로 B4에 의해서 공급될 전류 Ib의 수는 10과 같다. (본 예에서)전류 Ib는 차동 쌍 및 추가적인 차동 쌍에 대한 전류 생성 회로 B4로부터 직접적으로 유도될 수 없음에 주의하여야 한다. 이것은 이들 전류가, 예를 들면 전류 미러에 의해서 방향이 먼저 역전될 것이기 때문이다.
도 8은 그 자체로서 공지된 gm/C 필터의 회로도이다. 이 예에서, gm/C 필터는 3개의 차동 쌍 DF1, DF2및 DF3을 포함하는데, 이는, 예를 들면 도 2의 회로도에 도시된 바와 같이 구성될 수 있다. 차동 쌍 DF1내지 DF3의 출력은 각각의 캐패시터 C1내지 C3에 결합된다. gm/C 필터는 빌딩 블록(a building block) TS를 더 포함한다. 빌딩 블록 TS는 제어 신호 U1내지 U3을 차동 쌍 DF1내지 DF3의 축퇴 전계효과 트랜지스터들의 게이트에 공급한다. 이러한 gm/C 필터는, 예를 들면 소위 시그마-델타 AD 변환기(sigma-delta AD converter)에서 이용된다.
공지된 gm/C 필터의 단점은 차동 쌍 DF1내지 DF3의 트랜스컨덕턴스가 정확하게 규정되지 않는다는 점이다. 이것은 시그마-델타 AD 변환기의 이용으로 0 포인트에서의 광범위한 확산(a wide spread)을 초래할 수 있다.
이러한 단점은 차동 쌍 DF1내지 DF3이 도 9에 도시된 바와 같이 본 발명에 따른 보조 회로 B에 의해서 제어된다는 점에서 제거된다. 모든 축퇴 전계 효과 트랜지스터의 게이트는 여기서 동일한 제어 전압 U로 제어된다. 더욱이, 각각의 차동 쌍 DF1내지 DF3은 동일한 전류 Ib를 수신한다. 차동 쌍 DF1내지 DF3이 동일한 구조를 가진다는 가정으로부터 시작한다면, 상기 차동 쌍의 트랜스컨덕턴스 값들은 동일할 것이다. 예를 들어, 차동 쌍 DF2에 대해서만 트랜스컨덕턴스의 2배를 획득하는 것이 바람직하다면, 이에 대한 간단한 해법은 2개의 차동 쌍들을 병렬로 접속하는 것이다. 도 9의 회로는, 예를 들면 향상된 gm/C 필터를 구현하는 데에 이용될 수 있다. 차동 쌍 DF1내지 DF3은 도 8에서와 동일한 방식으로 서로 결합되며, 캐패시터 C1내지 C3또한 동일한 방식으로 추가된다.
본 전자 회로는 이산 성분(discrete components)을 가지고도 실시될 수 있으며, 집적 회로의 형태로도 실시될 수 있다. 축퇴 전계 효과 트랜지스터들을 제외한다면, 다른 전계 효과 트랜지스터들은 바이폴라 트랜지스터들로 대체될 수 있다.모든 p 도전 타입 트랜지스터들을 n 도전 타입 트랜지스터들로 대체하고, 동시에 모든 n 도전 타입 트랜지스터들을 p 도전 타입 트랜지스터들로 대체하는 것 또한 가능하다.

Claims (10)

  1. 트랜스컨덕턴스(transconductance)를 축퇴시키는 축퇴 수단(degeneration means)(DGMNS)이 제공되는 차동 쌍(T1,T2)과 상기 축퇴 수단(DGMNS)에 제어 전극(CNTRL)에 제어 전압(U)을 제공하는 보조 회로(B)를 포함하는 전자 회로에 있어서,
    상기 보조 회로(B)는 상기 차동 쌍(T1,T2)의 DC 바이어싱(a DC biasing)을 제공하도록 설계되며, 상기 보조 회로(B)는, 상기 차동 쌍(T1,T2)의 트랜스컨덕턴스가 실질적으로 상기 제어 전압(U)의 값 및 상기 차동 쌍(T1,T2)의 상기 DC 바이어싱에 영향을 받지 않도록 설계되는 전자 회로.
  2. 제 1 항에 있어서,
    상기 보조 회로(B)는 상기 추가적인 차동 쌍(T3,T4)의 트랜스컨덕턴스를 생성하는 추가적인 축퇴 수단(FDGMNS)을 포함하는 추가적인 차동 쌍(T3,T4)을 포함하고, 상기 보조 회로는 또한 상기 추가적인 축퇴 수단(FDGMNS)의 제어 전극(FCNTRL)을 제어하는 추가적인 제어 전압(UF)을 제공하도록 설계되며, 상기 제어 전압(U)은 상기 추가적인 제어 전압(UF)에 따라 변하는 전자 회로.
  3. 제 2 항에 있어서,
    상기 보조 회로(B)는 상기 추가적인 차동 쌍(T3,T4)의 제 1 전류 브랜치(Br1)와 제 2 전류 브랜치(Br2) 사이에 원하는 전류 비(ratio)(n)를 제공하는 전류 바이어스 수단(B2)을 포함하는 전자 회로.
  4. 제 3 항에 있어서,
    상기 전류 바이어스 수단(B2)에는 상기 제 1 전류 브랜치(Br1)에 결합되는 제 1 입력(in1)과 상기 제 2 전류 브랜치(Br2)에 결합되는 제 2 입력(in2)과 상기 추가적인 축퇴 수단(FDGMNS)의 상기 제어 전극(FCNTRL)에 결합되는 출력(out)이 제공되는 전자 회로.
  5. 제 4 항에 있어서,
    상기 보조 회로(B)는 상기 추가적인 차동 쌍(T3,T4)의 제 1 입력에 제 1 바이어스 전압(VP)을 제공하고, 상기 추가적인 차동 쌍(T3,T4)의 제 2 입력에 제 2 바이어스 전압(VM)을 제공하는 전압 바이어스 수단(B1)을 더 포함하며, 상기 추가적인차동 쌍(T3,T4)은 상기 제 1 전류 브랜치(Br1)와 직렬로 접속되고, 상기 제 2 전류 브랜치(Br2)와 직렬로 접속되는 제 1 전류 공급 수단(TL1)을 더 포함하며, 상기 제 1 전류 공급 수단(TL1) 및 상기 제 2 전류 공급 수단(TL2)에 의해서 공급되는 상기 전류들은 상기 제 1 바이어스 전압(VP)과 상기 제 2 바이어스 전압(VM)간의 차(difference)(V)에 따라 변하는 전자 회로.
  6. 제 5 항에 있어서,
    상기 전류들은 상기 제 1 바이어스 전압(VP)과 상기 제 2 바이어스 전압(VM)간의 상기 차(V)에 따라 대략적으로 선형적으로 변하는 전자 회로.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 축퇴 수단(DGMNS)은 자신의 선형 동작 범위에 세팅되는 전계 효과 트랜지스터(TDG)를 포함하며, 상기 추가적인 축퇴 수단(FDGMNS)은 자신의 선형 동작 범위에 대하여 세팅되는 추가적인 전계 효과 트랜지스터(TDGF)를 포함하는 전자 회로.
  8. 제 2 항 내지 제 7 항 중 어느 한 한에 있어서,
    상기 제어 전압(U)의 값은 상기 추가적인 제어 전압(UF)의 값과 대략적으로 동일한 전자 회로.
  9. 제 5 항 내지 제 8 항 중 어느 한 항에 있어서, 제 5 항에 종속하는 한,
    상기 제 1 바이어스 전압(VP)의 값은 상기 전자 회로가 여전히 올바르게 기능할 수 있는 상기 제 1 바이어스 전압(VP)의 가장 높은 값에 상응하며, 상기 제 2 바이어스 전압(VM)의 값은 상기 전자 회로가 여전히 올바르게 기능할 수 있는 상기 제 2 바이어스 전압(VM)의 가장 낮은 값에 상응하는 전자 회로.
  10. 제 3 항에 있어서,
    상기 전류 바이어스 수단(B2)은 상기 제 1 전류 브랜치(Br1)에 결합되는 입력(in1) 및 상기 제 2 전류 브랜치(Br2)에 결합되는 출력(out)이 제공되는 전류 미러(a current mirror)(CM)를 포함하되, 상기 출력(out)은 상기 추가적인 축퇴 수단(FDGMNS)의 상기 제어 전극(FCNTRL)에 결합되는 전자 회로.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2393868B (en) 2002-10-01 2005-11-16 Ericsson Telefon Ab L M Integrated circuit
US7081796B2 (en) * 2003-09-15 2006-07-25 Silicon Laboratories, Inc. Radio frequency low noise amplifier with automatic gain control
JP2005151460A (ja) * 2003-11-19 2005-06-09 Toyota Industries Corp Ａｍ中間周波可変利得増幅回路、可変利得増幅回路及びその半導体集積回路
US7457605B2 (en) * 2004-09-10 2008-11-25 Silicon Laboratories, Inc. Low noise image reject mixer and method therefor
US7339402B2 (en) * 2006-02-13 2008-03-04 Texas Instruments Incorporated Differential amplifier with over-voltage protection and method
TW200906055A (en) * 2007-07-27 2009-02-01 Rafael Microelectronics Inc Low noise amplify

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3641450A (en) * 1970-12-15 1972-02-08 Motorola Inc Gain controlled differential amplifier circuit
NL8001115A (nl) * 1980-02-25 1981-09-16 Philips Nv Geintegreerde schakeling omvattende een aantal spanningsstroomomzetters.
EP0587965B1 (en) * 1992-09-16 1999-08-04 STMicroelectronics S.r.l. Differential transconductance stage, dynamically controlled by the input signal's amplitude
ES2162891T3 (es) * 1995-02-10 2002-01-16 Cit Alcatel Integrador gm-c sintonizable lineal.
WO1996031945A2 (en) * 1995-04-04 1996-10-10 Philips Electronics N.V. An amplifier stage having a switchable gain and reduced distortion
US5642078A (en) * 1995-09-29 1997-06-24 Crystal Semiconductor Corporation Amplifier having frequency compensation by gain degeneration
US5880631A (en) * 1996-02-28 1999-03-09 Qualcomm Incorporated High dynamic range variable gain amplifier
US5994926A (en) * 1996-04-29 1999-11-30 Texas Instruments Incorporated Circuit and method for programmably changing the transconductance of a transconductor circuit
US6011437A (en) * 1998-05-04 2000-01-04 Marvell Technology Group, Ltd. High precision, high bandwidth variable gain amplifier and method
US6271688B1 (en) * 1999-06-17 2001-08-07 Stmicroelectronics S.R.L. MOS transconductor with broad trimming range

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