JP2002271147A - 増幅回路 - Google Patents

増幅回路

Info

Publication number
JP2002271147A
JP2002271147A JP2001072332A JP2001072332A JP2002271147A JP 2002271147 A JP2002271147 A JP 2002271147A JP 2001072332 A JP2001072332 A JP 2001072332A JP 2001072332 A JP2001072332 A JP 2001072332A JP 2002271147 A JP2002271147 A JP 2002271147A
Authority
JP
Japan
Prior art keywords
transistor
load
bias
circuit
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001072332A
Other languages
English (en)
Other versions
JP3841652B2 (ja
Inventor
Satoshi Ide
聡 井出
Norio Ueno
典夫 上野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2001072332A priority Critical patent/JP3841652B2/ja
Priority to US10/010,438 priority patent/US6566959B2/en
Publication of JP2002271147A publication Critical patent/JP2002271147A/ja
Application granted granted Critical
Publication of JP3841652B2 publication Critical patent/JP3841652B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F3/00Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/34DC amplifiers in which all stages are DC-coupled
    • H03F3/343DC amplifiers in which all stages are DC-coupled with semiconductor devices only
    • H03F3/345DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F1/00Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/30Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
    • H03F1/301Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in MOSFET amplifiers
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F3/00Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/50Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
    • H03F3/505Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower with field-effect devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Abstract

(57)【要約】 【課題】基本アンプ11とそのバイアス回路21で構成され
た増幅回路に関し、プロセス条件の変動や温度変動に対
して安定した利得Aを有する増幅回路を実現する。 【解決手段】駆動トランジスタM11が負荷トランジスタM
12を駆動し、基準電流源IREF1が駆動側対応バイアスト
ランジスタM01及び負荷側対応バイアストランジスタM02
を定電流でバイアスして該負荷トランジスタM12のバイ
アス電圧を発生するように構成する。また、該駆動トラ
ンジスタM11と該負荷トランジスタM12との間に負荷抵抗
R1又は駆動側ゲート接地トランジスタM14を挿入する。
また、該負荷トランジスタM12と電源との間に負荷側ゲ
ート接地トランジスタM13を挿入する。また、該負荷ト
ランジスタM12及び負荷側対応バイアストランジスタM02
のバルクとソースを短絡する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は増幅回路に関し、特
に基本アンプとそのバイアス回路で構成された増幅回路
に関するものである。近年、MOS半導体集積回路技術の
発達はめざましく、集積度の向上及び高性能化が進んで
おり、この技術は、高性能ディジタル集積回路と同様
に、高性能アナログ集積回路に適用されている。例え
ば、MOS半導体集積回路技術によるアナログ・ディジタ
ル混成集積回路は、1チップ上にディジタル回路とアナ
ログ回路をCMOSプロセスで実現可能であり、経済的に有
利である。
【0002】CMOS半導体集積回路技術を高性能アナログ
集積回路に適用するためには、MOSトランジスタを用い
た高性能アナログ増幅回路を実現することが重要であ
る。
【0003】
【従来の技術】図18は、従来のトランスインピーダンス
型増幅回路100の構成例を示している。この増幅回路100
は、3段の基本アンプ(以後、単にアンプと称すること
がある。)11〜13を縦続接続した反転増幅回路10と、反
転増幅回路10の入力端子INと出力端子OUTとの間を接続
した帰還抵抗RF(以後、符号RFで抵抗RFの抵抗値を示す
ことがある。)とで構成されている。
【0004】アンプ11〜13は、それぞれ、ソース接地の
MOSトランジスタM11,M21,M31と、これらのMOSトラン
ジスタM11,M21,M31のドレインに直列接続された負荷
抵抗R1,R2,R3で構成されている。増幅回路100のバイ
アス電圧は、入力端子INに信号が入力されていないと
き、MOSトランジスタM11のゲートに電流が流れないた
め、帰還抵抗RFに電圧降下が発生せず出力端子OUTのバ
イアス電圧V0と同じになる。
【0005】なお、同図に示した反転増幅回路10は、3
個の基本アンプで構成されているが、一般的に奇数個
の、基本アンプで構成される。アンプ11のオープン利得
A1は、次式(1)で表すことができる。
【0006】
【数1】
【0007】ここで、gm1は、MOSトランジスタM11の伝
達コンダクタンスであり、次式(2)で表すことができ
る。
【0008】
【数2】
【0009】ここで、μN,COX,W11,L11,I1は、それ
ぞれ、MOSトランジスタM11の電子移動度、ゲート酸化膜
容量、チャネル幅、チャネル長、基準電流である。同様
に、各アンプ12,13の利得A2,A3と、各MOSトランジス
タM21,M31の伝達コンダクタンスgm2,gm3は、それぞ
れ、式(3)〜(6)で表すことができる。
【0010】
【数3】
【0011】
【数4】
【0012】
【数5】
【0013】
【数6】
【0014】ここで、W21,L21,I2、及びW31,L31,I3
は、それぞれ、MOSトランジスタM21,M31のチャネル
幅、チャネル長、基準電流である。反転増幅回路10のオ
ープン利得Aは、次式(7)で表すことができる。
【0015】
【数7】
【0016】伝達コンダクタンスgm1〜gm3がプロセス変
動条件や温度により変動し、また、負荷抵抗R1〜R3も伝
達コンダクタンスと独立して変動するため、アンプ11〜
13の利得A1,A2,A3は、大きく変動する。例えば、MOS
トランジスタM21,M31と負荷抵抗R2,R3が、それぞれ、
MOSトランジスタM11、負荷抵抗R1と同じである場合、反
転増幅回路10のオープン利得Aは、次式(8)で表すことが
できる。
【0017】
【数8】
【0018】従って、この場合、反転増幅回路10のオー
プン利得Aの変動は、利得A1の変動の3乗で変動するこ
とになる。
【0019】
【発明が解決しようとする課題】図19は、図18に示した
増幅回路100を用いた一般的な光受信器用前置増幅回路
の構成例を示している。この前置増幅回路は、増幅回路
100と、この増幅回路100の入力端子INに接続されたフォ
トダイオードPD及び入力容量CINとで構成されている。
なお、入力容量CINには、フォトダイオードPDの接合容
量及び反転増幅回路10の入力容量が含まれているものと
する。
【0020】前置増幅回路では、帯域が広すぎると雑音
が増大し、狭いと波形劣化に起因する符号間干渉が発生
するために、最適な帯域を決定する遮断周波数の許容範
囲が非常に狭い。一般的には、遮断周波数の最適な範囲
は、伝送レートBの0.6〜1.0倍とされている。
【0021】以下に、前置増幅回路のクローズ帯域を求
める。入力端子INから入力されたフォトダイオードPDか
らの微弱電流信号IINは、それぞれ、入力容量CIN及び帰
還抵抗RFに電流IC及び電流IRで分流する。従って、前置
増幅回路の回路方程式は、次式(9)〜(12)で示される。
【0022】
【数9】
【0023】
【数10】
【0024】
【数11】
【0025】
【数12】
【0026】ここで、f,V0は、それぞれ、周波数及び
上述したバイアス電圧である。式(9)〜(12)から、IC,I
R,VINを消去して、入力電流IINと出力電圧VOUTの関係
を求めると次式(13)が成立する。
【0027】
【数13】
【0028】反転増幅回路10のオープン利得A>>1で
ある場合、式(13)の分母の1が無視できる。従って、ト
ランスインピーダンスZTは、式(13)を電流IINで微分し
た次式(14)になり、周波数f=0のときのトランスインピ
ーダンスZT0は式(15)になり、帯域f-3dBは、(|ZT|/
|ZT0|)2=1/2から式(16)になる。
【0029】
【数14】
【0030】
【数15】
【0031】
【数16】
【0032】式(16)は、オープン利得A>>1である場
合、前置増幅回路のクローズ帯域が、反転増幅回路10の
オープン利得A、入力容量CINと帰還抵抗RFのみで決まる
ことを示している。この内の入力容量CINと帰還抵抗RF
は十分安定した値が設計できるのに対し、上述したよう
に、MOSトランジスタのアンプにおけるオープン利得Aの
変動が大きいため、前置増幅回路の帯域を、伝送レート
Bの0.6〜1.0倍の最適帯域に収めることは困難である。
【0033】従って本発明は、基本アンプとそのバイア
ス回路で構成された増幅回路において、プロセス条件の
変動や温度変動に対して安定した利得Aを有する増幅回
路を実現することを課題とする。
【0034】
【課題を解決するための手段】上述したように増幅回路
の利得の変動は、基板上に生成したトランジスタの伝達
コンダクタンス及び負荷抵抗値がプロセス変動条件や温
度により変動することに起因する。従って、式(2)で示
したプロセスにより変動する電子移動度μN、ゲート酸
化膜容量COX等を相殺した形で基本アンプ及びバイアス
回路を構成することができれば上記の課題は解決でき
る。
【0035】そこで、図1の本発明の原理(1)に示すよ
うに、本発明の増幅回路は、駆動トランジスタM11及び
該駆動トランジスタM11で駆動される負荷トランジスタM
12を有する基本アンプ11と、ゲート・ドレイン短絡の駆
動側対応バイアストランジスタM01と、該負荷トランジ
スタM12のバイアス電圧をドレインから出力するゲート
・ドレイン短絡の負荷側対応バイアストランジスタM02
と、該駆動側対応バイアストランジスタM01及び該負荷
側対応バイアストランジスタM02を定電流I1でバイアス
する基準電流源IREF1との直列回路で構成された基本バ
イアス回路21と、で構成したことを特徴とする(付記
1)。
【0036】なお、同図中のトランジスタM11,M12,M0
1,M02はnチャネルトランジスタであるが、pチャネル
トランジスタの場合も同様である。以後、断らない限り
トランジスタはnチャネルトランジスタで説明する。こ
こで、トランジスタM11,M12,M01,M02のチャネル長L
11,L12,L01,L02、及びチャネル幅W11,W12,W01,W
02が、L11=L01,L12=L02,W11=n1*W01,W1 2=n1*W
02の「対応」関係にあるように設定する。
【0037】このように設定した場合で、入力端子と出
力端子の間に帰還抵抗RFを接続したとき、トランジスタ
M11のゲート・ソース間電圧V0は、バイアストランジス
タM01のゲート・ソース間電圧VGS01にほぼ等しくなる。
そして、アンプ11のバイアス電流値は、基準電流源IREF
1の定電流値I1のn1倍であるn1*I1になる。
【0038】また、トランジスタM11の伝達コンダクタ
ンスgm11及びトランジスタM21の伝達コンダクタンスg
m21は、それぞれ、次式(17)、(18)で表すことができ
る。
【0039】
【数17】
【0040】
【数18】
【0041】従って、アンプ11の利得A1は次式(19)で表
すことができる。
【0042】
【数19】
【0043】すなわち、利得A1は、変動の大きいμN,C
OXに関係しなくなる。さらに、チャネル長L11=チャネ
ル長L12(従って、チャネル長L01=チャネル長L02)と
すると、利得A1は次式(20)で表すことができる。
【0044】
【数20】
【0045】この式(20)によれば、利得A1はトランジス
タM11,M12のチャネル幅W11,W12のみで表すことができ
る。同一基板(substrate)上にトランジスタM11,M12,M
01,M02を集積した場合、上述したチャネル長同士及び
チャネル幅同士の条件を満足させることは容易である。
【0046】すなわち、アンプ11の負荷として、駆動ト
ランジスタM11の伝達コンダクタンスgm11と同じ変動要
因を持つ負荷トランジスタM12の伝達コンダクタンスg
m12を用いることにより、伝達コンダクタンスの変動を
相殺し、プロセス条件の変動や温度変動によらない安定
したな増幅利得A1を実現している。
【0047】また、バイアストランジスタM01と駆動ト
ランジスタM11との関係、及びバイアストランジスタM02
と負荷トランジスタM12との関係を、チャネル長又はチ
ャネル幅で設定することで、容易にアンプの特性を決定
することが可能になる。さらに、トランジスタM01,M0
2,M11,M12を同一基板上に作成することにより温度変
動に対しても安定した増幅回路となる。
【0048】また、本発明は、図2(1)の本発明の原理
(2)に示すように該駆動トランジスタM11と該負荷トラン
ジスタM12との間に挿入された負荷抵抗R1、及び該駆動
側対応バイアストランジスタM01と該負荷側対応バイア
ストランジスタM02との間に挿入されたバイアス抵抗R0
をさらに有することができる(付記2)。
【0049】すなわち、同図(2)に示すように、通常領
域Z2では伝達コンダクタンスgmは、(VGS−VT)に比例
して増加するが、ある一定値から飽和する特性を持つ
(強反転領域Z3参照)、従って、利得を大きくするため
に駆動トランジスタM11と負荷トランジスタM12のチャネ
ル幅比W11/W12を大きくすると、負荷トランジスタM12の
伝達コンダクタンスgm12が飽和し、式(20)に従わなくな
るという問題がある。
【0050】そこで、この問題を解決するために負荷抵
抗R1を付加する。この場合の利得A1は、次式(21)で表す
ことができる。
【0051】
【数21】
【0052】この式(21)によれば、チャネル幅の比を一
定以内に抑えて通常領域内(同図(2)参照)の伝達コン
ダクタンスgmを用い、負荷抵抗R1によって利得A1の向上
を図ることが可能である。すなわち、同式の第2項は、
従来の利得A1の式(1)と同様であるが、第1項による利
得を第2項による利得より大きくすれば、抵抗R1に起因
する利得変動を比較的小さく抑えることが可能であり、
全体の利得A1変動は、問題にならない範囲にすることが
できる。
【0053】また、本発明は、図3に示すように該駆動
トランジスタM11と該負荷トランジスタM12との間に挿入
された駆動側ゲート接地トランジスタM14と、該駆動側
ゲート接地トランジスタM14のゲートにバイアス電圧を
与える駆動側ゲート接地バイアス回路22bを有すること
が可能である。
【0054】一般に、高周波数信号を扱う場合、トラン
ジスタの端子間の寄生容量を考慮しなければならない。
駆動トランジスタM11には、ゲート・ソース間容量(図1
9の容量CIN参照)の他にゲート・ドレイン間容量があ
り、このゲート・ドレイン間容量は、入力側から見る
と、ミラー効果により大きく見えるため、周波数帯域低
下の要因になる。
【0055】このミラー効果の問題を避けるためには、
駆動トランジスタM11のドレイン電位を大きく変化させ
ずにドレイン電流を流せばよい。そこで、駆動トランジ
スタM11と負荷トランジスタM12の間に入力インピーダン
スが低い駆動側ゲート接地トランジスタM14を挿入し
て、ミラー効果の影響を軽減して、広い帯域を実現する
ことが可能になる。
【0056】なお、ゲート接地トランジスタM14の電流
利得=1であるため、駆動トランジスタM11のドレイン
電流I1は負荷トランジスタM12のドレイン電流と同じに
なる。また、この場合のアンプ11の出力端子は、ゲート
接地トランジスタM14のドレイン端子である(付記
3)。
【0057】また、該駆動側ゲート接地バイアス回路22
bを、該バイアス電圧をドレインから出力するゲート・
ドレイン短絡のバイアストランジスタM05と、該バイア
ストランジスタM05を定電流でバイアスする基準電流源I
REF2とで構成することができる(付記4)。
【0058】また、本発明は、図4の本発明の原理(4)
に示すように該負荷トランジスタM12と電源との間に接
続された負荷側ゲート接地トランジスタM13と、該負荷
側ゲート接地トランジスタM13のゲートにバイアス電圧
を与える負荷側ゲート接地バイアス回路22cを有するこ
とができる(付記5)。
【0059】また、上記の該負荷側ゲート接地バイアス
回路22cを、ゲート・ドレイン短絡の駆動側対応バイア
ストランジスタM05と、該バイアス電圧をドレインから
出力するゲート・ドレイン短絡の負荷側対応バイアスト
ランジスタM06と、該駆動側対応バイアストランジスタM
05及び該負荷側対応バイアストランジスタM06を定電流
でバイアスする基準電流源IREF2との直列回路で構成し
てもよい(付記6)。
【0060】一般に、電源電圧には変動があり、負荷ト
ランジスタのソース・ドレイン間電圧が変化するため
に、アンプの特性が変動する。ゲート接地のトランジス
タM13は、この特性の変動の低減を図るため挿入してい
る。以下に、上記のバイアス回路22cで該負荷側ゲート
接地トランジスタM13のバイアス電圧を発生するための
条件を説明する。トランジスタM02のドレイン電流I1
ゲート・ソース電圧VGSの間には式(22)の2乗則が成り
立つ。この式(22)から次式(23)を導くことができる。
【0061】
【数22】
【0062】
【数23】
【0063】また、トランジスタM02が飽和領域で動作
するためには、次式(24)が成立しなければならない。
【0064】
【数24】
【0065】トランジスタM01,M02,M03,M05,M06の
ゲート・ソース間電圧を、それぞれ、VGS01,VGS02,V
GS03,VGS05,VGS06とすると、同図から式(25)が成立す
る。
【0066】
【数25】
【0067】ここで、VGS05=VGS01とした場合、次式(2
6)が成り立つ。
【0068】
【数26】
【0069】この式(26)から次式(27)が導くことができ
る。
【0070】
【数27】
【0071】トランジスタM02,M03のチャネル長とチャ
ネル幅の関係が、チャネル長L03=チャネル長L02、チャ
ネル幅W03=チャネル幅W02である場合、次式(28)が成り
立つ。
【0072】
【数28】
【0073】すなわち、負荷側ゲート接地トランジスタ
M13のバイアス回路22が負荷トランジスタM12が飽和領域
で動作するようなバイアス電圧を発生するためには、例
えば、トランジスタM12,M13のサイズが等しい場合、チ
ャネル幅W05=チャネル幅W 01、チャネル幅W06=チャネ
ル幅W02/4にすればよい。これにより、電源電圧変動の
影響を低減することが可能になり、より安定した利得特
性が実現できる。
【0074】また、該基本バイアス回路21cが、自回路
内の該負荷側対応バイアストランジスタM02と該基準電
流源IREF1との間に挿入され、該負荷側ゲート接地バイ
アス回路22の該バイアス電圧をゲート入力したゲート接
地対応バイアストランジスタM03を有することができる
(付記7)。
【0075】また、該基本アンプ11c及び該基本バイア
ス回路21cの該ゲート接地トランジスタM13,M03は、そ
れぞれ、該負荷トランジスタM12及び該負荷側対応バイ
アストランジスタM02のしきい電圧以下のゲート・ソー
ス電圧で飽和領域動作を行うことができるしきい電圧値
を有することができる(付記8)。
【0076】このように、しきい電圧の低いゲート接地
トランジスタM13及びゲート接地対応バイアストランジ
スタM03を用いることにより、図5の本発明の原理(5)に
示すように、図4のバイアス回路21c,22cのバイアス電
圧を同じにすることが可能になり、バイアス回路21dの
バイアス電圧をトランジスタM12,M13で共用し、バイア
ス回路22cを省略することができる。
【0077】すなわち、該負荷側ゲート接地バイアス回
路22cとして、該基本バイアス回路21dを用いることがで
きる(付記9)。同図(1)からトランジスタM02の飽和動
作条件は、次式(29)であることが分かる。式(29)から式
(30)が導かれる。ここで、VDS02,VGS02,VT02,VGS03
は、それぞれ、トランジスタM02のドレイン・ソース電
圧、ゲート・ソース電圧、しきい電圧、トランジスタM0
3のゲート・ソース電圧である。
【0078】
【数29】
【0079】
【数30】
【0080】図5(2)は、上記の該ゲート接地トランジス
タM03のしきい電圧VT03と、該負荷側対応バイアストラ
ンジスタM02のしきい電圧VT02との関係を示している。
いま、エンハンスメント型トランジスタM02が飽和領域
での動作をドレイン電流ID=I1である場合、ゲート・ド
レイン電圧VGS02としきい電圧VT02は、同図(2)に示した
関係にある。上式(30)から、トランジスタM03のゲート
・ソース電圧VGS 03は、しきい電圧VT02より小さい左側
になければならない。
【0081】トランジスタM03のしきい電圧VT03が頁、
すなわちデプリーション型トランジスタの場合、ゲート
・ソース間電圧VGS3においてドレイン電流=I1を流すこ
とができる。ゲート・ソース電圧VGSがしきい電圧VT02
と同じであるようした場合、破線のような特性を持つト
ランジスタMXXもドレイン電流=I1を流すことができ
る。このトランジスタMXXのしきい電圧VTXXは、正電圧
であるので、トランジスタMXXはエンハンスメント型の
トランジスタであるが、トランジスタM02よりも低いし
きい電圧を有している。
【0082】同様にして、トランジスタM02が、デプリ
ーション型のトランジスタである場合においても、デプ
リーション型トランジスタM03のしきい電圧を決めるこ
とができる。また、本発明は、図6の本発明の原理(6)
に示すように該負荷トランジスタM12及び該負荷側対応
バイアストランジスタM02のバルクとソースとを短絡し
てもよい(付記10)。
【0083】図6は、本発明の原理(6)を示している。
同図(1)は、図1と同様であり、図示されていないが、
一般には、nチャネルのトランジスタM11,M12,M01,M
02のバルク端子は最も低い電位の節点Tに接続されてい
る。また、pチャネルトランジスタのバルク端子は最も
高い電位の節点(図示せず)に接続されている。
【0084】これらの場合、ソース端子の電位がバルク
端末の電位と異なる場合がある。上述したように、MOS
トランジスタの飽和領域におけるドレイン電流IDとゲー
ト−ソース間電圧VGSとの関係は、式(22)で表した。し
かし、ドレイン電流IDが流れるチャネルは、ゲート−バ
ルク間に挟まれた領域であるから、ドレイン電流IDは、
ゲート−ソース間の電位差VGSだけでなく、ソース−バ
ルク間の電位差VSBに影響される。
【0085】すなわち、例え電位差VGSが変わらなくて
も、電位差VSBが変化することによりチャネルの形成に
関わるしきい電圧VTが変化する。電位差VSBを考慮した
場合のしきい電圧VTは次式(31)で表すことができる。
【0086】
【数31】
【0087】ここで、VT0は、VSB=0のときのしきい電
圧VTであり、γはプロセスによって決まる定数であり、
φfはフェルミレベルを示している。式(31)は、VSBの変
化することにより、しきい電圧VTが変わる基板バイアス
効果を示している。
【0088】同図(3)は、同(1)における基板バイアス効
果の影響を示しており、図中の一点鎖線は、トランジス
タM12のソースとバルク間を短絡(VSB=0)した時のト
ランジスタM12のソース電圧(VB−VGS12)を示し、実線
は、トランジスタM12のバルク端子が最も低い電位の節
点T(トランジスタM12のソース、同図(6)参照)に接続
された場合におけるソース電圧(VB−VGS12)を示して
いる。
【0089】同図(3)により、基板バイアス効果により
負荷トランジスタM12のしきい電圧VTが大きくなったこ
とにより、VGS12が増大し、電源電圧不足の可能性が発
生すること、及び利得A1(実線の傾き)が低下すること
が分かる。同図(4)の実線は、同(3)の1点鎖線と同様で
あり、トランジスタM12のソースとバルク間を短絡した
ことにより、基板バイアス効果による電源電圧不足が発
生せず、利得A1も低下しないことが分かる。
【0090】また、本発明においては、縦続接続した
(2N(Nは自然数)−1)個の該基本アンプと、初段
の該基本アンプの入力端子と最終段の該基本アンプの出
力端子との間に接続された帰還抵抗と、該基本バイアス
回路とで増幅回路を構成することができる(付記1
1)。
【0091】すなわち、奇数個の基本アンプを縦続接続
して反転増幅回路を構成し、この反転増幅回路に該帰還
抵抗で負帰還をかけ、該基本バイアス回路でバイアス電
圧を供給する増幅回路を構成することができる。これに
より、安定した利得及び遮断周波数を有する増幅回路を
実現できる。
【0092】また、この増幅回路の入力端子に受光素子
を接続することができる。すなわち、該受光素子から入
力した電流信号を増幅することが可能である(付記1
2)。また、該基本バイアス回路を各基本アンプに共通
に用いることができる(付記13)。これによれば、基
本バイアス回路の数を減らすことが可能になる。
【0093】また、本発明は、該駆動トランジスタM11
のゲートに与えるバイアス電圧をドレインから出力する
ゲート・ドレイン短絡の駆動側対応トランジスタと、ゲ
ートが該基本バイアス回路21のバイアス電圧に接続され
た負荷側対応トランジスタとの直列回路で構成された入
力バイアス回路を有することができる(付記14)。
【0094】これにより、該駆動トランジスタM11の入
力動作点が、入力バイアス回路で決定され、アンプ11を
オープンループの増幅回路として使用することが可能に
なる。さらに、本発明は、該駆動トランジスタ及び該負
荷トランジスタを、チャネル幅のみが異なる形状で同一
基板上に集積することができる(付記15)。
【0095】
【発明の実施の形態】実施例(1) 図7は、本発明に係る増幅回路100の実施例(1)を示して
いる。この増幅回路100は、トランスインピーダンス型
前置増幅回路であり、基本バイアス回路21と、3段の基
本アンプ11,12,13から成る反転増幅回路と、入力端子
INと出力端子OUTとの間に接続された帰還抵抗RFとで構
成されている。
【0096】バイアス回路21は、ゲート・ドレイン短絡
のトランジスタM01,M02、及び基準電流源IREF1を直列
接続して構成されている。反転増幅回路は、ゲートをバ
イアス回路21のトランジスタM02のゲートに接続した負
荷トランジスタM12,M22,M32、及び駆動トランジスタM
11,M21,M31で構成される。
【0097】例えば、フォトダイオードPDから入力され
た微弱電流信号IINは、前置増幅回路100の帰還抵抗RF
より電流/電圧変換され、電圧信号VOUTとして出力され
る。このとき、負帰還により駆動トランジスタM11,M2
1,M31のゲート電圧及びドレイン電圧は、バイアストラ
ンジスタM01のゲート・ドレイン電圧にほぼ等しい。
【0098】トランジスタM11,M21,M31のチャネル長L
11,L21,L31をトランジスタM01のチャネル長L01と同じ
に設定し、トランジスタM12,M22,M32のチャネル長
L12,L 22,L32をトランジスタM02のチャネル長L02と同
じに設定し、トランジスタM11,M21,M31のチャネル幅W
11,W21,W31を、それぞれ、トランジスタM01のチャネ
ル幅W01のn1,n2,n3倍に設定し、トランジスタM12,M2
2,M32のチャネル幅W12,W 22,W32をトランジスタM02の
チャネル幅W02のn1,n2,n3倍に設定している。
【0099】このように設定した場合、各段アンプ11,
12,13のバイアス電流は、それぞれ、基準電流I1の一定
倍の電流値n1*I1,n2*I1,n3*I1になる。式(19)を適
用するとアンプ11,12,13の利得A1,A2,A3は、それぞ
れ、ルート(W11/W12),ルート(W21/W22),ルート
(W31/W32)となり、前置増幅回路のオープン利得Aは、
ルート((W11*W21*W31)/(W12*W22*W32))となり、
プロセス条件や温度変動によらないトランジスタ形状比
(W11*W21*W31)/(W12*W22*W 32)のみにより決定さ
れ、安定な利得特性が実現できる。
【0100】例えば、フォトダイオードPDから入力され
た微弱電流信号IINが前置増幅回路100に入力された場
合、入力容量をCINとすれば、クローズ帯域は、安定し
た利得A、帰還抵抗RF、入力容量CINのみで決定される上
述した式(16)になる。実施例(2) 図8は、本発明に係る実施例(2)を示している。この増
幅回路100もトランスインピーダンス型前置増幅回路で
あるが、実施例(1)の増幅回路100と異なる点は、反転増
幅回路が1段の基本アンプ11のみで構成されていること
である。一般に、5段/7段等、任意の奇数段アンプを
接続すること反転増幅回路を構成することが可能であ
る。このように、反転増幅回路を任意の奇数段のアンプ
を縦続接続して構成することで、オープン利得を任意に
設計することが可能になる。
【0101】実施例(3) 図9は、本発明に係る増幅回路100の実施例(3)を示して
いる。この増幅回路100は、容量結合型増幅回路であ
り、入力動作点を決定する入力バイアス回路23により、
駆動トランジスタM11のゲート電圧は、駆動側対応トラ
ンジスタM41のゲート・ドレイン電圧にほぼ等しく設定
され、負帰還をかけたときとほぼ同じ動作条件を満足す
ることができるため、上述した式(19)に従う安定な利得
A1での増幅が可能である。
【0102】また、実施例(2)に示したように、基本ア
ンプ11を多段縦続接続することも可能である。この場
合、段数は偶数であっても良い。このように、本発明
は、オープンループの増幅回路としても有効なものであ
る。実施例(4) 図10は、本発明に係る増幅回路100の実施例(4)を示して
いる。この増幅回路100は、トランスインピーダンス型
前置増幅回路である。
【0103】この実施例(4)が図7に示した実施例(1)と
異なる点は、それぞれ、駆動トランジスタM11,M21,M3
1と負荷トランジスタM12,M22,M32との間に負荷抵抗
R1,R2,R3が接続されていることである。これにより、
負荷トランジスタM12,M22,M32が飽和することを無く
すと共に、基本アンプ11a,12a,13aの利得を大きくす
ることが可能になる。
【0104】実施例(5) 図11は、本発明に係る増幅回路100の実施例(5)を示して
いる。この増幅回路100は、トランスインピーダンス型
前置増幅回路である。本実施例(5)では、駆動トランジ
スタM11,M21,M31のドレインに、それぞれ、駆動側ゲ
ート接地トランジスタM14,M24,M34を挿入している。
これらのトランジスタM14,M24,M34は、駆動トランジ
スタM11,M21,M31のゲート・ドレイン間容量によりゲ
ート容量を大きく見せるミラー効果を低減させて、ミラ
ー容量値を小さくする。
【0105】これにより、各基本アンプ11b,12b,13b
の帯域を広くするとともに、前置増幅回路の帯域を広く
している。駆動側ゲート接地トランジスタのゲートにバ
イアス電圧を与えるバイアス回路22bのトランジスタM05
は、駆動トランジスタのバイアス電圧よりも高い電圧を
発生するためには、例えば、トランジスタM11,M14のサ
イズが等しい場合、(トランジスタM05のチャネル幅
W05)=(トランジスタM11のチャネル幅W11)/4とすれ
ばよい。
【0106】実施例(6) 図12は、本発明に係る増幅回路100の実施例(6)を示して
いる。この増幅回路100は、トランスインピーダンス型
前置増幅回路である。この実施例(6)が図7に示した実
施例(1)と異なる点は、負荷トランジスタM12,M22,M32
のドレインと電源との間に、負荷側ゲート接地トランジ
スタM13,M23,M33を追加していることである。これに
より、電源電圧変動による特性変動を低減し、より安定
な利得特性を実現できる。
【0107】なお、上述したように、トランジスタM0
2,M03のサイズが等しい場合、トランジスタM02,M06の
チャネル幅及びチャネル長の関係を式(28)のように設定
すればよい。実施例(7) 図13は、本発明に係る増幅回路100の実施例(7)を示して
いる。この増幅回路100は、トランスインピーダンス型
前置増幅回路である。
【0108】この実施例(7)が図7に示した実施例(1)と
異なる点は、負荷トランジスタM12,M22,M32のバルク
とソースが短絡されていることである。これにより、負
荷トランジスタM12,M22,M32の基板バイアス効果に起
因する電源電圧不足や利得の低下を無くし特性の向上を
図ることができる。
【0109】実施例(8) 図14は、本発明に係る増幅回路100の実施例(8)を示して
いる。この増幅回路100は、トランスインピーダンス型
前置増幅回路である。この実施例(8)は、実施例(5)と実
施例(6)を組み合わせた実施例であり、駆動トランジス
タM11,M21,M31のドレインにゲート接地トランジスタM
14,M24,M34を挿入して、増幅回路の広帯域化を実現す
るとともに、負荷トランジスタM12,M22,M32のドレイ
ンにゲート接地トランジスタM13,M23,M33を挿入し
て、電源電圧変動による特性変動の低減を図っている。
【0110】実施例(9) 図15は、本発明に係る増幅回路100の実施例(9)を示して
いる。この増幅回路100は、トランスインピーダンス型
前置増幅回路である。この実施例(9)は、実施例(4)と同
様に、それぞれ、駆動トランジスタM11,M21,M31と負
荷トランジスタM12,M22,M32の間に負荷抵抗R1,R2,R
3を挿入して、利得の向上を図っている。
【0111】また、本実施例(9)は、負荷トランジスタM
12,M22,M32のドレインに、負荷側ゲート接地トランジ
スタM13,M23,M33を追加している点は、実施例(6)と同
様であるが、トランジスタM13,M23,M33にデプリーシ
ョン型MOS(DMOS)トランジスタを用いている。これに
より、実施例(6)のバイアス回路22cを省略することが可
能になり、バイアス回路の構成を簡略化している。
【0112】実施例(10) 図16は、本発明に係る増幅回路100の実施例(10)を示し
ており、実施例(9)の変形例を示している。実施例(10)
が実施例(9)と異なる点は、アンプ12に負荷抵抗R 2が挿
入されておらず、基本アンプ12h用のバイアス回路22hが
付加されていることである。このように本発明の増幅回
路は、例えば、各段の基本アンプ11g,12h,13gの利得
を柔軟に設計することが可能である。
【0113】実施例(11) 図17は、本発明に係る増幅回路100の実施例(11)を示し
ている。この実施例(11)では、実施例(1)で示したNチャ
ネルMOSトランジスタ構成の増幅回路をPチャネルMOSト
ランジスタで構成している。このように、本発明の増幅
回路はPチャネルMOSトランジスタで構成することが可能
である。例えば、上記の実施例(2)〜(10)の増幅回路をP
チャネルMOSトランジスタで構成することも可能であ
る。
【0114】(付記1)駆動トランジスタ及び該駆動ト
ランジスタで駆動される負荷トランジスタを有する基本
アンプと、ゲート・ドレイン短絡の駆動側対応バイアス
トランジスタと、該負荷トランジスタのバイアス電圧を
ドレインから出力するゲート・ドレイン短絡の負荷側対
応バイアストランジスタと、該駆動側対応バイアストラ
ンジスタ及び該負荷側対応バイアストランジスタを定電
流でバイアスする基準電流源との直列回路で構成された
基本バイアス回路と、を備えたことを特徴とする増幅回
路。
【0115】(付記2)上記の付記1において、該駆動
トランジスタと該負荷トランジスタとの間に挿入された
負荷抵抗、及び該駆動側対応バイアストランジスタと該
負荷側対応バイアストランジスタとの間に挿入されたバ
イアス抵抗をさらに有することを特徴とした増幅回路。
【0116】(付記3)上記の付記1において、該駆動
トランジスタと該負荷トランジスタとの間に挿入された
駆動側ゲート接地トランジスタと、該駆動側ゲート接地
トランジスタのゲートにバイアス電圧を与える駆動側ゲ
ート接地バイアス回路を有することを特徴とした増幅回
路。
【0117】(付記4)上記の付記3において、該駆動
側ゲート接地バイアス回路が、該バイアス電圧をドレイ
ンから出力するゲート・ドレイン短絡のバイアストラン
ジスタと、該バイアストランジスタを定電流でバイアス
する基準電流源とを有することを特徴とした増幅回路。
【0118】(付記5)上記の付記1において、該負荷
トランジスタと電源との間に接続された負荷側ゲート接
地トランジスタと、該負荷側ゲート接地トランジスタの
ゲートにバイアス電圧を与える負荷側ゲート接地バイア
ス回路を有することを特徴とした増幅回路。
【0119】(付記6)上記の付記5において、該負荷
側ゲート接地バイアス回路が、ゲート・ドレイン短絡の
駆動側対応バイアストランジスタと、該バイアス電圧を
ドレインから出力するゲート・ドレイン短絡の負荷側対
応バイアストランジスタと、該駆動側対応バイアストラ
ンジスタ及び該負荷側対応バイアストランジスタを定電
流でバイアスする基準電流源との直列回路で構成されて
いることを特徴とした増幅回路。
【0120】(付記7)上記の付記6において、該基本
バイアス回路が、自回路内の該負荷側対応バイアストラ
ンジスタと該基準電流源との間に挿入され、該負荷側ゲ
ート接地バイアス回路の該バイアス電圧をゲート入力し
たゲート接地対応バイアストランジスタを有することを
特徴とした増幅回路。
【0121】(付記8)上記の付記7において、該基本
アンプ及び該基本バイアス回路の該ゲート接地トランジ
スタは、それぞれ、該負荷トランジスタ及び該負荷側対
応バイアストランジスタのしきい電圧以下のゲート・ソ
ース電圧で飽和領域動作を行うことができるしきい電圧
値を有することを特徴とした増幅回路。
【0122】(付記9)上記の付記8において、該負荷
側ゲート接地バイアス回路として、該基本バイアス回路
を用いることを特徴とした増幅回路。 (付記10)上記の付記1において、該負荷トランジス
タ及び該負荷側対応バイアストランジスタのバルクとソ
ースとを短絡したことを特徴とする増幅回路。
【0123】(付記11)上記の付記1において、縦続
接続した2N(Nは自然数)−1個の該基本アンプと、
初段の該基本アンプの入力端子と最終段の該基本アンプ
の出力端子との間に接続した帰還抵抗と、該基本バイア
ス回路と、で構成されたことを特徴とする増幅回路。
【0124】(付記12)上記の付記11において、該
入力端子に受光素子を接続したことを特徴とする増幅回
路。 (付記13)上記の付記11において、該基本バイアス
回路が、各基本アンプに共通に用いられることを特徴と
した増幅回路。
【0125】(付記14)上記の付記1において、該駆
動トランジスタのゲートに与えるバイアス電圧をドレイ
ンから出力するゲート・ドレイン短絡の駆動側対応トラ
ンジスタと、ゲートが該基本バイアス回路のバイアス電
圧に接続された負荷側対応トランジスタとの直列回路で
構成された入力バイアス回路を有することを特徴とした
増幅回路。
【0126】(付記15)上記の付記1において、該駆
動トランジスタ及び該負荷トランジスタが、チャネル幅
のみが異なるかたちで同一基板上に集積されていること
を特徴とした増幅回路。
【0127】
【発明の効果】以上説明したように、本発明の増幅回路
によれば、駆動トランジスタが負荷トランジスタを駆動
し、基準電流源が駆動側対応バイアストランジスタ及び
負荷側対応バイアストランジスタを定電流でバイアスし
て該負荷トランジスタのバイアス電圧を発生するように
構成したので、例えば、該駆動トランジスタ及び該負荷
トランジスタを、チャネル幅のみが異なる形状で同一基
板上に集積することで、容易にプロセス条件の変動や温
度変動によらない安定した増幅利得を実現できる。
【0128】また、該駆動トランジスタと該負荷トラン
ジスタとの間に負荷抵抗又は駆動側ゲート接地トランジ
スタを挿入することで、それぞれ、該増幅回路の利得の
向上を図ること、又はミラー効果による入力容量の増大
を抑えて周波数帯域を広くすることが可能になる。
【0129】また、該負荷トランジスタと電源との間に
負荷側ゲート接地トランジスタを挿入することで、該負
荷トランジスタに対する電源電圧変動の影響を低減する
ことが可能になる。また、該負荷トランジスタ及び該負
荷側対応バイアストランジスタのバルクとソースとを短
絡することで、電源電圧不足の発生の可能性を抑えるこ
とができる。
【0130】また、例えば、1以上の奇数個の縦続接続
した該基本アンプで増幅回路を構成し、増幅回路の出力
信号を入力側に帰還抵抗でフィードバックすることによ
り、安定した利得及び遮断周波数を有する増幅回路を実
現することができる。
【図面の簡単な説明】
【図1】本発明に係る増幅回路の原理(1)を示した回路
図である。
【図2】本発明に係る増幅回路の原理(2)を示した回路
図である。
【図3】本発明に係る増幅回路の原理(3)を示した回路
図である。
【図4】本発明に係る増幅回路の原理(4)を示した回路
図である。
【図5】本発明に係る増幅回路の原理(5)を示した回路
図である。
【図6】本発明に係る増幅回路の原理(6)を示した回路
図である。
【図7】本発明に係る増幅回路の実施例(1)を示した回
路図である。
【図8】本発明に係る増幅回路の実施例(2)を示した回
路図である。
【図9】本発明に係る増幅回路の実施例(3)を示した回
路図である。
【図10】本発明に係る増幅回路の実施例(4)を示した
回路図である。
【図11】本発明に係る増幅回路の実施例(5)を示した
回路図である。
【図12】本発明に係る増幅回路の実施例(6)を示した
回路図である。
【図13】本発明に係る増幅回路の実施例(7)を示した
回路図である。
【図14】本発明に係る増幅回路の実施例(8)を示した
回路図である。
【図15】本発明に係る増幅回路の実施例(9)を示した
回路図である。
【図16】本発明に係る増幅回路の実施例(10)を示した
回路図である。
【図17】本発明に係る増幅回路の実施例(11)を示した
回路図である。
【図18】従来の増幅回路の構成例を示した回路図であ
る。
【図19】従来の増幅回路を用いた光受信用前置増幅回
路の構成例を示した回路図である。
【符号の説明】
100 増幅回路 10 反転増幅回路 11,11a〜11i,12,12a〜12i,13,13a〜13i 基本アン
プ 21,21a〜21i 基本バイアス回路 22b,22c,22f,2
2h バイアス回路 23 入力バイアス回路 IN 入力端子 OUT 出力端子 M01〜M08,M11〜M14,M21〜M24,M31〜M34,M41,M42
MOSトランジスタ PD フォトダイオード R0〜R3,RF 抵抗 CIN,C1 容量 A,A1〜A3 利得 gm1〜gm3,gm11,gm21 伝達コンダクタンス W01〜W08,W11〜W14,W21〜W24,W31〜W34,W41,W42
チャネル幅 L01〜L08,L11〜L14,L21〜L24,L31〜L34,L41,L42
チャネル長 図中、同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5J090 AA01 AA56 CA02 CA14 CN01 DN02 FA10 FN06 HA10 HA19 HA25 HA29 HA44 KA04 KA05 KA09 KA12 MA04 MA08 MA11 MA21 MN01 TA02 5J092 AA01 AA56 CA02 CA14 FA10 HA10 HA19 HA25 HA29 HA44 KA04 KA05 KA09 KA12 MA04 MA08 MA11 MA21 TA02 UL02

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】駆動トランジスタ及び該駆動トランジスタ
    で駆動される負荷トランジスタを有する基本アンプと、 ゲート・ドレイン短絡の駆動側対応バイアストランジス
    タと、該負荷トランジスタのバイアス電圧をドレインか
    ら出力するゲート・ドレイン短絡の負荷側対応バイアス
    トランジスタと、該駆動側対応バイアストランジスタ及
    び該負荷側対応バイアストランジスタを定電流でバイア
    スする基準電流源との直列回路で構成された基本バイア
    ス回路と、 を備えたことを特徴とする増幅回路。
  2. 【請求項2】請求項1において、 該駆動トランジスタと該負荷トランジスタとの間に挿入
    された負荷抵抗、及び該駆動側対応バイアストランジス
    タと該負荷側対応バイアストランジスタとの間に挿入さ
    れたバイアス抵抗をさらに有することを特徴とした増幅
    回路。
  3. 【請求項3】請求項1において、 該駆動トランジスタと該負荷トランジスタとの間に挿入
    された駆動側ゲート接地トランジスタと、該駆動側ゲー
    ト接地トランジスタのゲートにバイアス電圧を与える駆
    動側ゲート接地バイアス回路を有することを特徴とした
    増幅回路。
  4. 【請求項4】請求項1において、 該負荷トランジスタと電源との間に接続された負荷側ゲ
    ート接地トランジスタと、該負荷側ゲート接地トランジ
    スタのゲートにバイアス電圧を与える負荷側ゲート接地
    バイアス回路を有することを特徴とした増幅回路。
  5. 【請求項5】請求項1において、 該負荷トランジスタ及び該負荷側対応バイアストランジ
    スタのバルクとソースとを短絡したことを特徴とする増
    幅回路。
JP2001072332A 2001-03-14 2001-03-14 増幅回路 Expired - Fee Related JP3841652B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2001072332A JP3841652B2 (ja) 2001-03-14 2001-03-14 増幅回路
US10/010,438 US6566959B2 (en) 2001-03-14 2001-11-08 Amplifier circuit having a particular biasing arrangement

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001072332A JP3841652B2 (ja) 2001-03-14 2001-03-14 増幅回路

Publications (2)

Publication Number Publication Date
JP2002271147A true JP2002271147A (ja) 2002-09-20
JP3841652B2 JP3841652B2 (ja) 2006-11-01

Family

ID=18929929

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001072332A Expired - Fee Related JP3841652B2 (ja) 2001-03-14 2001-03-14 増幅回路

Country Status (2)

Country Link
US (1) US6566959B2 (ja)
JP (1) JP3841652B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107666294A (zh) * 2016-07-28 2018-02-06 株式会社村田制作所 放大电路

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7408577B2 (en) * 2003-04-09 2008-08-05 Micron Technology, Inc. Biasing scheme for large format CMOS active pixel sensors
JP2006311731A (ja) * 2005-04-28 2006-11-09 Seiko Instruments Inc 電子回路
JP4217247B2 (ja) * 2005-07-07 2009-01-28 パナソニック株式会社 可変トランスコンダクタンス回路
EP2408118B1 (en) * 2010-07-12 2013-02-13 Nxp B.V. Conversion system
CN110365299B (zh) * 2019-08-22 2024-06-21 杭州洪芯微电子科技有限公司 一种cmos跨阻放大器

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1265157A (ja) * 1968-09-27 1972-03-01
JP2543872B2 (ja) * 1986-08-13 1996-10-16 株式会社東芝 増幅回路
US5812029A (en) * 1996-10-04 1998-09-22 Harris Corporation Gain control circuit and method

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107666294A (zh) * 2016-07-28 2018-02-06 株式会社村田制作所 放大电路
CN107666294B (zh) * 2016-07-28 2021-11-30 株式会社村田制作所 放大电路

Also Published As

Publication number Publication date
JP3841652B2 (ja) 2006-11-01
US20020163386A1 (en) 2002-11-07
US6566959B2 (en) 2003-05-20

Similar Documents

Publication Publication Date Title
US3947778A (en) Differential amplifier
US4048575A (en) Operational amplifier
EP2652872B1 (en) Current mirror and high-compliance single-stage amplifier
US8149055B2 (en) Semiconductor integrated circuit device
US7312660B2 (en) Differential amplifier and active load for the same
US5963094A (en) Monolithic class AB shunt-shunt feedback CMOS low noise amplifier having self bias
US3956708A (en) MOSFET comparator
US7446607B2 (en) Regulated cascode circuit, an amplifier including the same, and method of regulating a cascode circuit
US5625313A (en) Cascode circuit operable at a low working voltage and having a high output impedance
WO2005050834A1 (ja) Am中間周波可変利得増幅回路、可変利得増幅回路及びその半導体集積回路
US7038501B2 (en) Transconductor circuit for compensating the distortion of output current
JP2002271147A (ja) 増幅回路
US7456692B2 (en) Gain variable amplifier
CN110798204A (zh) 一种缓冲近电源电压的cmos缓冲器
KR100814596B1 (ko) 차동 증폭 회로
US20210250006A1 (en) Output pole-compensated operational amplifier
US7098702B2 (en) Transconductor circuit for compensating the distortion of output current
JP3341945B2 (ja) 演算増幅器
US6542034B2 (en) Operational amplifier with high gain and symmetrical output-current capability
KR102487060B1 (ko) 소형 광대역 증폭기 회로
US7532068B2 (en) Differential amplifier circuit
US7852157B2 (en) Differential amplifier
US20020153953A1 (en) Operational amplifier including a right-half plane zero reduction circuit and related method
JP2004064213A (ja) 差動増幅回路
JP2001237650A (ja) 利得可変型増幅器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040419

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060221

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060307

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060428

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060530

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060714

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060808

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060808

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090818

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100818

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110818

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120818

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120818

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130818

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees