JP2002271147A

JP2002271147A - 増幅回路

Info

Publication number: JP2002271147A
Application number: JP2001072332A
Authority: JP
Inventors: Satoshi Ide; 聡井出; Norio Ueno; 典夫上野
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2001-03-14
Filing date: 2001-03-14
Publication date: 2002-09-20
Anticipated expiration: 2021-03-14
Also published as: JP3841652B2; US20020163386A1; US6566959B2

Abstract

(57)【要約】【課題】基本アンプ11とそのバイアス回路21で構成され
た増幅回路に関し、プロセス条件の変動や温度変動に対
して安定した利得Aを有する増幅回路を実現する。【解決手段】駆動トランジスタM11が負荷トランジスタM
12を駆動し、基準電流源IREF1が駆動側対応バイアスト
ランジスタM01及び負荷側対応バイアストランジスタM02
を定電流でバイアスして該負荷トランジスタM12のバイ
アス電圧を発生するように構成する。また、該駆動トラ
ンジスタM11と該負荷トランジスタM12との間に負荷抵抗
R₁又は駆動側ゲート接地トランジスタM14を挿入する。
また、該負荷トランジスタM12と電源との間に負荷側ゲ
ート接地トランジスタM13を挿入する。また、該負荷ト
ランジスタM12及び負荷側対応バイアストランジスタM02
のバルクとソースを短絡する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は増幅回路に関し、特
に基本アンプとそのバイアス回路で構成された増幅回路
に関するものである。近年、MOS半導体集積回路技術の
発達はめざましく、集積度の向上及び高性能化が進んで
おり、この技術は、高性能ディジタル集積回路と同様
に、高性能アナログ集積回路に適用されている。例え
ば、MOS半導体集積回路技術によるアナログ・ディジタ
ル混成集積回路は、１チップ上にディジタル回路とアナ
ログ回路をCMOSプロセスで実現可能であり、経済的に有
利である。

【０００２】CMOS半導体集積回路技術を高性能アナログ
集積回路に適用するためには、MOSトランジスタを用い
た高性能アナログ増幅回路を実現することが重要であ
る。

【０００３】

【従来の技術】図18は、従来のトランスインピーダンス
型増幅回路100の構成例を示している。この増幅回路100
は、３段の基本アンプ（以後、単にアンプと称すること
がある。）11〜13を縦続接続した反転増幅回路10と、反
転増幅回路10の入力端子INと出力端子OUTとの間を接続
した帰還抵抗R_F(以後、符号R_Fで抵抗R_Fの抵抗値を示す
ことがある。）とで構成されている。

【０００４】アンプ11〜13は、それぞれ、ソース接地の
MOSトランジスタM11，M21，M31と、これらのMOSトラン
ジスタM11，M21，M31のドレインに直列接続された負荷
抵抗R₁，R₂，R₃で構成されている。増幅回路100のバイ
アス電圧は、入力端子INに信号が入力されていないと
き、MOSトランジスタM11のゲートに電流が流れないた
め、帰還抵抗R_Fに電圧降下が発生せず出力端子OUTのバ
イアス電圧V₀と同じになる。

【０００５】なお、同図に示した反転増幅回路10は、３
個の基本アンプで構成されているが、一般的に奇数個
の、基本アンプで構成される。アンプ11のオープン利得
A₁は、次式(1)で表すことができる。

【０００６】

【数１】

【０００７】ここで、g_m1は、MOSトランジスタM11の伝
達コンダクタンスであり、次式(2)で表すことができ
る。

【０００８】

【数２】

【０００９】ここで、μ_N，C_OX，W₁₁，L₁₁，I₁は、それ
ぞれ、MOSトランジスタM11の電子移動度、ゲート酸化膜
容量、チャネル幅、チャネル長、基準電流である。同様
に、各アンプ12，13の利得A₂，A₃と、各MOSトランジス
タM21，M31の伝達コンダクタンスg_m2，g_m3は、それぞ
れ、式(3)〜(6)で表すことができる。

【００１０】

【数３】

【００１１】

【数４】

【００１２】

【数５】

【００１３】

【数６】

【００１４】ここで、W₂₁，L₂₁，I₂、及びW₃₁，L₃₁，I₃
は、それぞれ、MOSトランジスタM21，M31のチャネル
幅、チャネル長、基準電流である。反転増幅回路10のオ
ープン利得Aは、次式(7)で表すことができる。

【００１５】

【数７】

【００１６】伝達コンダクタンスg_m1〜g_m3がプロセス変
動条件や温度により変動し、また、負荷抵抗R₁〜R₃も伝
達コンダクタンスと独立して変動するため、アンプ11〜
13の利得A₁，A₂，A₃は、大きく変動する。例えば、MOS
トランジスタM21，M31と負荷抵抗R₂，R₃が、それぞれ、
MOSトランジスタM11、負荷抵抗R₁と同じである場合、反
転増幅回路10のオープン利得Aは、次式(8)で表すことが
できる。

【００１７】

【数８】

【００１８】従って、この場合、反転増幅回路10のオー
プン利得Aの変動は、利得A₁の変動の３乗で変動するこ
とになる。

【００１９】

【発明が解決しようとする課題】図19は、図18に示した
増幅回路100を用いた一般的な光受信器用前置増幅回路
の構成例を示している。この前置増幅回路は、増幅回路
100と、この増幅回路100の入力端子INに接続されたフォ
トダイオードPD及び入力容量C_INとで構成されている。
なお、入力容量C_INには、フォトダイオードPDの接合容
量及び反転増幅回路10の入力容量が含まれているものと
する。

【００２０】前置増幅回路では、帯域が広すぎると雑音
が増大し、狭いと波形劣化に起因する符号間干渉が発生
するために、最適な帯域を決定する遮断周波数の許容範
囲が非常に狭い。一般的には、遮断周波数の最適な範囲
は、伝送レートBの0.6〜1.0倍とされている。

【００２１】以下に、前置増幅回路のクローズ帯域を求
める。入力端子INから入力されたフォトダイオードPDか
らの微弱電流信号I_INは、それぞれ、入力容量C_IN及び帰
還抵抗R_Fに電流I_C及び電流I_Rで分流する。従って、前置
増幅回路の回路方程式は、次式(9)〜(12)で示される。

【００２２】

【数９】

【００２３】

【数１０】

【００２４】

【数１１】

【００２５】

【数１２】

【００２６】ここで、f，V₀は、それぞれ、周波数及び
上述したバイアス電圧である。式(9)〜(12)から、I_C，I
_R，V_INを消去して、入力電流I_INと出力電圧V_OUTの関係
を求めると次式(13)が成立する。

【００２７】

【数１３】

【００２８】反転増幅回路10のオープン利得A＞＞１で
ある場合、式(13)の分母の1が無視できる。従って、ト
ランスインピーダンスZ_Tは、式(13)を電流I_INで微分し
た次式(14)になり、周波数f=0のときのトランスインピ
ーダンスZ_T0は式(15)になり、帯域f_-3dBは、（｜Z_T｜/
｜Z_T0｜）²＝１/２から式(16)になる。

【００２９】

【数１４】

【００３０】

【数１５】

【００３１】

【数１６】

【００３２】式(16)は、オープン利得A＞＞１である場
合、前置増幅回路のクローズ帯域が、反転増幅回路10の
オープン利得A、入力容量C_INと帰還抵抗R_Fのみで決まる
ことを示している。この内の入力容量C_INと帰還抵抗R_F
は十分安定した値が設計できるのに対し、上述したよう
に、MOSトランジスタのアンプにおけるオープン利得Aの
変動が大きいため、前置増幅回路の帯域を、伝送レート
Bの0.6〜1.0倍の最適帯域に収めることは困難である。

【００３３】従って本発明は、基本アンプとそのバイア
ス回路で構成された増幅回路において、プロセス条件の
変動や温度変動に対して安定した利得Aを有する増幅回
路を実現することを課題とする。

【００３４】

【課題を解決するための手段】上述したように増幅回路
の利得の変動は、基板上に生成したトランジスタの伝達
コンダクタンス及び負荷抵抗値がプロセス変動条件や温
度により変動することに起因する。従って、式(2)で示
したプロセスにより変動する電子移動度μ_N、ゲート酸
化膜容量C_OX等を相殺した形で基本アンプ及びバイアス
回路を構成することができれば上記の課題は解決でき
る。

【００３５】そこで、図１の本発明の原理(1)に示すよ
うに、本発明の増幅回路は、駆動トランジスタM11及び
該駆動トランジスタM11で駆動される負荷トランジスタM
12を有する基本アンプ11と、ゲート・ドレイン短絡の駆
動側対応バイアストランジスタM01と、該負荷トランジ
スタM12のバイアス電圧をドレインから出力するゲート
・ドレイン短絡の負荷側対応バイアストランジスタM02
と、該駆動側対応バイアストランジスタM01及び該負荷
側対応バイアストランジスタM02を定電流I₁でバイアス
する基準電流源IREF1との直列回路で構成された基本バ
イアス回路21と、で構成したことを特徴とする（付記
１）。

【００３６】なお、同図中のトランジスタM11，M12，M0
1，M02はｎチャネルトランジスタであるが、ｐチャネル
トランジスタの場合も同様である。以後、断らない限り
トランジスタはｎチャネルトランジスタで説明する。こ
こで、トランジスタM11，M12，M01，M02のチャネル長L
₁₁，L₁₂，L₀₁，L₀₂、及びチャネル幅W₁₁，W₁₂，W₀₁，W
₀₂が、L₁₁＝L₀₁，L₁₂＝L₀₂，W₁₁＝n₁＊W₀₁，W₁ ₂＝n₁＊W
₀₂の「対応」関係にあるように設定する。

【００３７】このように設定した場合で、入力端子と出
力端子の間に帰還抵抗R_Fを接続したとき、トランジスタ
M11のゲート・ソース間電圧V₀は、バイアストランジス
タM01のゲート・ソース間電圧V_GS01にほぼ等しくなる。
そして、アンプ11のバイアス電流値は、基準電流源IREF
1の定電流値I₁のn₁倍であるn₁＊I₁になる。

【００３８】また、トランジスタM11の伝達コンダクタ
ンスg_m11及びトランジスタM21の伝達コンダクタンスg
_m21は、それぞれ、次式(17)、(18)で表すことができ
る。

【００３９】

【数１７】

【００４０】

【数１８】

【００４１】従って、アンプ11の利得A₁は次式(19)で表
すことができる。

【００４２】

【数１９】

【００４３】すなわち、利得A₁は、変動の大きいμ_N，C
_OXに関係しなくなる。さらに、チャネル長L₁₁＝チャネ
ル長L₁₂（従って、チャネル長L₀₁＝チャネル長L₀₂）と
すると、利得A₁は次式(20)で表すことができる。

【００４４】

【数２０】

【００４５】この式(20)によれば、利得A₁はトランジス
タM11，M12のチャネル幅W₁₁，W₁₂のみで表すことができ
る。同一基板(substrate)上にトランジスタM11，M12，M
01，M02を集積した場合、上述したチャネル長同士及び
チャネル幅同士の条件を満足させることは容易である。

【００４６】すなわち、アンプ11の負荷として、駆動ト
ランジスタM11の伝達コンダクタンスg_m11と同じ変動要
因を持つ負荷トランジスタM12の伝達コンダクタンスg
_m12を用いることにより、伝達コンダクタンスの変動を
相殺し、プロセス条件の変動や温度変動によらない安定
したな増幅利得A₁を実現している。

【００４７】また、バイアストランジスタM01と駆動ト
ランジスタM11との関係、及びバイアストランジスタM02
と負荷トランジスタM12との関係を、チャネル長又はチ
ャネル幅で設定することで、容易にアンプの特性を決定
することが可能になる。さらに、トランジスタM01，M0
2，M11，M12を同一基板上に作成することにより温度変
動に対しても安定した増幅回路となる。

【００４８】また、本発明は、図2(1)の本発明の原理
(2)に示すように該駆動トランジスタM11と該負荷トラン
ジスタM12との間に挿入された負荷抵抗R₁、及び該駆動
側対応バイアストランジスタM01と該負荷側対応バイア
ストランジスタM02との間に挿入されたバイアス抵抗R₀
をさらに有することができる（付記２）。

【００４９】すなわち、同図(2)に示すように、通常領
域Z2では伝達コンダクタンスg_mは、（V_GS−V_T）に比例
して増加するが、ある一定値から飽和する特性を持つ
（強反転領域Z3参照）、従って、利得を大きくするため
に駆動トランジスタM11と負荷トランジスタM12のチャネ
ル幅比W₁₁/W₁₂を大きくすると、負荷トランジスタM12の
伝達コンダクタンスg_m12が飽和し、式(20)に従わなくな
るという問題がある。

【００５０】そこで、この問題を解決するために負荷抵
抗R₁を付加する。この場合の利得A₁は、次式(21)で表す
ことができる。

【００５１】

【数２１】

【００５２】この式(21)によれば、チャネル幅の比を一
定以内に抑えて通常領域内（同図(2)参照）の伝達コン
ダクタンスg_mを用い、負荷抵抗R₁によって利得A₁の向上
を図ることが可能である。すなわち、同式の第２項は、
従来の利得A₁の式(1)と同様であるが、第１項による利
得を第２項による利得より大きくすれば、抵抗R₁に起因
する利得変動を比較的小さく抑えることが可能であり、
全体の利得A₁変動は、問題にならない範囲にすることが
できる。

【００５３】また、本発明は、図３に示すように該駆動
トランジスタM11と該負荷トランジスタM12との間に挿入
された駆動側ゲート接地トランジスタM14と、該駆動側
ゲート接地トランジスタM14のゲートにバイアス電圧を
与える駆動側ゲート接地バイアス回路22bを有すること
が可能である。

【００５４】一般に、高周波数信号を扱う場合、トラン
ジスタの端子間の寄生容量を考慮しなければならない。
駆動トランジスタM11には、ゲート・ソース間容量（図1
9の容量C_IN参照）の他にゲート・ドレイン間容量があ
り、このゲート・ドレイン間容量は、入力側から見る
と、ミラー効果により大きく見えるため、周波数帯域低
下の要因になる。

【００５５】このミラー効果の問題を避けるためには、
駆動トランジスタM11のドレイン電位を大きく変化させ
ずにドレイン電流を流せばよい。そこで、駆動トランジ
スタM11と負荷トランジスタM12の間に入力インピーダン
スが低い駆動側ゲート接地トランジスタM14を挿入し
て、ミラー効果の影響を軽減して、広い帯域を実現する
ことが可能になる。

【００５６】なお、ゲート接地トランジスタM14の電流
利得＝１であるため、駆動トランジスタM11のドレイン
電流I₁は負荷トランジスタM12のドレイン電流と同じに
なる。また、この場合のアンプ11の出力端子は、ゲート
接地トランジスタM14のドレイン端子である（付記
３）。

【００５７】また、該駆動側ゲート接地バイアス回路22
bを、該バイアス電圧をドレインから出力するゲート・
ドレイン短絡のバイアストランジスタM05と、該バイア
ストランジスタM05を定電流でバイアスする基準電流源I
REF2とで構成することができる（付記４）。

【００５８】また、本発明は、図４の本発明の原理(4)
に示すように該負荷トランジスタM12と電源との間に接
続された負荷側ゲート接地トランジスタM13と、該負荷
側ゲート接地トランジスタM13のゲートにバイアス電圧
を与える負荷側ゲート接地バイアス回路22cを有するこ
とができる（付記５）。

【００５９】また、上記の該負荷側ゲート接地バイアス
回路22cを、ゲート・ドレイン短絡の駆動側対応バイア
ストランジスタM05と、該バイアス電圧をドレインから
出力するゲート・ドレイン短絡の負荷側対応バイアスト
ランジスタM06と、該駆動側対応バイアストランジスタM
05及び該負荷側対応バイアストランジスタM06を定電流
でバイアスする基準電流源IREF2との直列回路で構成し
てもよい（付記６）。

【００６０】一般に、電源電圧には変動があり、負荷ト
ランジスタのソース・ドレイン間電圧が変化するため
に、アンプの特性が変動する。ゲート接地のトランジス
タM13は、この特性の変動の低減を図るため挿入してい
る。以下に、上記のバイアス回路22cで該負荷側ゲート
接地トランジスタM13のバイアス電圧を発生するための
条件を説明する。トランジスタM02のドレイン電流I₁と
ゲート・ソース電圧V_GSの間には式(22)の２乗則が成り
立つ。この式(22)から次式(23)を導くことができる。

【００６１】

【数２２】

【００６２】

【数２３】

【００６３】また、トランジスタM02が飽和領域で動作
するためには、次式(24)が成立しなければならない。

【００６４】

【数２４】

【００６５】トランジスタM01，M02，M03，M05，M06の
ゲート・ソース間電圧を、それぞれ、V_GS01，V_GS02，V
_GS03，V_GS05，V_GS06とすると、同図から式(25)が成立す
る。

【００６６】

【数２５】

【００６７】ここで、V_GS05＝V_GS01とした場合、次式(2
6)が成り立つ。

【００６８】

【数２６】

【００６９】この式(26)から次式(27)が導くことができ
る。

【００７０】

【数２７】

【００７１】トランジスタM02，M03のチャネル長とチャ
ネル幅の関係が、チャネル長L₀₃＝チャネル長L₀₂、チャ
ネル幅W₀₃＝チャネル幅W₀₂である場合、次式(28)が成り
立つ。

【００７２】

【数２８】

【００７３】すなわち、負荷側ゲート接地トランジスタ
M13のバイアス回路22が負荷トランジスタM12が飽和領域
で動作するようなバイアス電圧を発生するためには、例
えば、トランジスタM12，M13のサイズが等しい場合、チ
ャネル幅W₀₅＝チャネル幅W ₀₁、チャネル幅W₀₆＝チャネ
ル幅W₀₂/４にすればよい。これにより、電源電圧変動の
影響を低減することが可能になり、より安定した利得特
性が実現できる。

【００７４】また、該基本バイアス回路21cが、自回路
内の該負荷側対応バイアストランジスタM02と該基準電
流源IREF1との間に挿入され、該負荷側ゲート接地バイ
アス回路22の該バイアス電圧をゲート入力したゲート接
地対応バイアストランジスタM03を有することができる
（付記７）。

【００７５】また、該基本アンプ11c及び該基本バイア
ス回路21cの該ゲート接地トランジスタM13，M03は、そ
れぞれ、該負荷トランジスタM12及び該負荷側対応バイ
アストランジスタM02のしきい電圧以下のゲート・ソー
ス電圧で飽和領域動作を行うことができるしきい電圧値
を有することができる（付記８）。

【００７６】このように、しきい電圧の低いゲート接地
トランジスタM13及びゲート接地対応バイアストランジ
スタM03を用いることにより、図５の本発明の原理(5)に
示すように、図４のバイアス回路21c，22cのバイアス電
圧を同じにすることが可能になり、バイアス回路21dの
バイアス電圧をトランジスタM12，M13で共用し、バイア
ス回路22cを省略することができる。

【００７７】すなわち、該負荷側ゲート接地バイアス回
路22cとして、該基本バイアス回路21dを用いることがで
きる（付記９）。同図(1)からトランジスタM02の飽和動
作条件は、次式(29)であることが分かる。式(29)から式
(30)が導かれる。ここで、V_DS02，V_GS02，V_T02，V_GS03
は、それぞれ、トランジスタM02のドレイン・ソース電
圧、ゲート・ソース電圧、しきい電圧、トランジスタM0
3のゲート・ソース電圧である。

【００７８】

【数２９】

【００７９】

【数３０】

【００８０】図5(2)は、上記の該ゲート接地トランジス
タM03のしきい電圧V_T03と、該負荷側対応バイアストラ
ンジスタM02のしきい電圧V_T02との関係を示している。
いま、エンハンスメント型トランジスタM02が飽和領域
での動作をドレイン電流I_D＝I₁である場合、ゲート・ド
レイン電圧V_GS02としきい電圧V_T02は、同図(2)に示した
関係にある。上式(30)から、トランジスタM03のゲート
・ソース電圧V_GS ₀₃は、しきい電圧V_T02より小さい左側
になければならない。

【００８１】トランジスタM03のしきい電圧V_T03が頁、
すなわちデプリーション型トランジスタの場合、ゲート
・ソース間電圧V_GS3においてドレイン電流＝I₁を流すこ
とができる。ゲート・ソース電圧V_GSがしきい電圧V_T02
と同じであるようした場合、破線のような特性を持つト
ランジスタMXXもドレイン電流＝I₁を流すことができ
る。このトランジスタMXXのしきい電圧V_TXXは、正電圧
であるので、トランジスタMXXはエンハンスメント型の
トランジスタであるが、トランジスタM02よりも低いし
きい電圧を有している。

【００８２】同様にして、トランジスタM02が、デプリ
ーション型のトランジスタである場合においても、デプ
リーション型トランジスタM03のしきい電圧を決めるこ
とができる。また、本発明は、図６の本発明の原理(6)
に示すように該負荷トランジスタM12及び該負荷側対応
バイアストランジスタM02のバルクとソースとを短絡し
てもよい（付記１０）。

【００８３】図６は、本発明の原理(6)を示している。
同図(1)は、図１と同様であり、図示されていないが、
一般には、ｎチャネルのトランジスタM11，M12，M01，M
02のバルク端子は最も低い電位の節点Tに接続されてい
る。また、ｐチャネルトランジスタのバルク端子は最も
高い電位の節点（図示せず）に接続されている。

【００８４】これらの場合、ソース端子の電位がバルク
端末の電位と異なる場合がある。上述したように、MOS
トランジスタの飽和領域におけるドレイン電流I_Dとゲー
ト−ソース間電圧V_GSとの関係は、式(22)で表した。し
かし、ドレイン電流I_Dが流れるチャネルは、ゲート−バ
ルク間に挟まれた領域であるから、ドレイン電流I_Dは、
ゲート−ソース間の電位差V_GSだけでなく、ソース−バ
ルク間の電位差V_SBに影響される。

【００８５】すなわち、例え電位差V_GSが変わらなくて
も、電位差V_SBが変化することによりチャネルの形成に
関わるしきい電圧V_Tが変化する。電位差V_SBを考慮した
場合のしきい電圧V_Tは次式(31)で表すことができる。

【００８６】

【数３１】

【００８７】ここで、V_T0は、V_SB＝０のときのしきい電
圧V_Tであり、γはプロセスによって決まる定数であり、
φ_fはフェルミレベルを示している。式(31)は、V_SBの変
化することにより、しきい電圧V_Tが変わる基板バイアス
効果を示している。

【００８８】同図(3)は、同(1)における基板バイアス効
果の影響を示しており、図中の一点鎖線は、トランジス
タM12のソースとバルク間を短絡（V_SB＝０）した時のト
ランジスタM12のソース電圧（V_B−V_GS12）を示し、実線
は、トランジスタM12のバルク端子が最も低い電位の節
点T（トランジスタM12のソース、同図(6)参照）に接続
された場合におけるソース電圧（V_B−V_GS12）を示して
いる。

【００８９】同図(3)により、基板バイアス効果により
負荷トランジスタM12のしきい電圧V_Tが大きくなったこ
とにより、V_GS12が増大し、電源電圧不足の可能性が発
生すること、及び利得A₁（実線の傾き）が低下すること
が分かる。同図(4)の実線は、同(3)の１点鎖線と同様で
あり、トランジスタM12のソースとバルク間を短絡した
ことにより、基板バイアス効果による電源電圧不足が発
生せず、利得A₁も低下しないことが分かる。

【００９０】また、本発明においては、縦続接続した
（２Ｎ（Ｎは自然数）−１）個の該基本アンプと、初段
の該基本アンプの入力端子と最終段の該基本アンプの出
力端子との間に接続された帰還抵抗と、該基本バイアス
回路とで増幅回路を構成することができる（付記１
１）。

【００９１】すなわち、奇数個の基本アンプを縦続接続
して反転増幅回路を構成し、この反転増幅回路に該帰還
抵抗で負帰還をかけ、該基本バイアス回路でバイアス電
圧を供給する増幅回路を構成することができる。これに
より、安定した利得及び遮断周波数を有する増幅回路を
実現できる。

【００９２】また、この増幅回路の入力端子に受光素子
を接続することができる。すなわち、該受光素子から入
力した電流信号を増幅することが可能である（付記１
２）。また、該基本バイアス回路を各基本アンプに共通
に用いることができる（付記１３）。これによれば、基
本バイアス回路の数を減らすことが可能になる。

【００９３】また、本発明は、該駆動トランジスタM11
のゲートに与えるバイアス電圧をドレインから出力する
ゲート・ドレイン短絡の駆動側対応トランジスタと、ゲ
ートが該基本バイアス回路21のバイアス電圧に接続され
た負荷側対応トランジスタとの直列回路で構成された入
力バイアス回路を有することができる（付記１４）。

【００９４】これにより、該駆動トランジスタM11の入
力動作点が、入力バイアス回路で決定され、アンプ11を
オープンループの増幅回路として使用することが可能に
なる。さらに、本発明は、該駆動トランジスタ及び該負
荷トランジスタを、チャネル幅のみが異なる形状で同一
基板上に集積することができる（付記１５）。

【００９５】

【発明の実施の形態】実施例(1) 図７は、本発明に係る増幅回路100の実施例(1)を示して
いる。この増幅回路100は、トランスインピーダンス型
前置増幅回路であり、基本バイアス回路21と、３段の基
本アンプ11，12，13から成る反転増幅回路と、入力端子
INと出力端子OUTとの間に接続された帰還抵抗R_Fとで構
成されている。

【００９６】バイアス回路21は、ゲート・ドレイン短絡
のトランジスタM01，M02、及び基準電流源IREF1を直列
接続して構成されている。反転増幅回路は、ゲートをバ
イアス回路21のトランジスタM02のゲートに接続した負
荷トランジスタM12，M22，M32、及び駆動トランジスタM
11，M21，M31で構成される。

【００９７】例えば、フォトダイオードPDから入力され
た微弱電流信号I_INは、前置増幅回路100の帰還抵抗R_Fに
より電流/電圧変換され、電圧信号V_OUTとして出力され
る。このとき、負帰還により駆動トランジスタM11，M2
1，M31のゲート電圧及びドレイン電圧は、バイアストラ
ンジスタM01のゲート・ドレイン電圧にほぼ等しい。

【００９８】トランジスタM11，M21，M31のチャネル長L
₁₁，L₂₁，L₃₁をトランジスタM01のチャネル長L₀₁と同じ
に設定し、トランジスタM12，M22，M32のチャネル長
L₁₂，L ₂₂，L₃₂をトランジスタM02のチャネル長L₀₂と同
じに設定し、トランジスタM11，M21，M31のチャネル幅W
₁₁，W₂₁，W₃₁を、それぞれ、トランジスタM01のチャネ
ル幅W₀₁のn₁，n₂，n₃倍に設定し、トランジスタM12，M2
2，M32のチャネル幅W₁₂，W ₂₂，W₃₂をトランジスタM02の
チャネル幅W₀₂のn₁，n₂，n₃倍に設定している。

【００９９】このように設定した場合、各段アンプ11，
12，13のバイアス電流は、それぞれ、基準電流I₁の一定
倍の電流値n₁＊I₁，n₂＊I₁，n₃＊I₁になる。式(19)を適
用するとアンプ11，12，13の利得A₁，A₂，A₃は、それぞ
れ、ルート（W₁₁/W₁₂），ルート（W₂₁/W₂₂），ルート
（W₃₁/W₃₂）となり、前置増幅回路のオープン利得Aは、
ルート（(W₁₁＊W₂₁＊W₃₁)/(W₁₂＊W₂₂＊W₃₂)）となり、
プロセス条件や温度変動によらないトランジスタ形状比
(W₁₁＊W₂₁＊W₃₁)/(W₁₂＊W₂₂＊W ₃₂)のみにより決定さ
れ、安定な利得特性が実現できる。

【０１００】例えば、フォトダイオードPDから入力され
た微弱電流信号I_INが前置増幅回路100に入力された場
合、入力容量をC_INとすれば、クローズ帯域は、安定し
た利得A、帰還抵抗R_F、入力容量C_INのみで決定される上
述した式(16)になる。実施例(2) 図８は、本発明に係る実施例(2)を示している。この増
幅回路100もトランスインピーダンス型前置増幅回路で
あるが、実施例(1)の増幅回路100と異なる点は、反転増
幅回路が１段の基本アンプ11のみで構成されていること
である。一般に、５段/７段等、任意の奇数段アンプを
接続すること反転増幅回路を構成することが可能であ
る。このように、反転増幅回路を任意の奇数段のアンプ
を縦続接続して構成することで、オープン利得を任意に
設計することが可能になる。

【０１０１】実施例(3) 図９は、本発明に係る増幅回路100の実施例(3)を示して
いる。この増幅回路100は、容量結合型増幅回路であ
り、入力動作点を決定する入力バイアス回路23により、
駆動トランジスタM11のゲート電圧は、駆動側対応トラ
ンジスタM41のゲート・ドレイン電圧にほぼ等しく設定
され、負帰還をかけたときとほぼ同じ動作条件を満足す
ることができるため、上述した式(19)に従う安定な利得
A₁での増幅が可能である。

【０１０２】また、実施例(2)に示したように、基本ア
ンプ11を多段縦続接続することも可能である。この場
合、段数は偶数であっても良い。このように、本発明
は、オープンループの増幅回路としても有効なものであ
る。実施例(4) 図10は、本発明に係る増幅回路100の実施例(4)を示して
いる。この増幅回路100は、トランスインピーダンス型
前置増幅回路である。

【０１０３】この実施例(4)が図７に示した実施例(1)と
異なる点は、それぞれ、駆動トランジスタM11，M21，M3
1と負荷トランジスタM12，M22，M32との間に負荷抵抗
R₁，R₂，R₃が接続されていることである。これにより、
負荷トランジスタM12，M22，M32が飽和することを無く
すと共に、基本アンプ11a，12a，13aの利得を大きくす
ることが可能になる。

【０１０４】実施例(5) 図11は、本発明に係る増幅回路100の実施例(5)を示して
いる。この増幅回路100は、トランスインピーダンス型
前置増幅回路である。本実施例(5)では、駆動トランジ
スタM11，M21，M31のドレインに、それぞれ、駆動側ゲ
ート接地トランジスタM14，M24，M34を挿入している。
これらのトランジスタM14，M24，M34は、駆動トランジ
スタM11，M21，M31のゲート・ドレイン間容量によりゲ
ート容量を大きく見せるミラー効果を低減させて、ミラ
ー容量値を小さくする。

【０１０５】これにより、各基本アンプ11b，12b，13b
の帯域を広くするとともに、前置増幅回路の帯域を広く
している。駆動側ゲート接地トランジスタのゲートにバ
イアス電圧を与えるバイアス回路22bのトランジスタM05
は、駆動トランジスタのバイアス電圧よりも高い電圧を
発生するためには、例えば、トランジスタM11，M14のサ
イズが等しい場合、（トランジスタM05のチャネル幅
W₀₅）＝（トランジスタM11のチャネル幅W₁₁）/４とすれ
ばよい。

【０１０６】実施例(6) 図12は、本発明に係る増幅回路100の実施例(6)を示して
いる。この増幅回路100は、トランスインピーダンス型
前置増幅回路である。この実施例(6)が図７に示した実
施例(1)と異なる点は、負荷トランジスタM12，M22，M32
のドレインと電源との間に、負荷側ゲート接地トランジ
スタM13，M23，M33を追加していることである。これに
より、電源電圧変動による特性変動を低減し、より安定
な利得特性を実現できる。

【０１０７】なお、上述したように、トランジスタM0
2，M03のサイズが等しい場合、トランジスタM02，M06の
チャネル幅及びチャネル長の関係を式(28)のように設定
すればよい。実施例(7) 図13は、本発明に係る増幅回路100の実施例(7)を示して
いる。この増幅回路100は、トランスインピーダンス型
前置増幅回路である。

【０１０８】この実施例(7)が図７に示した実施例(1)と
異なる点は、負荷トランジスタM12，M22，M32のバルク
とソースが短絡されていることである。これにより、負
荷トランジスタM12，M22，M32の基板バイアス効果に起
因する電源電圧不足や利得の低下を無くし特性の向上を
図ることができる。

【０１０９】実施例(8) 図14は、本発明に係る増幅回路100の実施例(8)を示して
いる。この増幅回路100は、トランスインピーダンス型
前置増幅回路である。この実施例(8)は、実施例(5)と実
施例(6)を組み合わせた実施例であり、駆動トランジス
タM11，M21，M31のドレインにゲート接地トランジスタM
14，M24，M34を挿入して、増幅回路の広帯域化を実現す
るとともに、負荷トランジスタM12，M22，M32のドレイ
ンにゲート接地トランジスタM13，M23，M33を挿入し
て、電源電圧変動による特性変動の低減を図っている。

【０１１０】実施例(9) 図15は、本発明に係る増幅回路100の実施例(9)を示して
いる。この増幅回路100は、トランスインピーダンス型
前置増幅回路である。この実施例(9)は、実施例(4)と同
様に、それぞれ、駆動トランジスタM11，M21，M31と負
荷トランジスタM12，M22，M32の間に負荷抵抗R₁，R₂，R
₃を挿入して、利得の向上を図っている。

【０１１１】また、本実施例(9)は、負荷トランジスタM
12，M22，M32のドレインに、負荷側ゲート接地トランジ
スタM13，M23，M33を追加している点は、実施例(6)と同
様であるが、トランジスタM13，M23，M33にデプリーシ
ョン型MOS（DMOS）トランジスタを用いている。これに
より、実施例(6)のバイアス回路22cを省略することが可
能になり、バイアス回路の構成を簡略化している。

【０１１２】実施例(10) 図16は、本発明に係る増幅回路100の実施例(10)を示し
ており、実施例(9)の変形例を示している。実施例(10)
が実施例(9)と異なる点は、アンプ12に負荷抵抗R ₂が挿
入されておらず、基本アンプ12h用のバイアス回路22hが
付加されていることである。このように本発明の増幅回
路は、例えば、各段の基本アンプ11g，12h，13gの利得
を柔軟に設計することが可能である。

【０１１３】実施例(11) 図17は、本発明に係る増幅回路100の実施例(11)を示し
ている。この実施例(11)では、実施例(1)で示したNチャ
ネルMOSトランジスタ構成の増幅回路をPチャネルMOSト
ランジスタで構成している。このように、本発明の増幅
回路はPチャネルMOSトランジスタで構成することが可能
である。例えば、上記の実施例(2)〜(10)の増幅回路をP
チャネルMOSトランジスタで構成することも可能であ
る。

【０１１４】（付記１）駆動トランジスタ及び該駆動ト
ランジスタで駆動される負荷トランジスタを有する基本
アンプと、ゲート・ドレイン短絡の駆動側対応バイアス
トランジスタと、該負荷トランジスタのバイアス電圧を
ドレインから出力するゲート・ドレイン短絡の負荷側対
応バイアストランジスタと、該駆動側対応バイアストラ
ンジスタ及び該負荷側対応バイアストランジスタを定電
流でバイアスする基準電流源との直列回路で構成された
基本バイアス回路と、を備えたことを特徴とする増幅回
路。

【０１１５】（付記２）上記の付記１において、該駆動
トランジスタと該負荷トランジスタとの間に挿入された
負荷抵抗、及び該駆動側対応バイアストランジスタと該
負荷側対応バイアストランジスタとの間に挿入されたバ
イアス抵抗をさらに有することを特徴とした増幅回路。

【０１１６】（付記３）上記の付記１において、該駆動
トランジスタと該負荷トランジスタとの間に挿入された
駆動側ゲート接地トランジスタと、該駆動側ゲート接地
トランジスタのゲートにバイアス電圧を与える駆動側ゲ
ート接地バイアス回路を有することを特徴とした増幅回
路。

【０１１７】（付記４）上記の付記３において、該駆動
側ゲート接地バイアス回路が、該バイアス電圧をドレイ
ンから出力するゲート・ドレイン短絡のバイアストラン
ジスタと、該バイアストランジスタを定電流でバイアス
する基準電流源とを有することを特徴とした増幅回路。

【０１１８】（付記５）上記の付記１において、該負荷
トランジスタと電源との間に接続された負荷側ゲート接
地トランジスタと、該負荷側ゲート接地トランジスタの
ゲートにバイアス電圧を与える負荷側ゲート接地バイア
ス回路を有することを特徴とした増幅回路。

【０１１９】（付記６）上記の付記５において、該負荷
側ゲート接地バイアス回路が、ゲート・ドレイン短絡の
駆動側対応バイアストランジスタと、該バイアス電圧を
ドレインから出力するゲート・ドレイン短絡の負荷側対
応バイアストランジスタと、該駆動側対応バイアストラ
ンジスタ及び該負荷側対応バイアストランジスタを定電
流でバイアスする基準電流源との直列回路で構成されて
いることを特徴とした増幅回路。

【０１２０】（付記７）上記の付記６において、該基本
バイアス回路が、自回路内の該負荷側対応バイアストラ
ンジスタと該基準電流源との間に挿入され、該負荷側ゲ
ート接地バイアス回路の該バイアス電圧をゲート入力し
たゲート接地対応バイアストランジスタを有することを
特徴とした増幅回路。

【０１２１】（付記８）上記の付記７において、該基本
アンプ及び該基本バイアス回路の該ゲート接地トランジ
スタは、それぞれ、該負荷トランジスタ及び該負荷側対
応バイアストランジスタのしきい電圧以下のゲート・ソ
ース電圧で飽和領域動作を行うことができるしきい電圧
値を有することを特徴とした増幅回路。

【０１２２】（付記９）上記の付記８において、該負荷
側ゲート接地バイアス回路として、該基本バイアス回路
を用いることを特徴とした増幅回路。（付記１０）上記の付記１において、該負荷トランジス
タ及び該負荷側対応バイアストランジスタのバルクとソ
ースとを短絡したことを特徴とする増幅回路。

【０１２３】（付記１１）上記の付記１において、縦続
接続した２Ｎ（Ｎは自然数）−１個の該基本アンプと、
初段の該基本アンプの入力端子と最終段の該基本アンプ
の出力端子との間に接続した帰還抵抗と、該基本バイア
ス回路と、で構成されたことを特徴とする増幅回路。

【０１２４】（付記１２）上記の付記１１において、該
入力端子に受光素子を接続したことを特徴とする増幅回
路。（付記１３）上記の付記１１において、該基本バイアス
回路が、各基本アンプに共通に用いられることを特徴と
した増幅回路。

【０１２５】（付記１４）上記の付記１において、該駆
動トランジスタのゲートに与えるバイアス電圧をドレイ
ンから出力するゲート・ドレイン短絡の駆動側対応トラ
ンジスタと、ゲートが該基本バイアス回路のバイアス電
圧に接続された負荷側対応トランジスタとの直列回路で
構成された入力バイアス回路を有することを特徴とした
増幅回路。

【０１２６】（付記１５）上記の付記１において、該駆
動トランジスタ及び該負荷トランジスタが、チャネル幅
のみが異なるかたちで同一基板上に集積されていること
を特徴とした増幅回路。

【０１２７】

【発明の効果】以上説明したように、本発明の増幅回路
によれば、駆動トランジスタが負荷トランジスタを駆動
し、基準電流源が駆動側対応バイアストランジスタ及び
負荷側対応バイアストランジスタを定電流でバイアスし
て該負荷トランジスタのバイアス電圧を発生するように
構成したので、例えば、該駆動トランジスタ及び該負荷
トランジスタを、チャネル幅のみが異なる形状で同一基
板上に集積することで、容易にプロセス条件の変動や温
度変動によらない安定した増幅利得を実現できる。

【０１２８】また、該駆動トランジスタと該負荷トラン
ジスタとの間に負荷抵抗又は駆動側ゲート接地トランジ
スタを挿入することで、それぞれ、該増幅回路の利得の
向上を図ること、又はミラー効果による入力容量の増大
を抑えて周波数帯域を広くすることが可能になる。

【０１２９】また、該負荷トランジスタと電源との間に
負荷側ゲート接地トランジスタを挿入することで、該負
荷トランジスタに対する電源電圧変動の影響を低減する
ことが可能になる。また、該負荷トランジスタ及び該負
荷側対応バイアストランジスタのバルクとソースとを短
絡することで、電源電圧不足の発生の可能性を抑えるこ
とができる。

【０１３０】また、例えば、１以上の奇数個の縦続接続
した該基本アンプで増幅回路を構成し、増幅回路の出力
信号を入力側に帰還抵抗でフィードバックすることによ
り、安定した利得及び遮断周波数を有する増幅回路を実
現することができる。

【図面の簡単な説明】

【図１】本発明に係る増幅回路の原理(1)を示した回路
図である。

【図２】本発明に係る増幅回路の原理(2)を示した回路
図である。

【図３】本発明に係る増幅回路の原理(3)を示した回路
図である。

【図４】本発明に係る増幅回路の原理(4)を示した回路
図である。

【図５】本発明に係る増幅回路の原理(5)を示した回路
図である。

【図６】本発明に係る増幅回路の原理(6)を示した回路
図である。

【図７】本発明に係る増幅回路の実施例(1)を示した回
路図である。

【図８】本発明に係る増幅回路の実施例(2)を示した回
路図である。

【図９】本発明に係る増幅回路の実施例(3)を示した回
路図である。

【図１０】本発明に係る増幅回路の実施例(4)を示した
回路図である。

【図１１】本発明に係る増幅回路の実施例(5)を示した
回路図である。

【図１２】本発明に係る増幅回路の実施例(6)を示した
回路図である。

【図１３】本発明に係る増幅回路の実施例(7)を示した
回路図である。

【図１４】本発明に係る増幅回路の実施例(8)を示した
回路図である。

【図１５】本発明に係る増幅回路の実施例(9)を示した
回路図である。

【図１６】本発明に係る増幅回路の実施例(10)を示した
回路図である。

【図１７】本発明に係る増幅回路の実施例(11)を示した
回路図である。

【図１８】従来の増幅回路の構成例を示した回路図であ
る。

【図１９】従来の増幅回路を用いた光受信用前置増幅回
路の構成例を示した回路図である。

【符号の説明】

100 増幅回路 10 反転増幅回路 11，11a〜11i，12，12a〜12i，13，13a〜13i 基本アン
プ 21，21a〜21i 基本バイアス回路 22b，22c，22f，2
2h バイアス回路 23 入力バイアス回路 IN 入力端子 OUT 出力端子 M01〜M08，M11〜M14，M21〜M24，M31〜M34，M41，M42
MOSトランジスタ PD フォトダイオード R₀〜R₃，R_F 抵抗 C_IN，C₁ 容量 A，A₁〜A₃ 利得 g_m1〜g_m3，g_m11，g_m21 伝達コンダクタンス W₀₁〜W₀₈，W₁₁〜W₁₄，W₂₁〜W₂₄，W₃₁〜W₃₄，W₄₁，W₄₂
チャネル幅 L₀₁〜L₀₈，L₁₁〜L₁₄，L₂₁〜L₂₄，L₃₁〜L₃₄，L₄₁，L₄₂
チャネル長図中、同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5J090 AA01 AA56 CA02 CA14 CN01 DN02 FA10 FN06 HA10 HA19 HA25 HA29 HA44 KA04 KA05 KA09 KA12 MA04 MA08 MA11 MA21 MN01 TA02 5J092 AA01 AA56 CA02 CA14 FA10 HA10 HA19 HA25 HA29 HA44 KA04 KA05 KA09 KA12 MA04 MA08 MA11 MA21 TA02 UL02

Claims

【特許請求の範囲】

【請求項１】駆動トランジスタ及び該駆動トランジスタ
で駆動される負荷トランジスタを有する基本アンプと、ゲート・ドレイン短絡の駆動側対応バイアストランジス
タと、該負荷トランジスタのバイアス電圧をドレインか
ら出力するゲート・ドレイン短絡の負荷側対応バイアス
トランジスタと、該駆動側対応バイアストランジスタ及
び該負荷側対応バイアストランジスタを定電流でバイア
スする基準電流源との直列回路で構成された基本バイア
ス回路と、を備えたことを特徴とする増幅回路。
【請求項２】請求項１において、該駆動トランジスタと該負荷トランジスタとの間に挿入
された負荷抵抗、及び該駆動側対応バイアストランジス
タと該負荷側対応バイアストランジスタとの間に挿入さ
れたバイアス抵抗をさらに有することを特徴とした増幅
回路。
【請求項３】請求項１において、該駆動トランジスタと該負荷トランジスタとの間に挿入
された駆動側ゲート接地トランジスタと、該駆動側ゲー
ト接地トランジスタのゲートにバイアス電圧を与える駆
動側ゲート接地バイアス回路を有することを特徴とした
増幅回路。
【請求項４】請求項１において、該負荷トランジスタと電源との間に接続された負荷側ゲ
ート接地トランジスタと、該負荷側ゲート接地トランジ
スタのゲートにバイアス電圧を与える負荷側ゲート接地
バイアス回路を有することを特徴とした増幅回路。
【請求項５】請求項１において、該負荷トランジスタ及び該負荷側対応バイアストランジ
スタのバルクとソースとを短絡したことを特徴とする増
幅回路。