JPH01212009A - 可変利得増幅器 - Google Patents
可変利得増幅器Info
- Publication number
- JPH01212009A JPH01212009A JP3502788A JP3502788A JPH01212009A JP H01212009 A JPH01212009 A JP H01212009A JP 3502788 A JP3502788 A JP 3502788A JP 3502788 A JP3502788 A JP 3502788A JP H01212009 A JPH01212009 A JP H01212009A
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- Japan
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- field effect
- drain
- source
- effect transistor
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- 230000005669 field effect Effects 0.000 claims abstract description 38
- 230000001419 dependent effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、電界効果トランジスタ（以下、ＦＥＴという
）を用いた可変利得増幅器に関するものである。
）を用いた可変利得増幅器に関するものである。
（従来の技術）
第２図は従来の可変利得増幅器の一例であって（例えば
、信学技報８２ （２２４：）（昭５８−１−１９）電
子通信学会）、入力端子８に入力された信号は１’ｒ
Ｑ ｓと抵抗Ｒ３からなるインバータによシ増幅され、
’ ＦＥＴ Ｑ ｔ ＃ Ｑ ｓおよびダイオードＤ１
〜Ｄ４からなるソースホロワを介して出力端子１０から
出力されるものである。本例の可変利得増幅器では、出
力信号をＦＥＴ Ｑ ｓを介して入力に帰還し、端子１
１から該Ｆ’ＥＴ Ｑ 、のゲートに加える電圧を制御
することによって帰還量を変え、利得を制・御するもの
である。なお、端子Ｊ、２．９は電源端子である。
、信学技報８２ （２２４：）（昭５８−１−１９）電
子通信学会）、入力端子８に入力された信号は１’ｒ
Ｑ ｓと抵抗Ｒ３からなるインバータによシ増幅され、
’ ＦＥＴ Ｑ ｔ ＃ Ｑ ｓおよびダイオードＤ１
〜Ｄ４からなるソースホロワを介して出力端子１０から
出力されるものである。本例の可変利得増幅器では、出
力信号をＦＥＴ Ｑ ｓを介して入力に帰還し、端子１
１から該Ｆ’ＥＴ Ｑ 、のゲートに加える電圧を制御
することによって帰還量を変え、利得を制・御するもの
である。なお、端子Ｊ、２．９は電源端子である。
第３図は従来の可変利得増幅器の他の例であって（例え
ば、特開昭６０−４８６０７号公報）、入力端子１２に
入力された信号はＦＥＴＱ＋ｏ＋Ｑｔｔおよびダイオー
ドＤＳ＋Ｄ６からなるソースホロワを通り、ＦｇＴ Ｑ
＋ｓ ｔ”介してＦＢＴ Ｑ Ｉｇ＋ Ｑ ｓｓおよ
び抵抗Ｒ４からなるインバータに入力される。前記イン
バータからの出力信号はＦｇＴ Ｑ目＋Ｑｔｓおよびダ
イオードＤ７〜Ｄ９からなるソースホロワに入力され出
力端子１４から出力されるものである。本例の可変利得
増幅器では、端子１５から前記ＦＥＴＱ１ｇに加えるｅ
−ト電圧を制御することにより、初段のソースホロワと
次段のインバータ間の結合効率ヲ。
ば、特開昭６０−４８６０７号公報）、入力端子１２に
入力された信号はＦＥＴＱ＋ｏ＋Ｑｔｔおよびダイオー
ドＤＳ＋Ｄ６からなるソースホロワを通り、ＦｇＴ Ｑ
＋ｓ ｔ”介してＦＢＴ Ｑ Ｉｇ＋ Ｑ ｓｓおよ
び抵抗Ｒ４からなるインバータに入力される。前記イン
バータからの出力信号はＦｇＴ Ｑ目＋Ｑｔｓおよびダ
イオードＤ７〜Ｄ９からなるソースホロワに入力され出
力端子１４から出力されるものである。本例の可変利得
増幅器では、端子１５から前記ＦＥＴＱ１ｇに加えるｅ
−ト電圧を制御することにより、初段のソースホロワと
次段のインバータ間の結合効率ヲ。
変え利得を制御する。なお、利得制御に伴う出力動作点
の変動は、端子１３から加える電圧を調整することによ
って抑えている。
の変動は、端子１３から加える電圧を調整することによ
って抑えている。
（発明が解決しようとする課題）
しかしながら、第２図に示す可変利得増幅器では、入力
インピーダンスが低いため前段に駆動用のバッファを設
ける必要があり、また、帰還量の変化に伴って入力イン
ピーダンスが変化するためインピーダンスの整合が非常
に困難であった。更に、入力側を容量結合とした場合、
入力インピーダンスが低いため低周波数領域の帯域を確
保することができないという問題点があった。
インピーダンスが低いため前段に駆動用のバッファを設
ける必要があり、また、帰還量の変化に伴って入力イン
ピーダンスが変化するためインピーダンスの整合が非常
に困難であった。更に、入力側を容量結合とした場合、
入力インピーダンスが低いため低周波数領域の帯域を確
保することができないという問題点があった。
一方、第３図に示す可変利得増幅器は、利得制御に伴っ
て出力動作点が変動するので、この変動を打消すために
利得制御に対応してバイアス電圧を“制御する必要があ
った。
て出力動作点が変動するので、この変動を打消すために
利得制御に対応してバイアス電圧を“制御する必要があ
った。
本発明は以上に述べた問題点を除去し、入力インピーダ
ンスが高く、しかも利得制御による出力動作点の変動が
無い優れた可変利得増幅器を提供することを目的とする
ものである。
ンスが高く、しかも利得制御による出力動作点の変動が
無い優れた可変利得増幅器を提供することを目的とする
ものである。
（課題を解決するための手段）
本発明は、ドレインが第１の負荷抵抗を介して第１の電
源に接続された第１の電界効果トランジスタと、ドレイ
′ンが前記第１の電界効果トランジスタに接続されｆ−
）とソースが第２の電源に接続された第２の電界効果ト
ランジスタと、ドレインが第２の負荷抵抗を介して前記
第１の電源に接続された第３の電界効果トランジスタと
、ドレインが前記第３の電界効果トランジスタに接続さ
れｒ−）とソースが前記第２の電源、に接続された第４
の電界効果トランジスタと、ソースが前記第２の電界効
果トランジスタのドレインに接続されドレインが前記第
４の電界効果トランジスタのドレインに接続されｒ−）
に利得制御用電圧が入力される第５の電界効果トランジ
スタとを備え、前記第１および第２の電界効果トランジ
スタのゲートに信号を入力して各ドレインから信号を出
力することを特徴とする可変利得増幅器である。
源に接続された第１の電界効果トランジスタと、ドレイ
′ンが前記第１の電界効果トランジスタに接続されｆ−
）とソースが第２の電源に接続された第２の電界効果ト
ランジスタと、ドレインが第２の負荷抵抗を介して前記
第１の電源に接続された第３の電界効果トランジスタと
、ドレインが前記第３の電界効果トランジスタに接続さ
れｒ−）とソースが前記第２の電源、に接続された第４
の電界効果トランジスタと、ソースが前記第２の電界効
果トランジスタのドレインに接続されドレインが前記第
４の電界効果トランジスタのドレインに接続されｒ−）
に利得制御用電圧が入力される第５の電界効果トランジ
スタとを備え、前記第１および第２の電界効果トランジ
スタのゲートに信号を入力して各ドレインから信号を出
力することを特徴とする可変利得増幅器である。
（作用）
本発明は、第１の電界効果トランジスタと第２の電界効
果トランジスタを差動対とし、前記第１および第２の電
界効果トランジスタの各ソース間を第５の電界効果トラ
ンジスタにより接続した差動形の回路構成となっている
。従って、前記第５の電界効果トランジスタのドレイン
・ソース間電圧は常に零付近にあるので、そのドレイン
・ソース間抵抗はｒ−）電圧に依存する。そこで前記ゲ
ート電圧を制御することによりそのドレイン・ソース間
抵抗を変え、可変利得増幅器の利得を変えるものである
。
果トランジスタを差動対とし、前記第１および第２の電
界効果トランジスタの各ソース間を第５の電界効果トラ
ンジスタにより接続した差動形の回路構成となっている
。従って、前記第５の電界効果トランジスタのドレイン
・ソース間電圧は常に零付近にあるので、そのドレイン
・ソース間抵抗はｒ−）電圧に依存する。そこで前記ゲ
ート電圧を制御することによりそのドレイン・ソース間
抵抗を変え、可変利得増幅器の利得を変えるものである
。
（実施例）
第１因は本発明の実施例全示す回路図である。
第１図において、！、２は電源端子、３，４は信号全入
力する入力端子、５，６は信号を出力する出力端子、Ｒ
１＋８２は負荷抵抗、Ｑｌはｆ−トが入力端子３に接続
されドレインが出力端子５に接続されるとともに負荷抵
抗Ｒ１を介して電“原端子１に接続されたＦＥＴ、Ｑｌ
はドレインがＦＥＴ １のソースに接続されゲートとソ
ースが電源端子２に接続されたＦＥＴ 、 Ｑ ｓはデ
ートが入力端子４に接続されドレインが出力端子６に接
続されるとともに負荷抵抗Ｒ２を介して電源端子１に接
続されたＦＥＴ、Ｑ４はドレインがＦＥＴ ３のソース
に接続されゲートとソースが電源端子２に接続されたＦ
ＥＴ 。
力する入力端子、５，６は信号を出力する出力端子、Ｒ
１＋８２は負荷抵抗、Ｑｌはｆ−トが入力端子３に接続
されドレインが出力端子５に接続されるとともに負荷抵
抗Ｒ１を介して電“原端子１に接続されたＦＥＴ、Ｑｌ
はドレインがＦＥＴ １のソースに接続されゲートとソ
ースが電源端子２に接続されたＦＥＴ 、 Ｑ ｓはデ
ートが入力端子４に接続されドレインが出力端子６に接
続されるとともに負荷抵抗Ｒ２を介して電源端子１に接
続されたＦＥＴ、Ｑ４はドレインがＦＥＴ ３のソース
に接続されゲートとソースが電源端子２に接続されたＦ
ＥＴ 。
ＱｓはソースがＦＥＴ ２のドレインに接続されドレイ
ンがＦＥＴ ４のドレインに接続されたＦＥＴ 、 ７
はＦＥＴ ５のゲートに利得制御用電圧を入力する入力
端子である。なお、ＦＥＴ Ｑ ｔ とＱ ｓ 、 Ｆ
ＥＴ Ｑ ２とＱ４はそれぞれ同一の特性を有し負荷抵
抗Ｒ１と８２とは同一の値を有するものである。
ンがＦＥＴ ４のドレインに接続されたＦＥＴ 、 ７
はＦＥＴ ５のゲートに利得制御用電圧を入力する入力
端子である。なお、ＦＥＴ Ｑ ｔ とＱ ｓ 、 Ｆ
ＥＴ Ｑ ２とＱ４はそれぞれ同一の特性を有し負荷抵
抗Ｒ１と８２とは同一の値を有するものである。
第１図に示す可変利得増幅器の動作について以下説明す
る。第４図は第１図に示すＦＥＴの静特性図であ、りて
、（ａ）はゲート・ソース電圧Ｖ。８をノやラメータと
するドレイン電流！ −ドレイン・ノースミ圧ｖＤ８特
性を示し、（ｂ）はゲート・ソース電圧Ｖ。Ｓをノぐラ
メータとするドレイン・ソース抵抗ＲＤ８−ドレイン・
ソース電圧ｖＤａ特性を示している。ドレイン・ソース
抵抗”ＤＢは（１）式で定義されるので、第４図（、）
から（ｂ）を得ることができる。この第４図（ｂ）から
、ＦＥＴのドレイン・ソース電圧ｖＤｌｌが零Ｍルト付
近にあるとき、ドレイン・ソース間抵抗ＲＤ８の大きさ
はｆ−トソース間電圧Ｖ。Ｓに依存することが分かる。
る。第４図は第１図に示すＦＥＴの静特性図であ、りて
、（ａ）はゲート・ソース電圧Ｖ。８をノやラメータと
するドレイン電流！ −ドレイン・ノースミ圧ｖＤ８特
性を示し、（ｂ）はゲート・ソース電圧Ｖ。Ｓをノぐラ
メータとするドレイン・ソース抵抗ＲＤ８−ドレイン・
ソース電圧ｖＤａ特性を示している。ドレイン・ソース
抵抗”ＤＢは（１）式で定義されるので、第４図（、）
から（ｂ）を得ることができる。この第４図（ｂ）から
、ＦＥＴのドレイン・ソース電圧ｖＤｌｌが零Ｍルト付
近にあるとき、ドレイン・ソース間抵抗ＲＤ８の大きさ
はｆ−トソース間電圧Ｖ。Ｓに依存することが分かる。
すなわち、ゲート・ソース間電圧ｖｏｓを変えることに
よりドレイン・ソース間抵抗”Ｄｌｌの大きさを制御す
ることができることとなる。
よりドレイン・ソース間抵抗”Ｄｌｌの大きさを制御す
ることができることとなる。
第１図に示す実施例において、回路は左右対象であシ、
ＦＥＴＱｓのソースとＦＥＴＱｓのソースとはほぼ同電
位にあるから、ＦＥＴＱｓのドレイン・ソース間電圧ｖ
Ｄ８は零に近い。従って、第４図において説明したよう
に、ＦＥＴＱ５のゲート電圧を入力端子２から加える利
得制御電圧ｖｃを変えることによって、ＦＥＴＱｓのド
レイン・ソース間抵抗”ＤＢ、つまりＦＥＴ Ｑ １
のソースとＱ３のソースと間の抵抗を変えることができ
る。
ＦＥＴＱｓのソースとＦＥＴＱｓのソースとはほぼ同電
位にあるから、ＦＥＴＱｓのドレイン・ソース間電圧ｖ
Ｄ８は零に近い。従って、第４図において説明したよう
に、ＦＥＴＱ５のゲート電圧を入力端子２から加える利
得制御電圧ｖｃを変えることによって、ＦＥＴＱｓのド
レイン・ソース間抵抗”ＤＢ、つまりＦＥＴ Ｑ １
のソースとＱ３のソースと間の抵抗を変えることができ
る。
今、ＦＥＴＱｓのドレイン・ソース間抵抗ＲＤＢを極め
て小さい直に制御したとき、第１図に示す回路は通常の
差動増幅器と同様となる。従ってＦＥＴＱｌ、Ｑｓの相
互コンダクタンスｋｇ□とし、負荷抵抗Ｒ，＝Ｒ２＝Ｒ
Ｌ、とすると、差動利得Ｇ１は（２）式となる。
て小さい直に制御したとき、第１図に示す回路は通常の
差動増幅器と同様となる。従ってＦＥＴＱｌ、Ｑｓの相
互コンダクタンスｋｇ□とし、負荷抵抗Ｒ，＝Ｒ２＝Ｒ
Ｌ、とすると、差動利得Ｇ１は（２）式となる。
Ｇ ｓ ＝ ｇｍＲＬ（２）
一方、ＦＥＴＱａのドレイン・ソース間抵抗”Ｄｌｌを
極めて大きい値に制御したとき、””ｒＱ ＊ ｅ Ｑ
４のドレイン・ソース間抵抗が共に“”Ｄ Ｂであると
すると、差動利得Ｇ２は（３）式で表わすことができる
。
極めて大きい値に制御したとき、””ｒＱ ＊ ｅ Ｑ
４のドレイン・ソース間抵抗が共に“”Ｄ Ｂであると
すると、差動利得Ｇ２は（３）式で表わすことができる
。
すなわち、第１図において、ＦＥＴＱｓのｆ−トに加え
る利得制御用電圧ｖｃを制御することによシ、利得’ｋ
Ｇ １から０２の範囲で変化させることができる。
る利得制御用電圧ｖｃを制御することによシ、利得’ｋ
Ｇ １から０２の範囲で変化させることができる。
以上説明したように、本実施例によれば差動形の回路構
成としたので、入力インピーダンスが高く、また利得制
御によっては出力動作点が変動しない優れた可変利得増
幅器を実現讐ることができる。
成としたので、入力インピーダンスが高く、また利得制
御によっては出力動作点が変動しない優れた可変利得増
幅器を実現讐ることができる。
（発明の効果）
以上詳細に説明したように、本発明によれば差動形の回
路構成とし、差動対をなす電界効果トランジスタの各ソ
ース間を接続する電界効果トランジスタの抵抗値を変化
させることにより利得の制御を行なっているので、入力
インピーダンスを高くすることが可能となり、また利得
を制御しても出力動作点は変動しないという優れた効果
を得ることができる。
路構成とし、差動対をなす電界効果トランジスタの各ソ
ース間を接続する電界効果トランジスタの抵抗値を変化
させることにより利得の制御を行なっているので、入力
インピーダンスを高くすることが可能となり、また利得
を制御しても出力動作点は変動しないという優れた効果
を得ることができる。
更に差動増幅器が本来有する安定性を備えているので、
安定でダイナミックレンジの大きい可変利得増幅器を実
現することが可能となる。
安定でダイナミックレンジの大きい可変利得増幅器を実
現することが可能となる。
第１図は本発明の可変利得増幅器の回路図、第１．２・
・・電源端子、３，４．７・・・入力端子、５゜６・・
・出力端子、Ｑ＋ 〜Ｑｓ・・・電界効果トランジスタ
、ａｌｔＲ２・・・負荷抵抗 特許出願人 沖電気工業株式会社 水処明の可食刺９１虐幅呑 第１図 従来の可変利得１幅器 第２図 役未６＝Ｉ裳剥得工劃隨器 第３図
・・電源端子、３，４．７・・・入力端子、５゜６・・
・出力端子、Ｑ＋ 〜Ｑｓ・・・電界効果トランジスタ
、ａｌｔＲ２・・・負荷抵抗 特許出願人 沖電気工業株式会社 水処明の可食刺９１虐幅呑 第１図 従来の可変利得１幅器 第２図 役未６＝Ｉ裳剥得工劃隨器 第３図
Claims (1)
- 【特許請求の範囲】 ドレインが第１の負荷抵抗を介して第１の電源に接続さ
れた第１の電界効果トランジスタと、ドレインが前記第
１の電界効果トランジスタに接続されゲートとソースが
第２の電源に接続された第２の電界効果トランジスタと
、 ドレインが第２の負荷抵抗を介して前記第１の電源に接
続された第３の電界効果トランジスタと、ドレインが前
記第３の電界効果トランジスタに接続されゲートとソー
スが前記第２の電源に接続された第４の電界効果トラン
ジスタと、 ソースが前記第２の電界効果トランジスタのドレインに
接続されドレインが前記第４の電界効果トランジスタの
ドレインに接続されゲートに利得制御用電圧が入力され
る第５の電界効果トランジスタとを備え、 前記第１および第２の電界効果トランジスタのゲートに
信号を入力して各ドレインから信号を出力することを特
徴とする可変利得増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3502788A JPH01212009A (ja) | 1988-02-19 | 1988-02-19 | 可変利得増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3502788A JPH01212009A (ja) | 1988-02-19 | 1988-02-19 | 可変利得増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01212009A true JPH01212009A (ja) | 1989-08-25 |
Family
ID=12430579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3502788A Pending JPH01212009A (ja) | 1988-02-19 | 1988-02-19 | 可変利得増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01212009A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005050834A1 (ja) * | 2003-11-19 | 2005-06-02 | Kabushiki Kaisha Toyota Jidoshokki | Ａｍ中間周波可変利得増幅回路、可変利得増幅回路及びその半導体集積回路 |
-
1988
- 1988-02-19 JP JP3502788A patent/JPH01212009A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005050834A1 (ja) * | 2003-11-19 | 2005-06-02 | Kabushiki Kaisha Toyota Jidoshokki | Ａｍ中間周波可変利得増幅回路、可変利得増幅回路及びその半導体集積回路 |
| US7443240B2 (en) | 2003-11-19 | 2008-10-28 | Kabushiki Kaisha Toyota Jidoshokki | AM intermediate frequency variable gain amplifier circuit, variable gain amplifier circuit and its semiconductor integrated circuit |
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