JPH03284122A - 電源電圧監視回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は電源電圧監視回路に係り、特に電源電圧が規定
値以上となったときに一定時間の遅延後、リセットを解
除する信号を出力する電源電圧監視回路に関する。

従来の技術 第３図は従来の電源電圧監視回路の回路図を示す。第３
図に丞す電源電圧監視回路は端子ＴＩ。

Ｔ２　、Ｔ３を有する三端子タイプのものであり、この
うちＴ＋　、Ｔ２は電源端子、Ｔ３ばリセット端子とな
る。

電源端子Ｔ＋　、７２間にはＣＰＬＪ　（中央処理装置
）等のディジタル回路１が接続されると共にディジタル
回路１に電力を供給する電源電圧Ｖｃｃが印加される。

また、電源端子Ｔ１とリセット端子１３間には抵抗ＲＬ
が接続される。ざらに、リセット端子Ｔ３はディジタル
回路１のリセット信号入力端子が接続される。ディジタ
ル回路１はリセット端子Ｔ３のレベル（ハイ又はロー）
に応じて回路のリセット又はリセット解除を行なう。

電源端子Ｔ＋　、Ｔ２間の電圧ＶＣＣは抵抗Ｒ＋。

Ｒ２により分圧され、コンパレータ２の反転入力端子に
印加される。コンパレータ２の非反転入力端子には電源
端子ＴＩ、７２門に直列に接続された定電流ｍ３及びツ
ェナーダイオードＤ７により生成される基準電圧Ｖｚが
印加される。

コンパレータ２は電源電圧ＶＣＣの分圧電圧Ｖｓを基準
電圧Ｖｚと比較し、電源電圧Ｖｃｃが基準電圧Ｖｚ以下
のときはハイレベル信号を出力し、基準電圧Ｖｚ以上と
なるとローレベル信号を出力する。

コンパレータ２の出力は抵抗Ｒ３を介して遅延用コンデ
ンサＣ１を放電させるＮＰＮトランジスタＱ１のベース
に入ノ〕されると共に抵抗Ｒ３及びダイオードＤ３を介
してリセット端子Ｔ３及び電源端子１２間に接続され、
リセット信号を制御するＮＰＮトランジスタＱ２のベー
スに入力される。

遅延用のコンデンサＣ１は定電流源４を介して電源端子
Ｔ＋に接続されると共にダイオードＤ１を介して基準電
圧Ｖｚのラインに接続され、さらに、コンパレータ５の
反転入力端子に接続される。

コンパレータ２の非反転入力端子には定電流源３及びツ
ェナーダイオードＤ２より生成される基準電圧Ｖｚが印
加される。コンパレータ５はコンデンサＣ１の電圧Ｖｃ
が基準電圧Ｖ７以下のときはハイレベル信号を出力し、
基準電圧Ｖｚ以上のときにローレベル信号を出力する。

コンパレータ５の出力は抵抗Ｒ５及びダイオードＤ２を
介してＮＰＮＩ−ランジスタＱ２のベースに入力される
。

ＮＰＮトランジスタＱ２はコンパレータ２の出力及びコ
ンパレータ５の出力のどちらか一方がハイレベル信号を
出力しているときにオンとなり、共にローレベル信号の
ときにオフとなる。

第４図に各ポイントでの電圧波形図を示す。第４図に示
すように電源電圧ＶＣＣの分圧電圧Ｖ１が基準電圧Ｖｚ
より大きくなる、つまり、電源電圧Ｖｃｃが検出電圧Ｖ
Ｓ　＝Ｖｚ　（１＋・Ｒ＋　／Ｒ２）より大きくなると
コンパレータ２の出力がローレベルとなりトランジスタ
Ｑ１がオフとなる。

このため、コンデンサＣ１が充電を開始し電源電圧ＶＣ
Ｃが立ち上がって一定時間遅延した後、コンデンサＣ１
の電圧Ｖｃが基準電圧Ｖ２以上になるとコンパレータ５
の出力がローレベルとなりトランジスタＱ２がオフとな
り出力端子Ｔ３のレベルがハイレベルとなりディジタル
回路１のリセットが解除されていた。

また、電源電圧ＶＣＣが検出電圧’ｔ７３より低下する
とコンパレータ２の出力がハイレベルとなり、したがっ
てトランジスタＱ２がオンとなる。このため、出力端子
Ｔ３はローレベルとなり、ディジタル回路１がリセット
される。このとき、トランジスタＱ１もオンとなるため
、コンデンサＣＩが急速放電され、電源電圧ＶＣＣの次
の立ち上がりにそなえていた。

発明が解決しようとする課題 しかるに、従来の電源電圧監視回路はコンデンサＣ１の
充電時間を利用して、リセット解除を遅延させ、電源電
圧が安定した後にリセット解除する構成とされていたた
め、長時間の遅延時間が高精度に得られない等の問題点
があった。

本発明は上記の点に鑑みてなされたもので、リセット解
除時の遅延が長時間、高精度に行なえる電源電圧監視回
路を提供することを目的とする。

課題を解決するための手段 本発明は電源電圧が規定値以上のとぎに電源電圧が印加
された回路にリセット解除信号を出力する電源電圧監視
回路において、−・定周波数の発振信号を出力する発振
回路と、前記電源電圧が規定値以上となった時点から前
記発振回路の出力発振信号に基づいて生成された所定の
期間、前記回路にリセット信号を供給づ−るタイミング
制御回路を具備してなる。

作用 電源電圧が規定値以上になると、発振回路の出力発振信
号に基づいて予め決められた所定の期間は回路にリセッ
ト信号を供給し、所定の期間経過後、電源電圧が十分に
立ち上がった後、回路のリセットを解除する。

実施例 第１図は本発明の一実施例の回路図を示す。

１はＣＰＵ等のディジタル回路で、リセット端子１ａを
有し、このリセット端子１ａがローレベルのとぎにリセ
ット解除状態となり、ハイレベルのときにリセット状態
となる。ディジタル回路１には電ｍＮ圧Ｖｃｃが印加さ
れていて、ディジタル回路１は電源電圧Ｖｃｃにより動
作する。

電源電圧ＶＣＣはディジタル回路１に印加されると共に
電源電圧監視回路の電源端子Ｔ＋　、Ｔ２間にも印加さ
れる。電源電圧監視回路は電源端子Ｔ３の他にリセット
端子Ｔ３を有し、このリセット端子Ｔ３は抵抗ＲＬを介
して電源端子Ｔ１と接続されると共にディジタル回路１
のリセット端子１ａと接続される。

リセット端子Ｔ３と電源端子Ｔ２との間にはリセット信
号制御用のＮＰＮｔ−ランジスタＱ４が接続される。゛
また、電源端子Ｔ＋、Ｔｚ間には分圧用抵抗Ｒ＋　、Ｒ
２及び基準電圧生成用の定電流源３どツェナーダイオー
ドＤ２が接続されていて、抵抗Ｒ＋　、Ｒ２により電源
電圧Ｖｃｃの分圧電圧ｖ１が生成されると共に定電流源
３及びツェナダイオードＤｚにより基準電圧Ｖｚが生成
される。

抵抗Ｒ＋　、Ｒ２による分圧電圧Ｖ１は］ンパレータ２
により定電流源３及びツェナーダイオードＤｚによる基
準電圧Ｖｚと比較される。分圧電圧Ｖ１はコンパレータ
２の反転入力端子に入力され、基準電圧Ｖｚはコンパレ
ータ２の非反転入力端子に入力される。

よって、コンパレータ２の出力は電源電圧ＶＣＣに応じ
た分圧電圧■１が基準電圧Ｖｚより小さいとき（Ｖ＋　
＜Ｖｚ　）はハイレベルとなり、分圧電圧■１が基準電
圧ＶＺにり大きくなるとき（Ｖ＋＞Ｖｚ）はローレベル
となる。

コンパレータ２の出力は抵抗Ｒ４及びダイオードＤ３を
介してトランジスタ　Ｑ４のベースに供給されると共に
抵抗Ｒ６を介してＮＰＮｔ−ランジスタＱ３のベースに
供給される。

６は発振回路で電源端子Ｔ＋　、Ｔ２間に接続される。

発振回路６はコンパレータ７、抵抗Ｒ７〜ＲＩＤ、コン
デンザＣ２よりなる。コンパレータ７の反転入力端子に
はコンデンサＣ２が接続されると共に抵抗Ｒ７を介して
出力が接続される。また、コンパレータ７の非反転入力
端子には抵抗Ｒ７゜Ｒ８により電源電圧Ｖｃｃを分圧し
た分圧電圧が印加されると共に抵抗ＲＩＣを介して帰還
がかけられる。

コンデンサＣ２はコンパレータ７の出力レベルにより抵
抗Ｒ９を介して充放電され、したがって、コンパレータ
７の反転入力端子のレベルがコンデンサＣ２の充放電に
より変化して、発振が持続される。

コンパレータ７の発振出力は分周回路８に入力される。

分周回路８はそのリセット端子がトランジスタＱ３を介
して電源端子Ｔ２に接続される。

分周回路８はそのリセット端子がローレベルとなったと
きにリセット解除され、発振回路の出力発振信号を分周
した期間、ハイレベル信号を出力する。分周回路８の出
力信号は抵抗Ｒ５及びダイオードＤ２を介してトランジ
スタＱ４のベースに供給される。

次に回路の動作について第２図と共に説明する。

まず、電源電圧ＶＣＣが第２図（Ａ）に示すように印加
されるとする。電ｉ電圧Ｖｃｃが検出電圧’ｔ／ｓ　　
（Ｖｓ　＝Ｖｚ　（１＋・Ｒ＋　／Ｒ２）　）以上にな
るとコンパレータ２の出力はローレベルになる（時刻ｊ
＋）。コンパレータ２の出力がローレベルになるとダイ
オードＤ３がオフになる。また、コンパレータ２の出力
がローレベルになるとトランジスタＱ３がオフになり分
周回路８のリセット端子がハイレベルになり分周回路８
がセットされる。分周回路８は発振回路６からの発振イ
言号に基づいて生成された一定の期間Ｔ−（ｔ２−ｊ＋
　）その出力をハイレベルとし、後はローレベルとなる
。

このため、時刻ｔ１でダイオードＤ３がオフとなっても
ダイオードＤ２がオンでトランジスタＱ４のベースはハ
イレベルのままとなる。したがって、トランジスタＱ４
は時刻１ｏ−１２にかけてオンの状態となり、この間は
出力端子Ｔ３はローレベルでディジタル回路１はリセッ
ト状態にある。

時刻ｔ１より発振回路６に基づいて生成された時間Ｔ＝
　（ｔ２−ｔ＋　）が経過後は、分周回路８の出力はロ
ーレベルとなるためダイオードＤ２はオフとなり、これ
に伴ってトランジスタＱ４もオフとなる。したがって、
出力端子Ｔ３の電圧Ｖ。

はハイレベルとなり、ディジタル回路１はリセット解除
される。

このように、電′＃Ａ電圧ＶＣＣが検出電圧Ｖｓ以上に
なって、一定期間Ｔ−＜ｔ２　Ｔ＋　）経過後に回路１
がリセット解除される。このため、電源電圧Ｖｃｃが」
−分に安定した俊に回路１を動作させることができる。

また、発振回路６の出力発振信号に基づいてリセット解
除の遅延時間を決定しているため、長時間の遅延も高精
度に行なえる。

なお、本実施例では発振回路６にシュミットトリガ方式
の発振回路を用いたが、これに限ることはなく、リング
オシレータ等の伯の回路でもよい。

また、タイミング制御回路も分周回路８で構成する必要
はなく、要は発振回路６の出力発振信号に基づいて回路
のリセット解除の遅延を行なえればよい。

発明の効果 上述の如く、本発明によれば、発振回路の発振信号に基
づいて、リセット解除の遅延時間を決定しているため、
長時間の遅延も高精度に行なえる等の特長を有する。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図は本発明の
一実施例の要部の波形図、第３図は従来の一例の回路図
、第４図は従来の−・例の要部の波形図である。 １・・・ディジタル回路、２，７・・・コンパレータ、
６・・・発振回路、８・・・分周回路、９・・・タイミ
ング制御回路。

Claims (1)

1. 【特許請求の範囲】 電源電圧が規定値以上のときに該電源電圧が印加された
   回路にリセット解除信号を出力する電源電圧監視回路に
   おいて、 一定周波数の発振信号を出力する発振回路と、前記電源
   電圧が規定値以上となった時点から前記発振回路の出力
   発振信号に基づいて生成された所定の期間、前記回路に
   リセット信号を供給するタイミング制御回路を具備した
   ことを特徴とする電源電圧監視回路。