JPH06164261A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH06164261A JPH06164261A JP43A JP30697492A JPH06164261A JP H06164261 A JPH06164261 A JP H06164261A JP 43 A JP43 A JP 43A JP 30697492 A JP30697492 A JP 30697492A JP H06164261 A JPH06164261 A JP H06164261A
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- semiconductor integrated
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/4521—Complementary long tailed pairs having parallel inputs and being supplied in parallel
-
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45202—Indexing scheme relating to differential amplifiers the differential amplifier contains only resistors in the load
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 駆動電圧に近い同相入力に対しても可及的に
高い直流ゲインを得ることを可能にする。 【構成】 各々の一端が第１の電源に接続される第１及
び第２の負荷素子ＭＰ１，ＭＰ２と、ドレインが第１の
負荷素子の他端に接続される第１導電型の第１のＭＯＳ
トランジスタＭＮ１と、ドレインが第２の負荷素子の他
端に接続され、ソースが第１のＭＯＳトランジスタのソ
ースと共通接続される第１導電型の第２ＭＯＳトランジ
スタＭＮ２と、一端が共通接続された第１及び第２のＭ
ＯＳトランジスタのソースに接続され、他端が第２の電
源に接続される、直列に接続された抵抗手段Ｒ01及び第
１導電型の第３のＭＯＳトランジスタＭＮ５からなる直
列回路と、を備え、第１及び第２のＭＯＳトランジスタ
のゲートには差動入力信号が入力されることを特徴とす
る。
高い直流ゲインを得ることを可能にする。 【構成】 各々の一端が第１の電源に接続される第１及
び第２の負荷素子ＭＰ１，ＭＰ２と、ドレインが第１の
負荷素子の他端に接続される第１導電型の第１のＭＯＳ
トランジスタＭＮ１と、ドレインが第２の負荷素子の他
端に接続され、ソースが第１のＭＯＳトランジスタのソ
ースと共通接続される第１導電型の第２ＭＯＳトランジ
スタＭＮ２と、一端が共通接続された第１及び第２のＭ
ＯＳトランジスタのソースに接続され、他端が第２の電
源に接続される、直列に接続された抵抗手段Ｒ01及び第
１導電型の第３のＭＯＳトランジスタＭＮ５からなる直
列回路と、を備え、第１及び第２のＭＯＳトランジスタ
のゲートには差動入力信号が入力されることを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
するものである。
するものである。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来の
半導体集積回路装置を差動型センスアンプを例にとって
説明する。この差動型センスアンプは図４に示すように
ＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰ
３，ＭＰ４と、ＮチャネルＭＯＳトランジスタＭＮ１，
ＭＮ２，ＭＮ３，ＭＮ４，ＭＮ５，ＭＮ６とを有してい
る。トランジスタＭＮ１とトランジスタＭＮ２は差動対
をなし、トランジスタＭＮ３とトランジスタＭＮ４は差
動対をなす。そしてトランジスタＭＰ１，ＭＰ２，ＭＰ
３，及びＭＰ４は負荷素子として用いられ、各々のソー
スは駆動電源Ｖccに接続され、ドレインは各々、トラン
ジスタＭＮ１，ＭＮ２，ＭＮ３，及びＭＮ４のドレイン
に接続されている。又トランジスタＭＰ１，ＭＰ２のゲ
ートはトランジスタＭＰ１のドレインに接続され、トラ
ンジスタＭＰ３，ＭＰ４のゲートはトランジスタＭＰ３
のドレインに接続されている。差動対をなすトランジス
タＭＮ１，ＭＮ２のソースは共通接続されてスイッチン
グ用のトランジスタＭＮ５のドレインに接続され、トラ
ンジスタＭＮ３，ＭＮ４のソースは共通接続されてスイ
ッチング用トランジスタＭＮ６のドレインに接続され
る。
半導体集積回路装置を差動型センスアンプを例にとって
説明する。この差動型センスアンプは図４に示すように
ＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰ
３，ＭＰ４と、ＮチャネルＭＯＳトランジスタＭＮ１，
ＭＮ２，ＭＮ３，ＭＮ４，ＭＮ５，ＭＮ６とを有してい
る。トランジスタＭＮ１とトランジスタＭＮ２は差動対
をなし、トランジスタＭＮ３とトランジスタＭＮ４は差
動対をなす。そしてトランジスタＭＰ１，ＭＰ２，ＭＰ
３，及びＭＰ４は負荷素子として用いられ、各々のソー
スは駆動電源Ｖccに接続され、ドレインは各々、トラン
ジスタＭＮ１，ＭＮ２，ＭＮ３，及びＭＮ４のドレイン
に接続されている。又トランジスタＭＰ１，ＭＰ２のゲ
ートはトランジスタＭＰ１のドレインに接続され、トラ
ンジスタＭＰ３，ＭＰ４のゲートはトランジスタＭＰ３
のドレインに接続されている。差動対をなすトランジス
タＭＮ１，ＭＮ２のソースは共通接続されてスイッチン
グ用のトランジスタＭＮ５のドレインに接続され、トラ
ンジスタＭＮ３，ＭＮ４のソースは共通接続されてスイ
ッチング用トランジスタＭＮ６のドレインに接続され
る。
【０００３】なお、トランジスタＭＮ５，ＭＮ６のソー
スは接地され、ゲートにはセンスアンプを活性化するセ
ンスアンプ活性化信号ＳＡＥが入力される。又、トラン
ジスタＭＮ１及びＭＮ４のゲートには差動入力信号のう
ちの一方の入力信号ＩＮが入力され、トランジスタＭＮ
２及びＭＮ３のゲートには差動入力信号のうちの他方の
入力信号バーＩＮが入力される。そしてトランジスタＭ
Ｎ２，ＭＮ４のドレインから差動出力信号ＯＵＴ，バー
ＯＵＴが各々出力される。
スは接地され、ゲートにはセンスアンプを活性化するセ
ンスアンプ活性化信号ＳＡＥが入力される。又、トラン
ジスタＭＮ１及びＭＮ４のゲートには差動入力信号のう
ちの一方の入力信号ＩＮが入力され、トランジスタＭＮ
２及びＭＮ３のゲートには差動入力信号のうちの他方の
入力信号バーＩＮが入力される。そしてトランジスタＭ
Ｎ２，ＭＮ４のドレインから差動出力信号ＯＵＴ，バー
ＯＵＴが各々出力される。
【０００４】図４に示すセンスアンプにおいては、電源
電圧Ｖccが比較的高い場合、電圧Ｖcc付近の同相入力に
対して直流ゲインが充分にとれないという問題がある。
これを図５を参照して説明する。図５（ａ）は電源電圧
Ｖccが比較的低い場合の、図４に示すセンスアンプの動
作特性を示すグラフであり、図５（ｂ）は電源電圧Ｖcc
が比較的高い場合の動作特性を示すグラフである。今、
図４に示すセンスアンプにおいて、入力信号ＩＮのレベ
ルをＶccに固定し、入力信号バーＩＮのレベルをＶccに
した場合のトランジスタＭＰ２，ＭＮ２を流れる電流Ｉ
1 と出力信号ＯＵＴの電圧Ｖout1は、この場合のトラン
ジスタＭＰ２の静特性を示すグラフｇ1 とトランジスタ
ＭＮ２の静特性を示すグラフｇ2 との交点Ｑ1 から求ま
る。又、入力信号ＩＮのレベルをＶccに固定し、入力信
号バーＩＮのレベルをＶcc−ΔＶ（Ｖcc＞ΔＶ＞０）に
した場合のトランジスタＭＰ２，ＭＮ２を流れる電流Ｉ
2 と出力電圧Ｖout2は、この場合の、トランジスタＭＰ
２の静特性を示すグラフｇ1 とトランジスタＭＮ２の静
特性を示すグラフｇ3 との交点Ｑ2 から求まる。なお、
ここではスイッチング用トランジスタＭＮ５のオン時の
実効抵抗は充分小さいものと仮定してある。
電圧Ｖccが比較的高い場合、電圧Ｖcc付近の同相入力に
対して直流ゲインが充分にとれないという問題がある。
これを図５を参照して説明する。図５（ａ）は電源電圧
Ｖccが比較的低い場合の、図４に示すセンスアンプの動
作特性を示すグラフであり、図５（ｂ）は電源電圧Ｖcc
が比較的高い場合の動作特性を示すグラフである。今、
図４に示すセンスアンプにおいて、入力信号ＩＮのレベ
ルをＶccに固定し、入力信号バーＩＮのレベルをＶccに
した場合のトランジスタＭＰ２，ＭＮ２を流れる電流Ｉ
1 と出力信号ＯＵＴの電圧Ｖout1は、この場合のトラン
ジスタＭＰ２の静特性を示すグラフｇ1 とトランジスタ
ＭＮ２の静特性を示すグラフｇ2 との交点Ｑ1 から求ま
る。又、入力信号ＩＮのレベルをＶccに固定し、入力信
号バーＩＮのレベルをＶcc−ΔＶ（Ｖcc＞ΔＶ＞０）に
した場合のトランジスタＭＰ２，ＭＮ２を流れる電流Ｉ
2 と出力電圧Ｖout2は、この場合の、トランジスタＭＰ
２の静特性を示すグラフｇ1 とトランジスタＭＮ２の静
特性を示すグラフｇ3 との交点Ｑ2 から求まる。なお、
ここではスイッチング用トランジスタＭＮ５のオン時の
実効抵抗は充分小さいものと仮定してある。
【０００５】電源電圧Ｖccか比較的低い場合にはトラン
ジスタＭＰ２とトランジスタＭＮ２の静特性は図５
（ａ）に示すように各々の五極管領域で交点をもつの
で、トランジスタＭＮ２のゲート電圧の微小な変化（Ｖ
cc→Ｖcc−ΔＶ）に対して動作点はＱ1 からＱ2 へと
大きく移動し、出力電圧もＶout1からＶout2へ大きく変
化するので高い直流ゲインを得ることができる。これに
対して電源電圧Ｖccが比較的高い場合にはトランジスタ
ＭＮ２とトランジスタＭＰ２のゲート／ソース間には比
較的高い電圧が印加されることになり、トランジスタＭ
Ｎ２とトランジスタＭＰ２の静特性は図５（ｂ）に示す
ように各々の三極管領域で交点を持つことになる。この
ため、トランジスタＭＮ２のゲート電圧の微小な変化
（Ｖcc→Ｖcc−ΔＶ）に対して出力電圧はわずかな振れ
（Ｖout1→Ｖout2）しか示さない。これにより電源電圧
Ｖccが比較的高い場合は充分な直流ゲインを得ることが
できない。
ジスタＭＰ２とトランジスタＭＮ２の静特性は図５
（ａ）に示すように各々の五極管領域で交点をもつの
で、トランジスタＭＮ２のゲート電圧の微小な変化（Ｖ
cc→Ｖcc−ΔＶ）に対して動作点はＱ1 からＱ2 へと
大きく移動し、出力電圧もＶout1からＶout2へ大きく変
化するので高い直流ゲインを得ることができる。これに
対して電源電圧Ｖccが比較的高い場合にはトランジスタ
ＭＮ２とトランジスタＭＰ２のゲート／ソース間には比
較的高い電圧が印加されることになり、トランジスタＭ
Ｎ２とトランジスタＭＰ２の静特性は図５（ｂ）に示す
ように各々の三極管領域で交点を持つことになる。この
ため、トランジスタＭＮ２のゲート電圧の微小な変化
（Ｖcc→Ｖcc−ΔＶ）に対して出力電圧はわずかな振れ
（Ｖout1→Ｖout2）しか示さない。これにより電源電圧
Ｖccが比較的高い場合は充分な直流ゲインを得ることが
できない。
【０００６】又従来の半導体集積回路装置のの例を図８
に示す出力駆動回転を例にとって説明する。この出力駆
動回路は、駆動電源Ｖccと接地電源の間に直列に接続さ
れる、ＰチャネルＭＯＳトランジスタＴＰとＮチャネル
ＭＯＳトランジスタとを備えている。そして、これらの
トランジスタＴＰ，ＴＮの各ゲートにはデータ線が接続
され、トランジスタＴＰとトランジスタＴＮの接続点は
出力端子ＯＵＴに接続されている。
に示す出力駆動回転を例にとって説明する。この出力駆
動回路は、駆動電源Ｖccと接地電源の間に直列に接続さ
れる、ＰチャネルＭＯＳトランジスタＴＰとＮチャネル
ＭＯＳトランジスタとを備えている。そして、これらの
トランジスタＴＰ，ＴＮの各ゲートにはデータ線が接続
され、トランジスタＴＰとトランジスタＴＮの接続点は
出力端子ＯＵＴに接続されている。
【０００７】この出力駆動回路においては、駆動電源電
圧Ｖccが上記出力駆動回路の動作電圧の下限値付近にあ
る場合は、適切な駆動力を得るために駆動電流を大きく
する必要があり、このためには上記出力駆動回路を構成
するトランジスタＴＰ，ＴＮのサイズを大きくしたり、
トランジスタＴＰ，ＴＮのしきい値するなどの調整が必
要である。そしてこのように調整された出力駆動回路に
動作電圧の上限値付近の駆動電圧を印加して駆動すると
今度は駆動力が過剰となり、出力端子ＯＵＴにおいて誘
導ノズルを引き起こすなどの問題が生じる。又逆に、駆
動電圧の高電圧側での駆動能力を抑えるためにサイズを
縮小したり、しきい値を大きくしたりすると、低電圧側
において駆動力が不足するという問題がある。
圧Ｖccが上記出力駆動回路の動作電圧の下限値付近にあ
る場合は、適切な駆動力を得るために駆動電流を大きく
する必要があり、このためには上記出力駆動回路を構成
するトランジスタＴＰ，ＴＮのサイズを大きくしたり、
トランジスタＴＰ，ＴＮのしきい値するなどの調整が必
要である。そしてこのように調整された出力駆動回路に
動作電圧の上限値付近の駆動電圧を印加して駆動すると
今度は駆動力が過剰となり、出力端子ＯＵＴにおいて誘
導ノズルを引き起こすなどの問題が生じる。又逆に、駆
動電圧の高電圧側での駆動能力を抑えるためにサイズを
縮小したり、しきい値を大きくしたりすると、低電圧側
において駆動力が不足するという問題がある。
【０００８】本発明は上記事情を考慮してなされたもの
であって、第１の目的は駆動電圧の広い範囲に渡って、
上記駆動電圧に近い同相入力に対して可及的に高い直流
ゲインを得ることのできる半導体集積回路装置を提供す
ることを目的とする。
であって、第１の目的は駆動電圧の広い範囲に渡って、
上記駆動電圧に近い同相入力に対して可及的に高い直流
ゲインを得ることのできる半導体集積回路装置を提供す
ることを目的とする。
【０００９】又、本発明の他の目的は、動作電源電圧の
広い範囲に安定に動作することができる半導体集積回路
装置を提供することを目的とする。
広い範囲に安定に動作することができる半導体集積回路
装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】第１の発明による半導体
集積回路装置は、各々の一端が第１の電源に接続される
第１及び第２の負荷素子と、ドレインが前記第１の負荷
素子の他端に接続される第１導電型の第１のＭＯＳトラ
ンジスタと、ドレインが前記第２の負荷素子の他端に接
続され、ソースが前記第１のＭＯＳトランジスタのソー
スと共通接続される第１導電型の第２のＭＯＳトランジ
スタと、一端が共通接続された前記第１及び第２のＭＯ
Ｓトランジスタのソースに接続され、他端が第２の電源
に接続される、直列に接続された抵抗手段及び第１導電
型の第３のＭＯＳトランジスタからなる直列回路と、を
備え、前記第１及び第２のＭＯＳトランジスタのゲート
には差動入力信号が入力されることを特徴とする。
集積回路装置は、各々の一端が第１の電源に接続される
第１及び第２の負荷素子と、ドレインが前記第１の負荷
素子の他端に接続される第１導電型の第１のＭＯＳトラ
ンジスタと、ドレインが前記第２の負荷素子の他端に接
続され、ソースが前記第１のＭＯＳトランジスタのソー
スと共通接続される第１導電型の第２のＭＯＳトランジ
スタと、一端が共通接続された前記第１及び第２のＭＯ
Ｓトランジスタのソースに接続され、他端が第２の電源
に接続される、直列に接続された抵抗手段及び第１導電
型の第３のＭＯＳトランジスタからなる直列回路と、を
備え、前記第１及び第２のＭＯＳトランジスタのゲート
には差動入力信号が入力されることを特徴とする。
【００１１】第２の発明による半導体集積回路装置は、
ソースが第１の電源に接続される第１導電型の第１のＭ
ＯＳトランジスタと、ソースが第２の電源に接続される
第２導電型の第２のＭＯＳトランジスタと、一端が前記
第１のＭＯＳトランジスタのドレインに接続され、他端
が前記第２のＭＯＳトランジスタのドレインに接続され
る第１の抵抗と、を備え、前記第１の抵抗の一端又は他
端のいずれか一方が、出力端子に接続されることを特徴
とする。
ソースが第１の電源に接続される第１導電型の第１のＭ
ＯＳトランジスタと、ソースが第２の電源に接続される
第２導電型の第２のＭＯＳトランジスタと、一端が前記
第１のＭＯＳトランジスタのドレインに接続され、他端
が前記第２のＭＯＳトランジスタのドレインに接続され
る第１の抵抗と、を備え、前記第１の抵抗の一端又は他
端のいずれか一方が、出力端子に接続されることを特徴
とする。
【００１２】
【作用】このように構成された第１の発明の半導体集積
回路装置によれば、抵抗手段の電圧降下分だけ、第１及
び第２のＭＯＳトランジスタのソース端の電位を浮かす
ことが可能となり、第１及び第２のＭＯＳトランジスタ
のゲート／ソース間電圧を下げることができる。これに
より、駆動電圧に近い同相入力があっても可及的に高い
直流ゲインを得ることができる。
回路装置によれば、抵抗手段の電圧降下分だけ、第１及
び第２のＭＯＳトランジスタのソース端の電位を浮かす
ことが可能となり、第１及び第２のＭＯＳトランジスタ
のゲート／ソース間電圧を下げることができる。これに
より、駆動電圧に近い同相入力があっても可及的に高い
直流ゲインを得ることができる。
【００１３】又上述のように構成された第２の発明の半
導体集積回路装置によれば、電源電圧の上限側ではＭＯ
Ｓトランジスタの駆動力を抵抗が抑え、下限値側ではＭ
ＯＳトランジスタの駆動力を大きく妨げないように抵抗
が作用する。これにより動作電源電圧の広い範囲に渡っ
て安定に動作することができる。
導体集積回路装置によれば、電源電圧の上限側ではＭＯ
Ｓトランジスタの駆動力を抵抗が抑え、下限値側ではＭ
ＯＳトランジスタの駆動力を大きく妨げないように抵抗
が作用する。これにより動作電源電圧の広い範囲に渡っ
て安定に動作することができる。
【００１４】
【実施例】第１の発明による半導体集積回路装置の第１
の実施例の構成を図１に示す。
の実施例の構成を図１に示す。
【００１５】この実施例の半導体集積回路装置は差動型
センスアンプであって、抵抗Ｒ01，Ｒ02と、Ｐチャネル
ＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４
と、ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２，Ｍ
Ｎ３，ＭＮ４，ＭＮ５，ＭＮ６とを有している。トラン
ジスタＭＮ１とトランジスタＭＮ２は差動対をなし、ト
ランジスタＭＮ３とトランジスタＭＮ４は差動対をな
す。そしてトランジスタＭＰ１，ＭＰ２，ＭＰ３，及び
ＭＰ４は負荷素子として用いられ、各々のソースは駆動
電源Ｖccに接続され、ドレインは各々、トランジスタＭ
Ｎ１，ＭＮ２，ＭＮ３，及びＭＮ４のドレインに接続さ
れている。又トランジスタＭＰ１，ＭＰ２のゲートはト
ランジスタＭＰ１のドレインに接続され、トランジスタ
ＭＰ３，ＭＰ４のゲートはトランジスタＭＰ３のドレイ
ンに接続されている。差動対をなすトランジスタＭＮ
１，ＭＮ２のソースは共通接続され、抵抗Ｒ01を介して
スイッチグ用のトランジスタＭＮ５のドレインに接続さ
れ、トランジスタＭＮ３，ＭＮ４のソースは共通接続さ
れ、抵抗Ｒ02を介してスイッチング用トランジスタＭＮ
６のドレインに接続される。
センスアンプであって、抵抗Ｒ01，Ｒ02と、Ｐチャネル
ＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４
と、ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２，Ｍ
Ｎ３，ＭＮ４，ＭＮ５，ＭＮ６とを有している。トラン
ジスタＭＮ１とトランジスタＭＮ２は差動対をなし、ト
ランジスタＭＮ３とトランジスタＭＮ４は差動対をな
す。そしてトランジスタＭＰ１，ＭＰ２，ＭＰ３，及び
ＭＰ４は負荷素子として用いられ、各々のソースは駆動
電源Ｖccに接続され、ドレインは各々、トランジスタＭ
Ｎ１，ＭＮ２，ＭＮ３，及びＭＮ４のドレインに接続さ
れている。又トランジスタＭＰ１，ＭＰ２のゲートはト
ランジスタＭＰ１のドレインに接続され、トランジスタ
ＭＰ３，ＭＰ４のゲートはトランジスタＭＰ３のドレイ
ンに接続されている。差動対をなすトランジスタＭＮ
１，ＭＮ２のソースは共通接続され、抵抗Ｒ01を介して
スイッチグ用のトランジスタＭＮ５のドレインに接続さ
れ、トランジスタＭＮ３，ＭＮ４のソースは共通接続さ
れ、抵抗Ｒ02を介してスイッチング用トランジスタＭＮ
６のドレインに接続される。
【００１６】なお、トランジスタＭＮ５，ＭＮ６のソー
スは接地され、ゲートにはセンスアンプを活性化するセ
ンスアンプ活性化信号ＳＡＥが入力される。又、トラン
ジスタＭＮ１及びＭＮ４のゲートには差動入力信号のう
ちの一方の入力信号ＩＮが入力され、トランジスタＭＮ
２及びＭＮ３のゲートには差動入力信号のうちの他方の
入力信号バーＩＮが入力される。そしてトランジスタＭ
Ｎ２，ＭＮ４のドレインから差動出力信号ＯＵＴ，バー
ＯＵＴが各々出力される。
スは接地され、ゲートにはセンスアンプを活性化するセ
ンスアンプ活性化信号ＳＡＥが入力される。又、トラン
ジスタＭＮ１及びＭＮ４のゲートには差動入力信号のう
ちの一方の入力信号ＩＮが入力され、トランジスタＭＮ
２及びＭＮ３のゲートには差動入力信号のうちの他方の
入力信号バーＩＮが入力される。そしてトランジスタＭ
Ｎ２，ＭＮ４のドレインから差動出力信号ＯＵＴ，バー
ＯＵＴが各々出力される。
【００１７】なお、上記抵抗Ｒ01，Ｒ02の値Ｒ0 は次の
ようにして設定される。上記センスアンプの電源電圧Ｖ
ccについての動作範囲を Ｖ1 ≦Ｖcc≦Ｖ2 …（１） とし、電源電圧Ｖcc＝Ｖ1 におけるトランジスタＭＮ
５，ＭＮ６のオン時実効抵抗値をＲ（Ｖ1 ）し、電源電
圧Ｖcc＝Ｖ2 におけるトランジスタＭＮ５，ＭＮ６のオ
ン時実効抵抗値をＲ（Ｖ2 ）とすると、次の条件 Ｒ（Ｖ2 ）≦Ｒ0 ≦Ｒ（Ｖ1 ） …（２） を満足するように抵抗Ｒ01，Ｒ02の値Ｒ0 が定められて
いる。ただし、電源電圧Ｖcc＝Ｖi （ｉ＝１，２）にお
けるＮチャネルＭＯＳトランジスタのオン時実効抵抗値
Ｒ（Ｖi ）はゲート／ソース間電圧をＶGS、ソース／ド
レイン間電圧をＶDS、基板／ソース間電圧をＶBS、ドレ
イン電流をＩとし、ＶGS＝ＶDS＝Ｖi ，ＶBS＝０の条件
における Ｒ（Ｖi ）＝Ｖi ／Ｉ …（３） で定義する。
ようにして設定される。上記センスアンプの電源電圧Ｖ
ccについての動作範囲を Ｖ1 ≦Ｖcc≦Ｖ2 …（１） とし、電源電圧Ｖcc＝Ｖ1 におけるトランジスタＭＮ
５，ＭＮ６のオン時実効抵抗値をＲ（Ｖ1 ）し、電源電
圧Ｖcc＝Ｖ2 におけるトランジスタＭＮ５，ＭＮ６のオ
ン時実効抵抗値をＲ（Ｖ2 ）とすると、次の条件 Ｒ（Ｖ2 ）≦Ｒ0 ≦Ｒ（Ｖ1 ） …（２） を満足するように抵抗Ｒ01，Ｒ02の値Ｒ0 が定められて
いる。ただし、電源電圧Ｖcc＝Ｖi （ｉ＝１，２）にお
けるＮチャネルＭＯＳトランジスタのオン時実効抵抗値
Ｒ（Ｖi ）はゲート／ソース間電圧をＶGS、ソース／ド
レイン間電圧をＶDS、基板／ソース間電圧をＶBS、ドレ
イン電流をＩとし、ＶGS＝ＶDS＝Ｖi ，ＶBS＝０の条件
における Ｒ（Ｖi ）＝Ｖi ／Ｉ …（３） で定義する。
【００１８】次に第１の実施例の作用を説明する。電源
電圧Ｖccが比較的高い電圧で同相入力信号ＩＮ、バーＩ
Ｎのレベルが電源電圧Ｖccに近い値で入力される場合に
ついて考える。この場合、抵抗Ｒ01とトランジスタＭＮ
５からなる直列回路を流れる電流をＩ0 とすると、抵抗
Ｒ01の両端には ΔＶ＝Ｒ0 ・Ｉ0 …（４） だけの電位差が生じ、トランジスタＭＮ１，ＭＮ２のソ
ースの共通接続点Ｎ１の電位はΔＶだけ浮くことにな
る。すなわちこの場合、トランジスタＭＮ１，ＭＮ２の
ゲート／ソース間電圧はΔだけ減少することになる。し
たがって電源電圧Ｖccが高く、同相入力電圧が電源電圧
Ｖccに近い場合でもトランジスタＭＰ１，ＭＰ２及びト
ランジスタＭＮ１，ＭＮ２のゲート／ソース間電圧は小
さくなり、センスアンプの動作点、すなわちトランジス
タＭＰ２の静特性とトランジスタＭＮ２の静特性の交点
は図５（ａ）のグラフと同様に五極管領域に存在するよ
うになる。これにより、電源電圧Ｖccが高く、同相入力
電圧が電源電圧Ｖccに近い場合でも高い直流ゲインを得
ることができる。
電圧Ｖccが比較的高い電圧で同相入力信号ＩＮ、バーＩ
Ｎのレベルが電源電圧Ｖccに近い値で入力される場合に
ついて考える。この場合、抵抗Ｒ01とトランジスタＭＮ
５からなる直列回路を流れる電流をＩ0 とすると、抵抗
Ｒ01の両端には ΔＶ＝Ｒ0 ・Ｉ0 …（４） だけの電位差が生じ、トランジスタＭＮ１，ＭＮ２のソ
ースの共通接続点Ｎ１の電位はΔＶだけ浮くことにな
る。すなわちこの場合、トランジスタＭＮ１，ＭＮ２の
ゲート／ソース間電圧はΔだけ減少することになる。し
たがって電源電圧Ｖccが高く、同相入力電圧が電源電圧
Ｖccに近い場合でもトランジスタＭＰ１，ＭＰ２及びト
ランジスタＭＮ１，ＭＮ２のゲート／ソース間電圧は小
さくなり、センスアンプの動作点、すなわちトランジス
タＭＰ２の静特性とトランジスタＭＮ２の静特性の交点
は図５（ａ）のグラフと同様に五極管領域に存在するよ
うになる。これにより、電源電圧Ｖccが高く、同相入力
電圧が電源電圧Ｖccに近い場合でも高い直流ゲインを得
ることができる。
【００１９】なお、上記（２）式の左側の条件は、電源
電圧Ｖccの動作保証電圧の上限Ｖ2において、トランジ
スタＭＮ５，ＭＮ６のオン抵抗に比べて抵抗Ｒ01，Ｒ02
の抵抗値Ｒ0 が大きく、共通接続点Ｎ1 ，Ｎ2 における
電位の浮き量ΔＶを有効な大きさだけ得るためのもので
ある。又（２）式の右側の条件は、動作保証電圧の下限
Ｖ1 において、抵抗Ｒ01，Ｒ02の抵抗値Ｒ0 が不必要に
大きくなく、センスアンプの電流駆動能力を低下させて
しまわないようにする条件である。
電圧Ｖccの動作保証電圧の上限Ｖ2において、トランジ
スタＭＮ５，ＭＮ６のオン抵抗に比べて抵抗Ｒ01，Ｒ02
の抵抗値Ｒ0 が大きく、共通接続点Ｎ1 ，Ｎ2 における
電位の浮き量ΔＶを有効な大きさだけ得るためのもので
ある。又（２）式の右側の条件は、動作保証電圧の下限
Ｖ1 において、抵抗Ｒ01，Ｒ02の抵抗値Ｒ0 が不必要に
大きくなく、センスアンプの電流駆動能力を低下させて
しまわないようにする条件である。
【００２０】又、今電源電圧Ｖccが１Ｖの場合の、本実
施例のセンスアンプの直流ゲインが、図４に示す従来の
センスアンプの直流ゲインに等しくなるように、センス
アンプを構成するＭＯＳトランジスタのディメンション
及び抵抗Ｒ01，Ｒ02の抵抗値を定める。この場合の同相
入力電圧に対する直流ゲインを回路シュミレーションに
よって求めると図２（ａ）に示すグラフのようになる。
そして、次に電源電圧Ｖccを５Ｖに設定し、同相入力電
圧に対する、本実施例のセンスアンプと従来のセンスア
ンプの直流ゲインを回路シュミレーションによって求め
た結果を図２（ｂ）のグラフに示す。この図２（ｂ）の
グラフから分かるように同相入力電圧が電源電圧Ｖcc＝
５Ｖに近い場合は、従来のセンスアンプに比べて直流ゲ
インを大幅に改善することができる。
施例のセンスアンプの直流ゲインが、図４に示す従来の
センスアンプの直流ゲインに等しくなるように、センス
アンプを構成するＭＯＳトランジスタのディメンション
及び抵抗Ｒ01，Ｒ02の抵抗値を定める。この場合の同相
入力電圧に対する直流ゲインを回路シュミレーションに
よって求めると図２（ａ）に示すグラフのようになる。
そして、次に電源電圧Ｖccを５Ｖに設定し、同相入力電
圧に対する、本実施例のセンスアンプと従来のセンスア
ンプの直流ゲインを回路シュミレーションによって求め
た結果を図２（ｂ）のグラフに示す。この図２（ｂ）の
グラフから分かるように同相入力電圧が電源電圧Ｖcc＝
５Ｖに近い場合は、従来のセンスアンプに比べて直流ゲ
インを大幅に改善することができる。
【００２１】次に第１の発明による半導体集積回路装置
の第２の実施例の構成を図３に示す。この第２の実施例
の半導体集積回路装置は差動型センスアンプであって、
第１の実施例において、抵抗Ｒ01を共通接続点Ｎ１とト
ランジスタＭＮ５のドレインとの間に設ける代わりに、
トランジスタＭＮ５のソースと接続電源との間に設け、
更に抵抗Ｒ02を、共通接続点Ｎ２とトンラジスタＭＮ６
のドレインとの間に設ける代わりにトランジスタＭＮ６
のソースと接地電源との間に設けたものである。そし
て、トランジスタＭＮ５，ＭＮ６のドレインを各々共通
接続点Ｎ１，Ｎ２にに接続する。ここで抵抗Ｒ01，Ｒ02
の抵抗値Ｒ0 は（２）式を満足するように設定されるも
のとする。
の第２の実施例の構成を図３に示す。この第２の実施例
の半導体集積回路装置は差動型センスアンプであって、
第１の実施例において、抵抗Ｒ01を共通接続点Ｎ１とト
ランジスタＭＮ５のドレインとの間に設ける代わりに、
トランジスタＭＮ５のソースと接続電源との間に設け、
更に抵抗Ｒ02を、共通接続点Ｎ２とトンラジスタＭＮ６
のドレインとの間に設ける代わりにトランジスタＭＮ６
のソースと接地電源との間に設けたものである。そし
て、トランジスタＭＮ５，ＭＮ６のドレインを各々共通
接続点Ｎ１，Ｎ２にに接続する。ここで抵抗Ｒ01，Ｒ02
の抵抗値Ｒ0 は（２）式を満足するように設定されるも
のとする。
【００２２】この第２の実施例も第１の実施例と同様の
効果を有することは言うまでもない。
効果を有することは言うまでもない。
【００２３】なお、上記第１及び第２の実施例におい
て、抵抗Ｒ01，Ｒ02を拡散層抵抗によって形成すれば、
抵抗値の製造プロセスによるバラツキを小さくすること
ができるとともに、ポリサイド抵抗を用いた場合値を有
する抵抗実現することができる。
て、抵抗Ｒ01，Ｒ02を拡散層抵抗によって形成すれば、
抵抗値の製造プロセスによるバラツキを小さくすること
ができるとともに、ポリサイド抵抗を用いた場合値を有
する抵抗実現することができる。
【００２４】次に第２の発明による半導体集積回路装置
の一実施例の構成を図６に示す。この実施例の半導体集
積回路装置は出力駆動回路であって、ＰチャネルＭＯＳ
トランジスタＴＰと、抵抗Ｒ1 ，Ｒ2 と、ＮＨチャネル
ＭＯＳトランジスタＴＮとを有している。トランジスタ
ＴＰのソースは駆動電源Ｖccに接続され、トランジスタ
ＴＮのソースは接地電源に接続されている。そして、抵
抗Ｒ1 ，Ｒ2 は直列に接続されて、その一端がトランジ
スタＴＰのドレインに、他端がトランジスタＴＮのドレ
インに接続されている。トランジスタＴＰ，ＴＮのゲー
トは各々データ線に接続され、抵抗Ｒ1 ，Ｒ2 の共通接
続点が出力端子ＯＵＴに接続されている。なお、抵抗Ｒ
1 ，Ｒ2 の抵抗値Ｒ01，Ｒ02は次のようにして設定され
る。図６に示す出力駆動回路の駆動電源Ｖccの動作範囲
を Ｖ1 ≦Ｖcc≦Ｖ2 とし、Ｖcc＝Ｖ1 における、トランジスタＴＰ，ＴＮの
オン抵抗をＲP1，ＲN1とし、Ｖcc＝Ｖ2 におけるトラン
ジスタＴＰ，ＴＮのオン抵抗をＲP2，ＲN2とすると、 ＲP2≦Ｒ01≦ＲP1 ＲN2≦Ｒ02≦ＲN1 を満足するように設定する。
の一実施例の構成を図６に示す。この実施例の半導体集
積回路装置は出力駆動回路であって、ＰチャネルＭＯＳ
トランジスタＴＰと、抵抗Ｒ1 ，Ｒ2 と、ＮＨチャネル
ＭＯＳトランジスタＴＮとを有している。トランジスタ
ＴＰのソースは駆動電源Ｖccに接続され、トランジスタ
ＴＮのソースは接地電源に接続されている。そして、抵
抗Ｒ1 ，Ｒ2 は直列に接続されて、その一端がトランジ
スタＴＰのドレインに、他端がトランジスタＴＮのドレ
インに接続されている。トランジスタＴＰ，ＴＮのゲー
トは各々データ線に接続され、抵抗Ｒ1 ，Ｒ2 の共通接
続点が出力端子ＯＵＴに接続されている。なお、抵抗Ｒ
1 ，Ｒ2 の抵抗値Ｒ01，Ｒ02は次のようにして設定され
る。図６に示す出力駆動回路の駆動電源Ｖccの動作範囲
を Ｖ1 ≦Ｖcc≦Ｖ2 とし、Ｖcc＝Ｖ1 における、トランジスタＴＰ，ＴＮの
オン抵抗をＲP1，ＲN1とし、Ｖcc＝Ｖ2 におけるトラン
ジスタＴＰ，ＴＮのオン抵抗をＲP2，ＲN2とすると、 ＲP2≦Ｒ01≦ＲP1 ＲN2≦Ｒ02≦ＲN1 を満足するように設定する。
【００２５】このようにすることにより、駆動電圧Ｖcc
が動作電圧の上限Ｖ2 付近にある場合はトランジスタＴ
Ｐ，ＴＮの駆動力を抵抗Ｒ1 ，Ｒ2 が抑える形となり、
駆動電圧Ｖccが動作電圧の下限Ｖ1 付近にある場合はト
ンランジスタＴＰ，ＴＮの駆動力を大きく妨げないよう
に抵抗Ｒ1 ，Ｒ2 が働く。これにより、動作電圧の下限
付近では、駆動能力の低下を防止することが可能になる
とともに、上限値付近では誘導ノイズの発生を防止する
ことが可能となり、動作電圧の広い範囲にわたって安定
に動作することができる。
が動作電圧の上限Ｖ2 付近にある場合はトランジスタＴ
Ｐ，ＴＮの駆動力を抵抗Ｒ1 ，Ｒ2 が抑える形となり、
駆動電圧Ｖccが動作電圧の下限Ｖ1 付近にある場合はト
ンランジスタＴＰ，ＴＮの駆動力を大きく妨げないよう
に抵抗Ｒ1 ，Ｒ2 が働く。これにより、動作電圧の下限
付近では、駆動能力の低下を防止することが可能になる
とともに、上限値付近では誘導ノイズの発生を防止する
ことが可能となり、動作電圧の広い範囲にわたって安定
に動作することができる。
【００２６】又、図６に示す出力動力回路において、ト
ランジスタＴＰのチャネル幅を１６０μｍ、チャネル長
を０．６μｍ、トランジスタＴＮのチャネル幅を８０μ
ｍ、チャネル長を０．５μｍとし、駆動電圧Ｖccの上限
値を５Ｖ、下限値を１Ｖとする。すると出力駆動回路内
のトランジスタＴＰの電源電圧Ｖccが５Ｖの時と、１Ｖ
の時のオン抵抗値は各々７０Ω以下、２００Ω以上であ
る。又トンラジスタＴＮの電源電圧Ｖccが５Ｖの時と、
１Ｖの時のオン抵抗値は各々８０Ω以下、２００Ω以上
となっている。これにより抵抗Ｒ1 の抵抗値Ｒ01を１７
０Ω、抵抗Ｒ2の抵抗値Ｒ02を２００Ωと選定し、電源
電圧に抵抗する出力駆動回路の遅延時間を回路シミュレ
ーションによって求めた結果を図７のグラフｇ1 に示
す。又図７のグラフｇ2 は従来の出力駆動回路（図８参
照）の、電源電圧に対する遅延時間を回路シミュレーシ
ョンによって求めた結果を示している。なお、従来の出
力駆動回路を構成するトランジスタのディメンションは
上記実施例の出力駆動回路のトランジスタのディメンシ
ョンと同一としてある。
ランジスタＴＰのチャネル幅を１６０μｍ、チャネル長
を０．６μｍ、トランジスタＴＮのチャネル幅を８０μ
ｍ、チャネル長を０．５μｍとし、駆動電圧Ｖccの上限
値を５Ｖ、下限値を１Ｖとする。すると出力駆動回路内
のトランジスタＴＰの電源電圧Ｖccが５Ｖの時と、１Ｖ
の時のオン抵抗値は各々７０Ω以下、２００Ω以上であ
る。又トンラジスタＴＮの電源電圧Ｖccが５Ｖの時と、
１Ｖの時のオン抵抗値は各々８０Ω以下、２００Ω以上
となっている。これにより抵抗Ｒ1 の抵抗値Ｒ01を１７
０Ω、抵抗Ｒ2の抵抗値Ｒ02を２００Ωと選定し、電源
電圧に抵抗する出力駆動回路の遅延時間を回路シミュレ
ーションによって求めた結果を図７のグラフｇ1 に示
す。又図７のグラフｇ2 は従来の出力駆動回路（図８参
照）の、電源電圧に対する遅延時間を回路シミュレーシ
ョンによって求めた結果を示している。なお、従来の出
力駆動回路を構成するトランジスタのディメンションは
上記実施例の出力駆動回路のトランジスタのディメンシ
ョンと同一としてある。
【００２７】図７のグラフから分かるように、従来型の
場合、電源電圧が５Ｖ時の遅延時間は１Ｖ時の遅延時間
の約１／４、すなわち動作速度は約４倍であるのに対し
て、本実施例では電源電圧が５Ｖ時の遅延時間は１Ｖ時
の遅延時間の約３／５、すなわち動作速度は約１．６倍
となっている。すなわち、本実施例においては電源電圧
が動作範囲の上限付近にあるときには従来のものに比べ
て駆動能力（動作速度）が抑制されていることになる。
なお、上記実施例において、抵抗Ｒ1 ，Ｒ2 の一方を削
除しても同様の効果を得ることができる。
場合、電源電圧が５Ｖ時の遅延時間は１Ｖ時の遅延時間
の約１／４、すなわち動作速度は約４倍であるのに対し
て、本実施例では電源電圧が５Ｖ時の遅延時間は１Ｖ時
の遅延時間の約３／５、すなわち動作速度は約１．６倍
となっている。すなわち、本実施例においては電源電圧
が動作範囲の上限付近にあるときには従来のものに比べ
て駆動能力（動作速度）が抑制されていることになる。
なお、上記実施例において、抵抗Ｒ1 ，Ｒ2 の一方を削
除しても同様の効果を得ることができる。
【００２８】
【発明の効果】第１の発明によれば駆動電圧の広い範囲
に渡って可及的に高い直流ゲインを得ることができる。
に渡って可及的に高い直流ゲインを得ることができる。
【００２９】又第２の発明によれば、動作電源電圧の広
い範囲に渡って安定動作することができる。
い範囲に渡って安定動作することができる。
【図１】第１の発明の第１の実施例の構成を示す回路
図。
図。
【図２】本発明の効果を説明するグラフ。
【図３】第１の発明の第２の実施例の構成を示す回路
図。
図。
【図４】従来の半導体集積回路装置の一例を示す回路
図。
図。
【図５】図４に示す回路装置の問題点を説明するグラ
フ。
フ。
【図６】第２の発明の一実施例の構成を示す回路図。
【図７】第２の発明の効果を説明するグラフ。
【図８】従来の半導体集積回路装置の他の例を示す回路
図。
図。
ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４ ＰチャネルＭＯＳト
ンラジスタ ＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４，ＭＮ５，ＭＮ６ Ｎ
チャネルＭＯＳトランジスタ Ｎ１，Ｎ２ 共通接続点 Ｒ01，Ｒ02 抵抗 ＳＡＥ センスアンプ活性化信号
ンラジスタ ＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４，ＭＮ５，ＭＮ６ Ｎ
チャネルＭＯＳトランジスタ Ｎ１，Ｎ２ 共通接続点 Ｒ01，Ｒ02 抵抗 ＳＡＥ センスアンプ活性化信号
Claims (10)
- 【請求項１】各々の一端が第１の電源に接続される第１
及び第２の負荷素子と、 ドレインが前記第１の負荷素子の他端に接続される第１
導電型の第１のＭＯＳトランジスタと、 ドレインが前記第２の負荷素子の他端に接続され、ソー
スが前記第１のＭＯＳトランジスタのソースと共通接続
される第１導電型の第２のＭＯＳトランジスタと、 一端が共通接続された前記第１及び第２のＭＯＳトラン
ジスタのソースに接続され、他端が第２の電源に接続さ
れる、直列に接続された抵抗手段及び第１導電型の第３
のＭＯＳトランジスタからなる直列回路と、 を備え、前記第１及び第２のＭＯＳトランジスタのゲー
トには差動入力信号が入力されることを特徴とする半導
体集積回路装置。 - 【請求項２】前記第１の電源の電圧Ｖccの動作保証範囲
をＶ1 ≦Ｖcc≦Ｖ2 とし、前記第１の電源の電圧Ｖccが
Ｖcc＝Ｖ2 の場合の前記第３のＭＯＳトランジスタのオ
ン時実効抵抗値をＲ（Ｖ2 ）とすると、前記抵抗手段の
抵抗値Ｒ0 は Ｒ（Ｖ2 ）≦Ｒ0 を満足するように設定されることを特徴とする請求項１
記載の半導体集積回路装置。 - 【請求項３】前記第１の電源の電圧Ｖccが、Ｖcc＝Ｖ1
の場合の前記第３のＭＯＳトランジスタのオン時実効抵
抗値をＲ（Ｖ1 ）とすると、前記抵抗手段の抵抗値Ｒ0
は Ｒ0 ≦Ｒ（Ｖ1 ） を満足するように設定されることを特徴とする請求項２
記載の半導体集積回路装置。 - 【請求項４】前記抵抗手段は、拡散層抵抗を用いて実現
されることを特徴とする請求項１乃至３記載の半導体集
積回路装置。 - 【請求項５】ソースが第１の電源に接続される第１導電
型の第１のＭＯＳトランジスタと、 ソースが第２の電源に接続される第２導電型の第２のＭ
ＯＳトランジスタと、 一端が前記第１のＭＯＳトランジスタのドレインに接続
され、他端が前記第２のＭＯＳトランジスタのドレイン
に接続される第１の抵抗と、 を備え、前記第１の抵抗の一端又は他端のいずれか一方
が、出力端子に接続されることを特徴とする半導体集積
回路装置。 - 【請求項６】前記第１の抵抗の抵抗値は、駆動電圧がそ
の動作保証範囲の上限値である場合の前記第１及び第２
のＭＯＳトランジスタのオン時実効抵抗値によって決ま
る第１の所定値に等しいか大きな値を有することを特徴
とする請求項５記載の半導体集積回路装置。 - 【請求項７】前記第１の抵抗の抵抗値は、駆動電圧がそ
の動作保証範囲の下限値である場合の前記第１及び第２
のＭＯＳトランジスタのオン時実効抵抗値によって決ま
る第２の所定値に等しいか又小さな値を有することを特
徴とする請求項６記載の半導体集積回路装置。 - 【請求項８】ソースが第１の電源に接続される第１導電
型の第１のＭＯＳトランジスタと、 ソースが第２の電源に接続される第２導電型の第２のＭ
ＯＳトランジスタと、 一端が前記第１のＭＯＳトランジスタのドレインに接続
され、他端が出力端子に接続される第１の抵抗と、 一端が前記出力端子に接続され、他端が前記第２のＭＯ
Ｓトランジスタのドレインに接続される第２の抵抗と、 を備えていることを特徴とする半導体集積回路装置。 - 【請求項９】前記第１及び第２の抵抗の抵抗値は、各々
駆動電圧がその動作保証範囲の上限値である場合の前記
第１及び第２のＭＯＳトランジスタのオン時実効抵抗値
によって決まる第１及び第２の所定値に等しいか又は大
きな値を有することを特徴とする請求項８記載の半導体
集積回路装置。 - 【請求項１０】前記第１及び第２の抵抗の抵抗値は各
々、駆動電圧がその動作保証範囲の下限値である場合の
前記第１及び第２のＭＯＳトランジスタのオン時実効抵
抗値によって決まる第３及び第４の所定値に等しいか又
は小さな値を有することを特徴とする請求項９記載の半
導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43A JPH06164261A (ja) | 1992-11-17 | 1992-11-17 | 半導体集積回路装置 |
| KR1019930024177A KR0164615B1 (ko) | 1992-11-17 | 1993-11-15 | 반도체 집적 회로 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43A JPH06164261A (ja) | 1992-11-17 | 1992-11-17 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06164261A true JPH06164261A (ja) | 1994-06-10 |
Family
ID=17963508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP43A Pending JPH06164261A (ja) | 1992-11-17 | 1992-11-17 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH06164261A (ja) |
| KR (1) | KR0164615B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5701102A (en) * | 1995-11-29 | 1997-12-23 | National Semiconductor Corporation | High-speed transmission line receiver with wide range of common mode compensation |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102046818B1 (ko) | 2017-10-16 | 2019-12-02 | 한국과학기술연구원 | 질화 붕소 나노 물질을 이용한 가열 재생 가능한 한외여과막과 그 제조 및 재생 방법 |
| KR102048150B1 (ko) * | 2018-06-28 | 2019-11-22 | 주식회사 에프램 | 출력 Level Detection 회로 장치 |
| KR102064081B1 (ko) * | 2018-07-29 | 2020-01-08 | 주식회사 에프램 | 전류 제한 저항 제어 증폭 회로 장치 |
-
1992
- 1992-11-17 JP JP43A patent/JPH06164261A/ja active Pending
-
1993
- 1993-11-15 KR KR1019930024177A patent/KR0164615B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5701102A (en) * | 1995-11-29 | 1997-12-23 | National Semiconductor Corporation | High-speed transmission line receiver with wide range of common mode compensation |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0164615B1 (ko) | 1999-03-20 |
| KR940012620A (ko) | 1994-06-24 |
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