KR0164615B1 - 반도체 집적 회로 장치 - Google Patents

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KR0164615B1
KR0164615B1 KR1019930024177A KR930024177A KR0164615B1 KR 0164615 B1 KR0164615 B1 KR 0164615B1 KR 1019930024177 A KR1019930024177 A KR 1019930024177A KR 930024177 A KR930024177 A KR 930024177A KR 0164615 B1 KR0164615 B1 KR 0164615B1
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고우이치 사토우
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사또오 후미오
가부시기가이샤 도시바
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Abstract

본 발명은 구동 전압에 가까운 동상 입력에 대하여도 가급적 높은 직류 이득을 얻는 것을 가능케 한다. 각각의 일단이 제1의 전원에 접속되는 제1 및 제2의 부하소자(MP1,MP2)와 드레인이 제1의 부하소자의 타단에 접속되는 제1도전형의 제1의 MOS 트랜지스터(MN1)와, 드레인이 제2의 부하소자의 타단에 접속되고 소스가 제1의 MOS 트랜지스터의 소스와 공통 접속되는 제1도전형의 제2 MOS 트랜지스터(MN2)와, 일단이 공통 접속된 제1 및 제2의 MOS 트랜지스터의 소스에 접속되고, 타단이 제2의 전원에 접속되는 직렬로 접속된 저항수단(R1) 및 제1도전형의 제3의 MOS 트랜지스터(MN5)로 구성되는 직렬 회로를 구비하고, 제1 및 제2의 MOS 트랜지스터의 게이트에는 차동 입력 신호가 입력되는 것을 특징으로 한다.

Description

반도체 집적 회로 장치
제1도는 제1 발명의 제1 실시예의 구성을 나타내는 회로도.
제2도는 본 발명의 효과를 설명하는 그래프.
제3도는 제1 발명의 제2 실시예의 구성을 나타내는 회로도.
제4도는 종래의 반도체 집적 회로 장치의 일예를 나타내는 회로도.
제5도는 제4도에 도시한 회로 장치의 문제점을 설명하는 그래프.
제6도는 제2 발명의 일 실시예의 구성을 나타내는 회로도.
제7도는 제2 발명의 효과를 설명하는 그래프.
제8도는 종래의 반도체 집적 회로 장치의 다른 예를 나타내는 회로도.
* 도면의 주요부분에 대한 부호의 설명
MP1,MP2,MP3,MP4 : P-채널 MOS 트랜지스터
MN1,MN2,MN3,MN4,MN5,MN6 : N-채널 MOS 트랜지스터
N1,N2 : 공통 접속점 R1,R2: 저항
SAE : 감지 증폭기 활성화 신호
본 발명은 반도체 집적 회로 장치에 관한 것이다.
종래의 반도체 집적 회로 장치의 예로서 차동형 감지 증폭기를 설명한다. 차동형 감지 증폭기는 제4도에 도시된 바와 같이 P-채널 MOS 트랜지스터(MP1, MP2, MP3, MP4)와, N-채널 MOS 트랜지스터(MN1, MN2, MN3, MN4, MN5, MN6)로 구성되어 있다. 트랜지스터(MN1)와 트랜지스터(MN2)가 차동쌍을 이루고, 트랜지스터(MN3)와 트랜지스터(MN4)가 차동쌍을 이룬다. 그리고 트랜지스터(MP1, MP2, MP3, MP4)는 부하 소자로서 사용되고, 각각의 소스는 구동 전원 Vcc에 접속되며, 드레인은 각각 트랜지스터(MN1, MN2, MN3, MN4)의 드레인에 접속되어 있다. 또 트랜지스터(MP1, MP2)의 게이트는 트랜지스터(MP1)의 드레인에 접속되고, 트랜지스터(MP3, MP4)의 게이트는 트랜지스터(MP3)의 드레인에 접속되어 있다. 차동쌍을 이루는 트랜지스터(MN1, MN2)의 소스는 공통 접속되어 스위칭용 트랜지스터(MN5)의 드레인에 접속되고, 트랜지스터(MN3, MN4)의 소스는 공통 접속되어 스위칭용 트랜지스터(MN6)의 드레인에 접속된다.
또, 트랜지스터(MN5, MN6)의 소스는 접지되고, 게이트에는 감지 증폭기를 활성화하는 감지 증폭기 활성화 신호 SAE가 입력된다. 또, 트랜지스터(MN1, MN4)의 게이트에는 차동 입력 신호 중 한쪽의 입력 신호 IN가 입력되고, 트랜지스터(MN2, MN3)의 게이트에는 차동 입력 신호 중 다른 쪽 입력 신호가 입력된다. 그리고 트랜지스터(MN2, MN4)의 드레인으로부터 차동 출력 신호 OUT,가 각각 출력된다.
제4도에 도시된 감지 증폭기에 있어서, 전원 전압 Vcc가 비교적 높고 동상 입력 신호의 레벨이 전원 전압 Vcc에 가까운 값으로 입력되는 경우, 직류 이득을 충분히 얻을 수 없다고 하는 문제가 있다. 이것을 제5도를 참조하여 설명한다. 제5도의 (a)는 전원 전압 Vcc가 비교적 낮은 경우에 제4도에 도시한 감지 증폭기의 동작특성(動作特性)을 나타내는 그래프이고, 제5도의 (b)는 전원 전압 Vcc가 비교적 높은 경우의 동작특성을 나타내는 그래프이다. 제4도에 도시된 감지 증폭기에 있어서, 입력 신호 IN의 레벨을 Vcc로 고정하고 입력 신호의 레벨을 Vcc로 설정한 경우, 트랜지스터(MP2, MN2)를 흐르는 전류 I1과 출력 신호 OUT의 전압 Vout1은 트랜지스터(MP2)의 정특성(靜特性)을 나타내는 그래프 g1과 트랜지스터(MN2)의 정특성을 나타내는 그래프 g2와의 교점 Q1에서 구해진다. 또 입력 신호 IN의 레벨을 Vcc로 고정하고, 입력 신호의 레벨을 Vcc - △V(Vcc△V0)로 설정한 경우의 트랜지스터(MP2, MN2)를 흐르는 전류 I2와 출력 전압 Vout2은 이 경우의 트랜지스터(MP2)의 정특성을 나타내는 그래프 g1과 트랜지스터(MN2)의 정특성을 나타내는 그래프 g3과의 교점 Q2에서 구해진다. 또 여기서 스위칭용 트랜지스터(MN5)가 온일 때의 실효 저항은 충분히 작은 것으로 가정하고 있다.
전원 전압 Vcc가 비교적 낮은 경우에, 트랜지스터(MP2)와 트랜지스터(MN2)의 정특성은 제5도의 (a)에 도시된 바와 같이 각각의 5극관 영역에서 교점을 갖는 것으로서, 트랜지스터(MN2)의 게이트 전압의 미소한 변화(Vcc→Vcc-△V)에 대하여 동작점은 Q1에서 Q2로 크게 이동하고, 출력 전압도 Vout1에서 Vout2로 크게 변화하므로 높은 직류 이득을 얻을 수 있다. 이에 대하여 전원 전압 Vcc가 비교적 높은 경우에 트랜지스터(MN2)와 트랜지스터(MP2)의 게이트/소스 사이에는 비교적 높은 전압이 인가되고, 트랜지스터(MN2)와 트랜지스터(MP2)의 정특성은 제5도의 (b)에 도시된 바와 같이 각각의 3 극관 영역에서 교점을 갖게 된다. 이 때문에 트랜지스터(MN2)의 게이트 전압의 미소한 변화(Vcc→Vcc-△V)에 대하여 출력 전압은 근소한 편향(Vout1→Vout2)밖에 나타나지 않는다. 이로 인하여 전원 전압 Vcc가 비교적 높은 경우에는 충분한 직류 이득을 얻을 수 없다.
또 종래의 반도체 집적 회로 장치의 예를 제8도에 도시된 출력 구동 회로를 예로 들어 설명한다. 이 출력 구동 회로는 구동 전원 Vcc와 접지 전원 사이에 직렬로 접속되는 P-채널 MOS 트랜지스터(TP)와 N-채널 MOS 트랜지스터(TN)를 구비한다. 그리고 이들 트랜지스터(TP,TN)의 각 게이트에는 데이타선이 접속되고, 트랜지스터(TP)와 트랜지스터(TN)의 접속점은 출력 단자 OUT에 접속되어 있다.
이 출력 구동 회로에서 구동 전원 전압 Vcc가 상기 출력 구동 회로의 동작 전압의 하한값에 가까운 경우에는 적절한 구동력을 얻기 위하여 구동 전류를 크게할 필요가 있고, 이를 위해서는 상기 출력 구동 회로를 구성하는 트랜지스터(TP, TN)의 크기를 크게 하거나 또는 트랜지스터(TP, TN)의 임계치를 조정할 필요가 있다. 그리고 이와 같이 조정된 출력 구동 회로에 동작 전압의 상한값에 가까운 구동 전압을 인가하면, 이번에는 구동력이 과도하게 되어 출력 단자 OUT에 유도 노이즈를 일으키는 등의 문제가 발생한다. 또 반대로 구동 전압의 고전압측에서의 구동 능력을 억제하기 위하여 크기를 축소하거나 또는 임계치를 크게하면, 저전압측에 있어서 구동력이 부족하게 되는 문제가 있다.
본 발명은 상기 문제점을 해결하기 위한 것으로서 제1의 목적은 넓은 범위의 구동 전압에서 상기 구동 전압에 가까운 동상 입력에 대하여 높은 직류 이득을 얻을 수 있는 반도체 집적 회로 장치를 제공하는 것을 목적으로 한다.
또한, 본 발명의 다른 목적은 동작 전원 전압의 넓은 범위에서 안정하게 동작할 수 있는 반도체 집적 회로 장치를 제공하는 것을 목적으로 한다.
제1의 발명에 의한 반도체 집적 회로 장치는, 각각의 일단이 제1 전원에 접속되는 제1 및 제2 부하 소자와, 드레인이 상기 제1 부하 소자의 다른 단에 접속되는 제1 도전형의 제1 MOS 트랜지스터와, 드레인이 상기 제2 부하 소자의 다른 단에 접속되고 소스가 상기 제1 MOS 트랜지스터의 소스와 공통 접속되는 제1 도전형의 제2 MOS 트랜지스터와, 일단이 공통 접속된 상기 제1 및 제2 MOS 트랜지스터의 소스에 접속되고, 다른 단이 제2 전원에 직렬로 접속된 저항 수단 및 제1 도전형의 제3 MOS 트랜지스터로 구성되는 직렬 회로를 구비하고, 상기 제1 및 제2 MOS 트랜지스터의 게이트에는 차동 입력 신호가 입력되는 것을 특징으로 한다.
제2의 발명에 의한 반도체 집적 회로 장치는, 소스가 제1 전원에 접속되는 제1 도전형의 제1 MOS 트랜지스터와, 소스가 제2 전원에 접속되는 제2 도전형의 제2 MOS 트랜지스터와, 일단이 상기 제1 MOS 트랜지스터의 드레인에 접속되고, 다른 단이 상기 제2 MOS 트랜지스터의 드레인에 접속되는 제1 저항을 구비하고, 상기 제1 저항의 일단 또는 다른 단중 어느 한쪽이 출력 단자에 접속되는 것을 특징으로 한다.
이와 같이 구성된 제1의 발명의 반도체 집적 회로 장치에 의하면, 저항 수단의 전압 강하분만큼 제1 및 제2 MOS 트랜지스터의 소스단의 전위를 상승시키는 것이 가능해지고, 제1 및 제2 MOS 트랜지스터의 게이트/소스간 전압을 감소시킬 수 있다. 이로 인하여 구동 전압에 가까운 동상 입력이 있어도 높은 직류 이득을 얻을 수 있다.
또 상술한 바와 같이 구성된 제2의 발명의 반도체 집적 회로 장치에 의하면, 저항을 사용함으로써 전원 전압의 상한값에 대해서는 MOS 트랜지스터의 구동력 억제되고, 하한값에 대해서는 MOS 트랜지스터의 구동력을 크게 방해하지 않도록 작용함으로써 동작 전원 전압의 넓은 범위에서 안정하게 동작할 수 있다.
제1의 발명에 의한 반도체 집적 회로 장치의 제1 실시예의 구성을 제1도에 도시한다.
이 실시예의 반도체 집적 회로 장치는 차동형 감지 증폭기이고, 저항(R1, R2)과, P-채널 MOS 트랜지스터(MP1, MP2, MP3, MP4)와, N-채널 MOS 트랜지스터(MN1, MN2, MN3, MN4, MN5, MN6)을 포함하고 있다. 트랜지스터(MN1)와 트랜지스터(MN2)는 차동쌍을 이루고, 트랜지스터(MN3)와 트랜지스터(MN4)는 차동쌍을 이룬다. 그리고 트랜지스터(MP1, MP2, MP3, MP4)는 부하 소자로서 사용되고, 각각의 소스는 구동 전원 Vcc에 접속되며, 드레인은 각각 트랜지스터(MN1, MN2, MN3, MN4)의 드레인에 접속된다. 또, 트랜지스터(MP1, MP2)의 게이트는 트랜지스터(MP1)의 드레인에 접속되고, 트랜지스터(MP3, MP4)의 게이트는 트랜지스터(MP3)의 드레인에 접속된다. 차동쌍을 이루는 트랜지스터(MN1, MN2)의 소스는 공통 접속되고, 저항(R1)을 통하여 스위칭용 트랜지스터(MN5)의 드레인에 접속되며, 트랜지스터(MN3, MN4)의 소스는 공통 접속되고, 저항(R2)을 통하여 스위칭용 트랜지스터(MN6)의 드레인에 접속된다.
또 트랜지스터(MN5, MN6)의 소스는 접지되고, 게이트에는 감지 증폭기를 활성화하는 감지 증폭기 활성화 신호 SAE가 입력된다. 또 트랜지스터(MN1, MN4)의 게이트에는 차동 입력 신호 중 한쪽의 입력 신호 IN가 입력되고, 트랜지스터(MN2, MN3)의 게이트에는 차동 입력 신호중 다른 쪽의 입력 신호가 입력된다. 그리고 트랜지스터(MN2, MN4)의 드레인으로부터 차동 출력 신호 OUT,가 각각 출력된다.
또 상기 저항(R1, R2)의 값 R0는 다음과 같이 설정된다. 상기 감지 증폭기의 전원 전압 Vcc에 대한 동작 범위를
로 정하고, 전원 전압 Vcc = V1경우 트랜지스터(MN5, MN6)가 온일 때의 실효 저항값을 R(V1)로 하고, 전원 전압 Vcc = V2경우 트랜지스터(MN5, MN6)가 온일 때의 실효 저항값을 R(V2)로 하면, 다음의 조건
을 만족하도록 저항(R1, R2)의 값 R0가 정해진다. 다만, 전원 전압 Vcc = Vi(i = 1,2)에 있어서의 N-채널 MOS 트랜지스터가 온일 때의 실효 저항값 R(Vi)는 게이트/소스간 전압을 VGS, 소스/드레인간 전압을 VDS, 기판/소스간 전압을 VBS, 드레인 전류를 I로 정하고, VGS= VDB= Vi, VBS= 0의 조건에 있어서
으로 정의한다.
다음에 제1 실시예의 작용을 설명한다. 전원 전압 Vcc가 비교적 높은 전압으로서 동상 입력 신호 IN,의 레벨이 전원 전압 Vcc에 가까운 값으로 입력되는 경우에 대하여 생각한다. 이 경우, 저항(R1)과 트랜지스터(MN5)로 구성되는 직렬 회로를 흐르는 전류를 I0로 하면, 저항(R1)의 양단에는
만큼의 전위차가 발생하고, 트랜지스터(MN1,MN2)의 소스의 공통 접속점(N1)의 전위는 △V 만큼 상승하게 된다. 즉, 이 경우, 트랜지스터(MN1, MN2)의 게이트/소스간 전압은 △V 만큼 감소하게 된다. 따라서, 전원 전압 Vcc가 높고 동상 입력 전압이 전원 전압 Vcc에 가까운 경우에도 트랜지스터(MP1, MP2) 및 트랜지스터(MN1, MN2)의 게이트/소스간 전압은 작아지고, 감지 증폭기의 동작점, 즉 트랜지스터(MP2)의 정특성과 트랜지스터(MN2)의 정특성의 교점은 제5도의 (a)의 그래프와 같이 5극관 영역에 존재하게 된다. 이로 인하여 전원 전압 Vcc가 높고 동상 입력 전압이 전원 전압 Vcc에 가까운 경우에도 높은 직류 이득을 얻을 수 있다.
또한, 상기 (2)식의 좌측의 조건은 전원 전압 Vcc의 동작 보증 전압의 상한값 V2에 있어서 트랜지스터(MN5, MN6)의 온저항에 비하여 저항(R1, R2)의 저항값 R0가 크고, 공통 접속점(N1, N2)에 있어서의 전위의 상승량(浮量) △V를 유효한 크기만큼 얻기 위한 것이다. 또, (2)식의 우측의 조건은 동작 보증 전압의 하한값 V1에 있어서 저항(R1, R2)의 저항값 R0가 불필요하게 크지 않고, 감지 증폭기의 전류 구동 능력을 저하시키지 않게 하는 조건이다.
또, 전원 전압 Vcc가 1V인 경우의 본 실시예의 감지 증폭기의 직류 이득이 제4도에 도시된 종래의 감지 증폭기의 직류 이득과 같게 되도록 감지 증폭기를 구성하는 MOS 트랜지스터의 치수 및 저항(R1, R2)의 저항값을 정한다. 이 경우의 동상 입력 전압에 대한 직류 이득을 회로 시뮬레이션에 의하여 구하면 제2도의 (a)에 도시한 그래프와 같이 된다. 그리고 다음에 전원 전압 Vcc를 5V로 설정하고, 동상 입력 전압에 대한 본 실시예의 감지 증폭기와 종래의 감지 증폭기의 직류 이득을 회로 시뮬레이션에 의하여 구한 결과를 제2도의 (b)의 그래프에 도시한다. 이 제2도의 (b)의 그래프로부터 알 수 있는 바와 같이 동상 입력 전압이 전원 전압 Vcc = 5V에 근접한 경우는 종래의 감지 증폭기에 비하여 직류 이득을 대폭 개선할 수 있다.
다음에 제1의 발명에 의한 반도체 집적 회로 장치의 제2실시예의 구성을 제3도에 도시한다. 이 제2 실시예의 반도체 집적 회로 장치는 차동형 감지 증폭기로서, 제1 실시예에 있어서 저항(R1)을 공통 접속점 N1과 트랜지스터(MN5)의 드레인의 사이에 설치하는 대신에 트랜지스터(MN5)의 소스와 접속 전원의 사이에 설치하고, 저항(R2)을 공통 접속점(N2)과 트랜지스터(MN6)의 드레인의 사이에 설치하는 대신에 트랜지스터(MN6)의 소스와 접지 전원의 사이에 설치한 것이다. 그리고 트랜지스터(MN5, MN6)의 드레인을 각각 공통 접속점(N1, N2)에 접속한다. 여기서 저항(R1, R2)의 저항값 R0는 (2)식을 만족하도록 설정되는 것으로 한다.
이 제2 실시예도 제1 실시예와 같은 효과를 갖는 것은 말할것도 없다.
또한, 상기 제1 및 제2 실시예에 있어서, 저항(R1, R2)를 확산층(擴散層) 저항에 의하여 형성하면, 저항값의 제조 공정에 의한 불균형을 작게할 수 있는 동시에 폴리사이드 저항을 사용한 경우의 값을 갖는 저항을 실현할 수 있다.
다음에 제2의 발명에 의한 반도체 집적 회로 장치의 제1 실시예의 구성을 제6도에 도시한다. 이 실시예의 반도체 집적 회로 장치는 출력 구동 회로로서, P-채널 MOS 트랜지스터(TP)와, 저항(R1, R2)과, N-채널 MOS 트랜지스터(TN)를 포함하고 있다. 트랜지스터(TP)의 소스는 구동 전원 Vcc에 접속되고, 트랜지스터(TN)의 소스는 접지 전원에 접속되어 있다. 그리고 저항(R1,R2)은 직렬로 접속되어서 그 일단이 트랜지스터(TP)의 드레인에, 다른 단이 트랜지스터(TP,TN)의 드레인에 접속되어 있다. 트랜지스터(TP,TN)의 게이트는 각각 데이타선에 접속되고, 저항(R1, R2)의 공통 접속점이 출력 단자 OUT에 접속되어 있다. 또, 저항(R1, R2)의 저항값 R1, R2는 다음과 같이 설정된다. 제6도에 도시한 출력 구동 회로의 구동 전원 Vcc의 동작 범위를
V1≤Vcc≤V2
로 하고, Vcc = V1에 있어서의 트랜지스터(TP, TN)의 온 저항을 RP1, RN1으로 하고, Vcc = V2에 있어서의 트랜지스터(TP, TN)의 온 저항을 RP2, RN2로 하면,
RP2≤ R1≤ RP1
RN2≤ R2≤ RN1
을 만족하도록 설정한다.
이와 같이 함으로써 구동 전압 Vcc가 동작 전압의 상한간 V2에 가까울 경우에는 트랜지스터(TP, TN)의 구동력을 저항(R1, R2)이 억제하는 구성이 되고, 구동 전압 Vcc가 동작 전압의 하한값 V1에 가까울 경우는 트랜지스터(TP, TN)의 구동력을 크게 방해하지 않도록 저항(R1, R2)이 작용한다. 이로 인하여 동작 전압의 하한값 가까이에서는 구동 능력의 저하를 방지할 수 있는 동시에 상한값 가까이에서는 유도 노이즈의 발생을 방지할 수 있게 됨으로써, 넓은 범위의 동작 전압에 대해 안정하게 동작할 수 있다.
또, 제6도에 도시한 출력 구동 회로에 있어서, 트랜지스터(TP)의 채널폭을 160㎛, 채널 길이를 0.6㎛, 트랜지스터(TN)의 채널폭을 80㎛, 채널 길이를 0.5㎛로하고, 구동 전압 Vcc의 상한값을 5V, 하한값을 1V로 정한다. 그러면 출력 구동 회로내의 트랜지스터(TP)의 전원 전압 Vcc가 5V 인 때와, 1V 인 때의 온 저항값은 각각 70Ω 이하, 200Ω 이상이 된다. 또 트랜지스터(TN)의 전원 전압 Vcc가 5V 인 때와, 1V인 때의 온 저항값은 각각 80Ω 이하, 200Ω 이상으로 된다. 이로 인하여 저항(R1)의 저항값(R1)을 170Ω, 저항 R2의 저항값(R2)을 200Ω으로 선정하고, 전원 전압에 저항하는 출력 구동 회로의 지연 시간을 회로 시뮬레이션에 의하여 구한 결과를 제7도의 그래프 g1에 도시한다. 또 제7도의 그래프 g2는 종래의 출력 구동 회로(제8도 참조)의 전원 전압에 대한 지연 시간을 회로 시뮬레이션에 의하여 구한 결과를 도시하고 있다. 또 종래의 출력 구동 회로를 구성하는 트랜지스터의 치수는 상기 실시예의 출력 구동 회로의 트랜지스터의 치수와 동일하다.
제7도의 그래프에서 알 수 있는 바와 같이, 종래의 경우 전원 전압이 5V 일 때의 지연 시간은 1V 일 때의 지연 시간의 약 1/4, 즉 동작 속도는 약 4배인 데 대하여, 본 실시예에서는 전원 전압이 5V 일 때의 지연 시간은 1V 일 때의 지연 시간의 약 3/5, 즉 동작 속도는 약 1.6배로 되어 있다. 즉, 본 실시예에 있어서는 전원 전압이 동작 범위의 상한값 가까운 경우에는 종래의 것과 비교하여 구동 능력(동작 속도)이 억제되고 있는 셈이 된다. 또한 상기 실시예에 있어서 저항(R1, R2)의 한쪽을 제거하여도 동일한 효과를 얻을 수 있다.
또 본원의 특허 청구 범위의 각 구성 요소에 병기한 도면의 참조 부호는 본원 발명의 이해를 용이하게 하기 위한 것이고, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정하는 의도로 병기한 것은 아니다.
본원 발명의 제1의 발명에 의하면, 구동 전압의 넓은 범위에 걸쳐서 가급적 높은 직류 이득을 얻을 수 있다.
또한, 제2의 발명에 의하면, 넓은 범위의 동작 전원 전압에 대해 안정하게 동작할 수 있다.

Claims (8)

  1. 각각의 일단이 제1 전원에 접속되는 제1 및 제2 부하 소자(MP1, MP2)와, 드레인이 상기 제1 부하 소자의 다른 단에 접속되는 제1 도전형의 제1 MOS 트랜지스터(MN1)와, 드레인이 상기 제2 부하 소자의 다른 단에 접속되고, 소스가 상기 제1 MOS 트랜지스터의 소스와 공통 접속되는 제1 도전형의 제2 MOS 트랜지스터(MN2)와, 일단이 상기 제1 및 제2 MOS 트랜지스터의 공통 접속된 소스에 접속되고 다른 단이 제2 전원에 접속된 저항 수단(R1)과 제1 도전형의 제3 MOS 트랜지스터(MN5)와의 직렬 회로를 구비하고, 상기 제1 및 제2 MOS 트랜지스터의 게이트에는 차동 입력 신호(IN,)가 입력되며, 상기 제1 전원의 전압 Vcc의 동작 보증 범위를 V1≤ Vcc ≤ V2로 하고, 상기 제1 전원의 전압 Vcc가 Vcc = V2인 경우 상기 제3 MOS 트랜지스터가 온일 때의 실효 저항값을 R(V2)로 하며 상기 제1 전원의 전압 Vcc가 Vcc = V1인 경우 상기 제3 MOS 트랜지스터가 온 일 때의 실효 저항값을 R(V1)으로 하면, 상기 저항 수단의 저항값 R0는 R(V2) ≤ R0≤ R(V1)을 만족하도록 설정되는 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제1항에 있어서, 상기 저항 수단은 확산층 저항을 사용하여 실현되는 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 소스가 제1 전원에 접속되는 제1 도전형의 제1 MOS 트랜지스터와, 소스가 제2 전원에 접속되는 제2 도전형의 제2 MOS 트랜지스터와, 일단이 상기 제1 MOS 트랜지스터의 드레인에 접속되고, 다른 단이 상기 제2 MOS 트랜지스터의 드레인에 접속되는 제1 저항을 구비하고, 상기 제1 저항의 일단 또는 다른 단중 어느 한쪽이 출력 단자에 접속되는 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 제3항에 있어서, 상기 제1 저항의 저항값은 구동 전압이 그 동작 보증 범위의 상한값인 경우의 상기 제1 및 제2 MOS 트랜지스터가 온일 때의 실효 저항값에 의하여 결정되는 제1 값 보다 크거나 같은 값을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 제4항에 있어서, 상기 제1 저항의 저항값은 구동 전압이 그 동작 보증 범위의 하한값인 경우의 상기 제1 및 제2 MOS 트랜지스터가 온일 때의 실효 저항값에 의하여 결정되는 제2 값보다 작거나 같은 값을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
  6. 소스가 제1 전원에 접속되는 제1 도전형의 제1 MOS 트랜지스터(TP)와, 소스가 제2 전원에 접속되는 제2 도전형의 제2 MOS 트랜지스터(TN)와, 일단이 상기 제1 MOS 트랜지스터의 드레인에 접속되고, 다른 단이 출력 단자(OUT)에 접속되는 제1 저항(R1)과, 일단이 상기 출력 단자에 접속되고, 다른 단이 상기 제2 MOS 트랜지스터의 드레인에 접속되는 제2 저항(R2)을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  7. 제6항에 있어서, 상기 제1 및 제2 저항의 저항값은 각각 구동 전압이 그 동작 보증 범위의 상한값인 경우의 상기 제1 및 제2 MOS 트랜지스터가 온일 때의 실효 저항 값에 의하여 결정되는 제1 및 제2 값보다 크거나 같은 값을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
  8. 제7항에 있어서, 상기 제1 및 제2 저항의 저항값은 각각 구동 전압이 그 동작 보증 범위의 하한값인 경우의 상기 제1 및 제2 MOS 트랜지스터가 온일 때의 실효 저항값에 의하여 결정되는 제3 및 제4 값보다 작거나 같은 값을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
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