JPS63316114A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
- Publication number
- JPS63316114A JPS63316114A JP15211687A JP15211687A JPS63316114A JP S63316114 A JPS63316114 A JP S63316114A JP 15211687 A JP15211687 A JP 15211687A JP 15211687 A JP15211687 A JP 15211687A JP S63316114 A JPS63316114 A JP S63316114A
- Authority
- JP
- Japan
- Prior art keywords
- drain
- reference voltage
- constant
- current
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 claims description 7
- 239000000758 substrate Substances 0.000 abstract description 15
- 101150015217 FET4 gene Proteins 0.000 abstract 1
- 101100119059 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ERG25 gene Proteins 0.000 abstract 1
- 239000004065 semiconductor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000003321 amplification Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- CGIGDMFJXJATDK-UHFFFAOYSA-N indomethacin Chemical compound CC1=C(CC(O)=O)C2=CC(OC)=CC=C2N1C(=O)C1=CC=C(Cl)C=C1 CGIGDMFJXJATDK-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
Landscapes
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は例えばＤ ＲＡＭに使用して好適な基準電圧発
生回路に関する。
生回路に関する。
本発明は例えばＤＲＡＭに使用して好適な基準電圧発生
回路に関し、ドレインとゲートが互に接続された第１の
絶縁ゲート型電界効果トランジスタ（以下ＭＯ８ＦＥＴ
という。）と、この第１のＭｏ８ＦＥＴのドレイン及び
ソース間の電位差を略一定とするこの第１のＭｏ８ＦＥ
Ｔのドレイン及びゲートの接続点に接続された抵抗器と
、この第１のＭｏ８ＦＥＴのソース及びドレイン間に得
られる略一定の電位差に基づいて定電流を発生する第２
のＭｏ８Ｆ′ＥＴと、この第２のＭｏ、９ ＦＥＴに接
続された負荷とを有し、この第２のＭｏ８ ＦＥＴに得
られる定電流により、この負荷に定電圧を発生させる様
にしたことにより、電源電圧にほとんど依存しない電圧
精度が良く、動作範囲の広い基準電圧が得られると共に
基板に流れる電流が低減され、これを例えばＤ ＲＡＭ
の基準電圧発生回路として同一基板に設ける（オンチッ
プ化する）様にしてもメモリセルの放電を引き起こさず
、メモリセルの記憶内容が破壊されることがないものを
得ることができる。
回路に関し、ドレインとゲートが互に接続された第１の
絶縁ゲート型電界効果トランジスタ（以下ＭＯ８ＦＥＴ
という。）と、この第１のＭｏ８ＦＥＴのドレイン及び
ソース間の電位差を略一定とするこの第１のＭｏ８ＦＥ
Ｔのドレイン及びゲートの接続点に接続された抵抗器と
、この第１のＭｏ８ＦＥＴのソース及びドレイン間に得
られる略一定の電位差に基づいて定電流を発生する第２
のＭｏ８Ｆ′ＥＴと、この第２のＭｏ、９ ＦＥＴに接
続された負荷とを有し、この第２のＭｏ８ ＦＥＴに得
られる定電流により、この負荷に定電圧を発生させる様
にしたことにより、電源電圧にほとんど依存しない電圧
精度が良く、動作範囲の広い基準電圧が得られると共に
基板に流れる電流が低減され、これを例えばＤ ＲＡＭ
の基準電圧発生回路として同一基板に設ける（オンチッ
プ化する）様にしてもメモリセルの放電を引き起こさず
、メモリセルの記憶内容が破壊されることがないものを
得ることができる。
ＤＲＡＭ例えば６４にピッ）ＤＲＡＭに於いては、外部
電源から５ｖの直流電圧の供給を受けて、この５ｖの直
流電圧を基準電圧として使用している。しかしながら、
斯るＤＲＡＭもその微細化が進み、例えば４Ｍビット程
度のＤＲＡＭになると、耐圧等の問題から３．５ｖ以下
の直流電圧がその基準電圧として必要となる。そこで従
来の高密度ＤＲＡＭにおいては、その基体となる半導体
基板にメモリセル等と共に第６図に示す様な基準電圧発
生回路を形成し、外部電源装置から供給される５Ｖの直
流電圧Ｖｃｃをこの基準電圧発生回路において３．５ｖ
に分圧し、これを基準電圧ＶＯとして使用する様になし
ていた。
電源から５ｖの直流電圧の供給を受けて、この５ｖの直
流電圧を基準電圧として使用している。しかしながら、
斯るＤＲＡＭもその微細化が進み、例えば４Ｍビット程
度のＤＲＡＭになると、耐圧等の問題から３．５ｖ以下
の直流電圧がその基準電圧として必要となる。そこで従
来の高密度ＤＲＡＭにおいては、その基体となる半導体
基板にメモリセル等と共に第６図に示す様な基準電圧発
生回路を形成し、外部電源装置から供給される５Ｖの直
流電圧Ｖｃｃをこの基準電圧発生回路において３．５ｖ
に分圧し、これを基準電圧ＶＯとして使用する様になし
ていた。
この基準電圧発生回路は、第６図に示す様に、ダイオー
ド（ＩＤＩ）（ＩＤ２）・・・・・・（ＩＤｙ）を夫々
が同一方向に配される様に直列に接続し、その一端のダ
イオード（ＩＤ１）のアノードを外部電源装置から５ｖ
の直流電圧Ｖｃｃが供給される電源端子（２）に接続し
、その他端のメ°イオード（１０７）のカソードを接地
し、ダイオード（ＩＤ２）及びダイオード（ＩＤ３）の
接続点を基準電圧出力端子（３）に接続することによっ
て構成されており、ダイオード（ＩＤＩ）（ＩＤ２）・
・・・・・（ＩＤ７）の有する約０．７Ｖの接触電位差
を利用して基準電圧出力端子（３）に３．５ｖの基準電
圧■０を得るとするものである。
ド（ＩＤＩ）（ＩＤ２）・・・・・・（ＩＤｙ）を夫々
が同一方向に配される様に直列に接続し、その一端のダ
イオード（ＩＤ１）のアノードを外部電源装置から５ｖ
の直流電圧Ｖｃｃが供給される電源端子（２）に接続し
、その他端のメ°イオード（１０７）のカソードを接地
し、ダイオード（ＩＤ２）及びダイオード（ＩＤ３）の
接続点を基準電圧出力端子（３）に接続することによっ
て構成されており、ダイオード（ＩＤＩ）（ＩＤ２）・
・・・・・（ＩＤ７）の有する約０．７Ｖの接触電位差
を利用して基準電圧出力端子（３）に３．５ｖの基準電
圧■０を得るとするものである。
しかしながら、斯る従来の基準電圧発生回路においては
、ダイオード（１０１）（１０２）・・・・・・（ＩＤ
７）に大きな順方向電流が流れ、これが半導体基板に拡
散してしまうため、空乏化したポテンシャル井戸の非平
衝状態を記憶動作に適用するＤＲＡＭにおいては、メモ
リセルにおいて放電が生じ、メモリセルの記憶内容が破
壊されてしまう場合があるという不都合があった。
、ダイオード（１０１）（１０２）・・・・・・（ＩＤ
７）に大きな順方向電流が流れ、これが半導体基板に拡
散してしまうため、空乏化したポテンシャル井戸の非平
衝状態を記憶動作に適用するＤＲＡＭにおいては、メモ
リセルにおいて放電が生じ、メモリセルの記憶内容が破
壊されてしまう場合があるという不都合があった。
また斯る第６図に示す如きダイオード（ＩＤ１）（ＩＤ
２）・・・・・・（ＩＤ７）を使用した回路に於い【は
直流電圧が供給される電源端子（２）に供給する直流電
圧が所定電圧以上例えば第６図に示す如き７個のダイオ
ード（ＩＤ１）（ＩＤ２）・・・・・・（ＩＤｙ）を使
用したものに於いては約４．９Ｖ以上でないと正常に動
作しない不都合があった。
２）・・・・・・（ＩＤ７）を使用した回路に於い【は
直流電圧が供給される電源端子（２）に供給する直流電
圧が所定電圧以上例えば第６図に示す如き７個のダイオ
ード（ＩＤ１）（ＩＤ２）・・・・・・（ＩＤｙ）を使
用したものに於いては約４．９Ｖ以上でないと正常に動
作しない不都合があった。
本発明は斯る点に鑑み基板に流れる電流を低減すると共
に、絶対的な電圧精度が良く、動作範囲の広い基準電圧
が得られる基準電圧発生回路を提供することを目的とす
る。
に、絶対的な電圧精度が良く、動作範囲の広い基準電圧
が得られる基準電圧発生回路を提供することを目的とす
る。
本発明基準電圧発生回路は例えば第１図に示す如くドレ
インとゲートとが互に接続された第１のＭＯＳ ＦＢＴ
（４１と、この第１のＭＯＳ ＦＥ’ｒ（４）のソース
及びドレイン間の電位差を略一定とするこの第１のＭＯ
Ｓ ＦＥＴ＋４１のドレイン及びゲートの接続点に接続
された抵抗器（５）と、この第１のＭＯＳ ＦＥＴ１４
）のソース及びドレイン間に得られる略一定の電位差に
基づいて定電流を発生する第２のＭＯＳＦＥＴ（６）と
、この第２のＭＯＳＦＥＴ（６）に接続された負荷（７
）とを有し、この第２のＭＯＳ ＦＥＴｆ６）に得られ
る定電流によりこの負荷（７）に定電圧を発生させるよ
うにしたものである。
インとゲートとが互に接続された第１のＭＯＳ ＦＢＴ
（４１と、この第１のＭＯＳ ＦＥ’ｒ（４）のソース
及びドレイン間の電位差を略一定とするこの第１のＭＯ
Ｓ ＦＥＴ＋４１のドレイン及びゲートの接続点に接続
された抵抗器（５）と、この第１のＭＯＳ ＦＥＴ１４
）のソース及びドレイン間に得られる略一定の電位差に
基づいて定電流を発生する第２のＭＯＳＦＥＴ（６）と
、この第２のＭＯＳＦＥＴ（６）に接続された負荷（７
）とを有し、この第２のＭＯＳ ＦＥＴｆ６）に得られ
る定電流によりこの負荷（７）に定電圧を発生させるよ
うにしたものである。
斯る本発明に依れば第１のＭＯＳ ＦＥＴ ＋４）のド
レイン及びゲートの接続点ａにこのソース及びドレイン
間の電位差を略一定とする抵抗器（５）が接続されてい
るので、この第１のＭＯＳ ＦＥＴ＋４１のソース及び
ドレイン間の電位差は電源電圧の変動に係りなく略一定
電位差となり、との略一定電位差に基づいて第２のＭＯ
Ｓ ＰＥＴ（６１に電流を流す様にしているので、この
第２のＭＯＳ ＦＥＴ（６１に流れる電流ＩＯは定電流
となり、この定電流により負荷（７）に電圧精度の高い
定電圧（基準電圧）を得ることができろ。
レイン及びゲートの接続点ａにこのソース及びドレイン
間の電位差を略一定とする抵抗器（５）が接続されてい
るので、この第１のＭＯＳ ＦＥＴ＋４１のソース及び
ドレイン間の電位差は電源電圧の変動に係りなく略一定
電位差となり、との略一定電位差に基づいて第２のＭＯ
Ｓ ＰＥＴ（６１に電流を流す様にしているので、この
第２のＭＯＳ ＦＥＴ（６１に流れる電流ＩＯは定電流
となり、この定電流により負荷（７）に電圧精度の高い
定電圧（基準電圧）を得ることができろ。
また本発明に依ればＭＯＳ ＦＥＴ（４）、（６）を使
用して構成しているので、基板に流れる電流を小さなも
のとすることができ、これを例えばＤＥＬＡＭの基体を
なす半導体基板に設ける様にしてもメモリセルにおいて
放電が生ずることがなく、メモリセルの記憶内容を破壊
させることがない。
用して構成しているので、基板に流れる電流を小さなも
のとすることができ、これを例えばＤＥＬＡＭの基体を
なす半導体基板に設ける様にしてもメモリセルにおいて
放電が生ずることがなく、メモリセルの記憶内容を破壊
させることがない。
以下第１図を参照しながら本発明基準電圧発生回路の一
実施例につき説明しよう。この第１図に於いて第６図に
対応する部分には同一符号を付しその詳細説明は省略す
る。
実施例につき説明しよう。この第１図に於いて第６図に
対応する部分には同一符号を付しその詳細説明は省略す
る。
この第１図例の基準電圧発生回路はＰ型シリコン基板に
形成する場合の例で、この第１図例においテ、（４）ハ
エンハンスメント型のＰチャンネルＭＯ８ＦＥＴを示し
、このＭＯ８Ｆ’ＥＴ（４１のゲート及びドレインを互
に接続し、このＭＯ８ＦＥＴ（４）のソースを外部より
の正の直流電圧Ｖｃｃが供給される寛源塙子（２）に接
続し、このＭＯ８ＦＥＴ（４）のドレイン及びゲートの
接続点を抵抗器（５）を介し【接地する。この場合この
抵抗器（５）の抵抗値ＲをＭＯ８ＦＥＴｔ４）の電流増
幅率をβとしたときＲ＞１０／／どなる様にする。例え
ばβ＝０・５１人２４″のときはこの抵抗値Ｒを２０に
Ω以上本例では１００ＫΩとする。この様に抵抗器（５
）の抵抗値Ｒを高く選定することによりこのＭＯ８ＦＥ
Ｔ＋４１のドレイン及びゲートの接続点と抵抗器（５）
との接続点ａの電圧変化を電源端子（２）に供給される
直流電圧Ｖｃｃの電圧変化に対して１０％以内の精度で
追従させることができる。即ちこのＭＯ８ＦＥＴｔ４）
のソース及びドレイン間の電位差ＶＴＲを略一定とする
ことができる。
形成する場合の例で、この第１図例においテ、（４）ハ
エンハンスメント型のＰチャンネルＭＯ８ＦＥＴを示し
、このＭＯ８Ｆ’ＥＴ（４１のゲート及びドレインを互
に接続し、このＭＯ８ＦＥＴ（４）のソースを外部より
の正の直流電圧Ｖｃｃが供給される寛源塙子（２）に接
続し、このＭＯ８ＦＥＴ（４）のドレイン及びゲートの
接続点を抵抗器（５）を介し【接地する。この場合この
抵抗器（５）の抵抗値ＲをＭＯ８ＦＥＴｔ４）の電流増
幅率をβとしたときＲ＞１０／／どなる様にする。例え
ばβ＝０・５１人２４″のときはこの抵抗値Ｒを２０に
Ω以上本例では１００ＫΩとする。この様に抵抗器（５
）の抵抗値Ｒを高く選定することによりこのＭＯ８ＦＥ
Ｔ＋４１のドレイン及びゲートの接続点と抵抗器（５）
との接続点ａの電圧変化を電源端子（２）に供給される
直流電圧Ｖｃｃの電圧変化に対して１０％以内の精度で
追従させることができる。即ちこのＭＯ８ＦＥＴｔ４）
のソース及びドレイン間の電位差ＶＴＲを略一定とする
ことができる。
例えば第２図に示す如くａ点の電位■Ａを横軸とし抵抗
器（５）に流れる電流ＩＲを縦軸としたとき電源端子（
２）に供給される電圧が４Ｖ、 ６ＶのときにＭＯ８Ｆ
ＥＴ＋４１に流れる電流は曲線ＩＭ４、ＩＭ６で示す如
くなり、これらのときのａ点の電位はこの抵抗器（５）
を流れる電流■Ｒと曲線ＩＭ４．ＩＭ６との交点で決ま
りＩＲＩは抵抗器（５）の抵抗値が５にΩのときであり
、ＩＲｏはこの抵抗器（５）の抵抗値が１００にΩのと
きである。図中ΔＶｌ （＝Ｖｔ Ｖｔ ） ｔΔＶ
２ （＝Ｖ２−Ｖ２）、（ここでｖｌ及びｖｌは夫々抵
抗器（５）の抵抗値が５にΩのときの電源電圧Ｖｃｃが
４■及び６ｖのときの電位、■２及び■２は夫々この抵
抗器（５）の抵抗値が１００にΩのときの電源電圧Ｖｃ
ｃが４■及び６ｖのときの電位である。）は電源電圧Ｖ
ｃｃの変化に伴う電位差の変化を示しており、抵抗器（
５）の抵抗値が大きい程この変化が小さいことがわかる
。このａ点の電位ＶＡの電源電圧Ｖｃｃの変化ΔＶｃｃ
に対する変化ΔＶＡは で表わされる。
器（５）に流れる電流ＩＲを縦軸としたとき電源端子（
２）に供給される電圧が４Ｖ、 ６ＶのときにＭＯ８Ｆ
ＥＴ＋４１に流れる電流は曲線ＩＭ４、ＩＭ６で示す如
くなり、これらのときのａ点の電位はこの抵抗器（５）
を流れる電流■Ｒと曲線ＩＭ４．ＩＭ６との交点で決ま
りＩＲＩは抵抗器（５）の抵抗値が５にΩのときであり
、ＩＲｏはこの抵抗器（５）の抵抗値が１００にΩのと
きである。図中ΔＶｌ （＝Ｖｔ Ｖｔ ） ｔΔＶ
２ （＝Ｖ２−Ｖ２）、（ここでｖｌ及びｖｌは夫々抵
抗器（５）の抵抗値が５にΩのときの電源電圧Ｖｃｃが
４■及び６ｖのときの電位、■２及び■２は夫々この抵
抗器（５）の抵抗値が１００にΩのときの電源電圧Ｖｃ
ｃが４■及び６ｖのときの電位である。）は電源電圧Ｖ
ｃｃの変化に伴う電位差の変化を示しており、抵抗器（
５）の抵抗値が大きい程この変化が小さいことがわかる
。このａ点の電位ＶＡの電源電圧Ｖｃｃの変化ΔＶｃｃ
に対する変化ΔＶＡは で表わされる。
このＭＯ８ＦＥＴ［４）のドレイン及びゲートの接続点
と抵抗器（５）との接続点ａ ｆｔＭＯ８ＦＥＴ（４）
と同様ニ形成されたエンハンスメント型のＰチャンネル
ＭＯ８ＦＥＴＣ８１のソースに接続し、このＭＯ８Ｆ’
ＥＴｔ８）のドレイン及びゲートを接続し、このドレイ
ン及びゲートの接続点すを抵抗値が例えば１００にΩの
抵抗器（９）を介して接地する。この場合このＭＯ８ｉ
’Ｅ’ｒ（Ｂ）のソース及びドレイン間の電位差ＶＴＲ
はＭＯ８ＦＢＴ（″）ンと同様に略一定となり、またこ
のＭＯ８ＦＥＴ（８）は接続点ａのレベルシフト用のＭ
Ｏ８ＦＥＴを構成し、このＭＯ８ＦＥＴｔ８）のドレイ
ン及びゲートの接続点と抵抗器（９）との接続点すには
この点ａの電位Ｖｃｃ−ＶＴＨをこのＭＯＳ Ｆ Ｅ
Ｔ ｆ８）のソース及びドレイン間の電位差ＶＴＲだけ
シフトした電位Ｖｃｃ−２ＶＴＨが得られる。
と抵抗器（５）との接続点ａ ｆｔＭＯ８ＦＥＴ（４）
と同様ニ形成されたエンハンスメント型のＰチャンネル
ＭＯ８ＦＥＴＣ８１のソースに接続し、このＭＯ８Ｆ’
ＥＴｔ８）のドレイン及びゲートを接続し、このドレイ
ン及びゲートの接続点すを抵抗値が例えば１００にΩの
抵抗器（９）を介して接地する。この場合このＭＯ８ｉ
’Ｅ’ｒ（Ｂ）のソース及びドレイン間の電位差ＶＴＲ
はＭＯ８ＦＢＴ（″）ンと同様に略一定となり、またこ
のＭＯ８ＦＥＴ（８）は接続点ａのレベルシフト用のＭ
Ｏ８ＦＥＴを構成し、このＭＯ８ＦＥＴｔ８）のドレイ
ン及びゲートの接続点と抵抗器（９）との接続点すには
この点ａの電位Ｖｃｃ−ＶＴＨをこのＭＯＳ Ｆ Ｅ
Ｔ ｆ８）のソース及びドレイン間の電位差ＶＴＲだけ
シフトした電位Ｖｃｃ−２ＶＴＨが得られる。
即ちＭＯ８ＦＥＴ１４）のソースとＭＯ８ＦＥＴ（８）
のドレインとの間の電位差は２ＶＴＨとなり、この電位
差２ＶＴＨは電源端子（２）に供給される電源電圧Ｖｃ
ｃの変動に係りなく略一定となる。
のドレインとの間の電位差は２ＶＴＨとなり、この電位
差２ＶＴＨは電源端子（２）に供給される電源電圧Ｖｃ
ｃの変動に係りなく略一定となる。
このＭＯ８ＦＥＴ（８）のドレイン及びゲートの接続点
と抵抗器（９）との接続点ｂｔ７ｒ：ＭＯ８ＦＥＴ（４
）と同様に形成されたエンハンスメント型のＰチャンネ
ルＭＯ８ＦＥＴ（６）のゲートに接続し、このＭＯ８Ｆ
ＥＴ（６１のソースを電源端子（２）に接続し、このＭ
Ｏ８ＦＥＴ（６１のドレインを負荷を構成するエンハン
スメント型のＮチャンネルＭＯ８ＦＥＴ（７）のドレイ
ン及びゲートの接続点に接続し、このＭＯ８ＦＥＴ（７
）のソースを接地し、このＭＯ８ＦＥＴ（６１のドレイ
ンとＭＯｉＳ ＦＥＴ（７）のドレイン及びゲートの接
続点との接続点より基準電圧出力端子（３）を導出する
。
と抵抗器（９）との接続点ｂｔ７ｒ：ＭＯ８ＦＥＴ（４
）と同様に形成されたエンハンスメント型のＰチャンネ
ルＭＯ８ＦＥＴ（６）のゲートに接続し、このＭＯ８Ｆ
ＥＴ（６１のソースを電源端子（２）に接続し、このＭ
Ｏ８ＦＥＴ（６１のドレインを負荷を構成するエンハン
スメント型のＮチャンネルＭＯ８ＦＥＴ（７）のドレイ
ン及びゲートの接続点に接続し、このＭＯ８ＦＥＴ（７
）のソースを接地し、このＭＯ８ＦＥＴ（６１のドレイ
ンとＭＯｉＳ ＦＥＴ（７）のドレイン及びゲートの接
続点との接続点より基準電圧出力端子（３）を導出する
。
この場合ＭＯ８ＦＥＴ＋６１の短チャンネル効果を防止
する為にこのＭＯＳ ＦＥＴ（６１０チヤンネル長を十
分に長くする如くする。例えば同一チップで用いられて
いる標準的なＭＯＳ ＦＥＴのチャンネル長より０．２
μｍ以上長くする如くする。またこの場合ＭＯ８ＦＥＴ
（６）のゲート及びソース間に定電位２ ＶＴＲが供給
されるので、このＭＯＳ ＦＥＴ＋６１は定電流源を構
成し、このＭＯＳ ＦＥＴ（６）に一定電流Ｉｏが流れ
る。
する為にこのＭＯＳ ＦＥＴ（６１０チヤンネル長を十
分に長くする如くする。例えば同一チップで用いられて
いる標準的なＭＯＳ ＦＥＴのチャンネル長より０．２
μｍ以上長くする如くする。またこの場合ＭＯ８ＦＥＴ
（６）のゲート及びソース間に定電位２ ＶＴＲが供給
されるので、このＭＯＳ ＦＥＴ＋６１は定電流源を構
成し、このＭＯＳ ＦＥＴ（６）に一定電流Ｉｏが流れ
る。
従って負荷を構成するＭＯＳ ＦＥＴ（７）の電流増幅
率をβ０、しきい値電圧なＶＴＨＯとしたとき基準電圧
出力端子（３）に得られる基準電圧Ｖｏはとなり、一定
な基準電圧Ｖｏが得られる。この場合ＭＯ８ＦＥＴ （
７）ノＬ ＠ イｉ ｔ 圧ＶＴＩ（Ｏハ、コ（１）Ｍ
ＯＳＦＥＴ（７）のチャンネル幅／チャンネル長の値で
変えることができるので、この基準電圧Ｖｏを変更する
ときにはこのＭＯＳ ＦＥＴ（７）のチャンネル幅／チ
ャンネル長の値を変更するか、このβ又は一定電流ＩＯ
を変更す石ことにより変えることができる。
率をβ０、しきい値電圧なＶＴＨＯとしたとき基準電圧
出力端子（３）に得られる基準電圧Ｖｏはとなり、一定
な基準電圧Ｖｏが得られる。この場合ＭＯ８ＦＥＴ （
７）ノＬ ＠ イｉ ｔ 圧ＶＴＩ（Ｏハ、コ（１）Ｍ
ＯＳＦＥＴ（７）のチャンネル幅／チャンネル長の値で
変えることができるので、この基準電圧Ｖｏを変更する
ときにはこのＭＯＳ ＦＥＴ（７）のチャンネル幅／チ
ャンネル長の値を変更するか、このβ又は一定電流ＩＯ
を変更す石ことにより変えることができる。
以上述べた如く本例に依ればＭＯＳ ＦＥＴ［４）のド
レイン及びゲートの接続点ａにこのソース及びドレイン
間の電位差ＶＴＲを略一定とする抵抗値１００にΩの抵
抗器（５）が接続されているので、このＭＯＳ ＦＥＴ
（４）のソース及びドレイン間の電位差ＶＴＨは電源電
圧Ｖｃｃの変動に係りなく略一定電位差となりこの略一
定電位差ＶＴＲをレベルシフト用のＭＯｉＳ ＦＥＴ（
８１を介して一定電位ＶＴＲシフトし、このシフトした
略一定電位差２ＶＴＨをＭＯＳ ＦＥＴ（６１のゲート
及びソース間に供給するので、このＭＯＳ ＦＥＴ（６
１は定電流源として働き、このＭＯＳ ＦＥＴ＋６＋に
一定電流Ｉｏが流れ、この為ＭＯ８Ｆ’ＥＴ（７）のド
レイン及びソース間即ち基準電圧出力端子（３）に電圧
精度の高い定電圧（基準電圧）を得ることができる。こ
の場合本例に依れば第３図に示す如く電源電圧Ｖｃｃの
変動に係りなく略一定の基準電圧Ｖｏが得られる。
レイン及びゲートの接続点ａにこのソース及びドレイン
間の電位差ＶＴＲを略一定とする抵抗値１００にΩの抵
抗器（５）が接続されているので、このＭＯＳ ＦＥＴ
（４）のソース及びドレイン間の電位差ＶＴＨは電源電
圧Ｖｃｃの変動に係りなく略一定電位差となりこの略一
定電位差ＶＴＲをレベルシフト用のＭＯｉＳ ＦＥＴ（
８１を介して一定電位ＶＴＲシフトし、このシフトした
略一定電位差２ＶＴＨをＭＯＳ ＦＥＴ（６１のゲート
及びソース間に供給するので、このＭＯＳ ＦＥＴ（６
１は定電流源として働き、このＭＯＳ ＦＥＴ＋６＋に
一定電流Ｉｏが流れ、この為ＭＯ８Ｆ’ＥＴ（７）のド
レイン及びソース間即ち基準電圧出力端子（３）に電圧
精度の高い定電圧（基準電圧）を得ることができる。こ
の場合本例に依れば第３図に示す如く電源電圧Ｖｃｃの
変動に係りなく略一定の基準電圧Ｖｏが得られる。
また、本例に依ればＭＯＳ ＦＥＴ＋４）、（６）、（
７）、（８）を使用して構成しているので、基板に流れ
る電流を小さなものとすることができ、本例を例えばＤ
ＦＬＡＭの基体をなす半導体基板に設ける様にしても、
このメモリセルにおいて放電が生ずることがなくメモリ
セルの記憶内容を破壊させることがない利益がある。
７）、（８）を使用して構成しているので、基板に流れ
る電流を小さなものとすることができ、本例を例えばＤ
ＦＬＡＭの基体をなす半導体基板に設ける様にしても、
このメモリセルにおいて放電が生ずることがなくメモリ
セルの記憶内容を破壊させることがない利益がある。
第４図及び第５図は夫々本発明の他の実施例を示す。こ
の第４図及び第５図につき説明するに、この第４図及び
第５図に於いて第１図に対応する部分には同一符号を付
し、その詳細説明は省略する。
の第４図及び第５図につき説明するに、この第４図及び
第５図に於いて第１図に対応する部分には同一符号を付
し、その詳細説明は省略する。
この第４図に於いては第１図に於けるＭＯＳ ＦＥＴ（
４）のしきい値電圧ＶＴＨ４を例えば−１，８ｖとして
ＭＯ８ＦＥＴ＋６１のしきい値電圧ＶＴＨ６例えば−〇
、８ｖよりその絶対値を太きクシ、レベルシフト用のＭ
ＯＳ ＦＥＴ（８）を省略し、ＭＯＳ ＦＥＴ＋４）の
ドレイ／及びゲートの接続点と抵抗器（５１の接続点ａ
を定電流源を構成するＭＯＳＦＥＴ（６）のゲートに直
接接続したものである。
４）のしきい値電圧ＶＴＨ４を例えば−１，８ｖとして
ＭＯ８ＦＥＴ＋６１のしきい値電圧ＶＴＨ６例えば−〇
、８ｖよりその絶対値を太きクシ、レベルシフト用のＭ
ＯＳ ＦＥＴ（８）を省略し、ＭＯＳ ＦＥＴ＋４）の
ドレイ／及びゲートの接続点と抵抗器（５１の接続点ａ
を定電流源を構成するＭＯＳＦＥＴ（６）のゲートに直
接接続したものである。
その他は第１図と同様に構成する。
斯る第４図に於いても第１図と同様の作用効果が得られ
ることは容易に理解できよ５゜また第５図例は第１図例
に於けるＰ型シリコン基板をＮ屋シリコン基板とし、Ｐ
チャンネルＭＯ８Ｆ Ｅ Ｔ （４）、（６）、（８）
を夫々ＮチャンネルＭＯ８ＦＥＴ （４ａ）、（６ａ）
、（８ａ）とし、ＮチャンネルＭＯ８ＦＥＴ （７Ｊを
ＰチャンネルＭＯ８ＦＥＴ （７ａ）とし、電源端子（
２）及び接地を互に逆とし、その他は第１図と同様に構
成したものである。
ることは容易に理解できよ５゜また第５図例は第１図例
に於けるＰ型シリコン基板をＮ屋シリコン基板とし、Ｐ
チャンネルＭＯ８Ｆ Ｅ Ｔ （４）、（６）、（８）
を夫々ＮチャンネルＭＯ８ＦＥＴ （４ａ）、（６ａ）
、（８ａ）とし、ＮチャンネルＭＯ８ＦＥＴ （７Ｊを
ＰチャンネルＭＯ８ＦＥＴ （７ａ）とし、電源端子（
２）及び接地を互に逆とし、その他は第１図と同様に構
成したものである。
斯る第５図に於いても第１図と同様に動作し、この基準
電圧出力端子（３）と電源端子（２）との間に基準電圧
ｖＯが得られることは容易に理解できょう。
電圧出力端子（３）と電源端子（２）との間に基準電圧
ｖＯが得られることは容易に理解できょう。
尚本発明は上述実施例に限ることなく本発明の要旨を逸
脱することなく、その他種々の構成が取り得ることは勿
論である。
脱することなく、その他種々の構成が取り得ることは勿
論である。
本発明に依れば電源電圧■ｃｃにほとんど依存しない電
圧精度が良（動作範囲の広い基準電圧Ｖ。
圧精度が良（動作範囲の広い基準電圧Ｖ。
が得られると共に基板に流れる電流が低減され、本発明
を例えばＤＲＡＭの基準電圧発生回路として同一基板に
設ける様にしてもメモリセルの放電を引き起こさず、メ
モリセルの記憶内容が破壊されることがないものを得る
ことができる利益がある。
を例えばＤＲＡＭの基準電圧発生回路として同一基板に
設ける様にしてもメモリセルの放電を引き起こさず、メ
モリセルの記憶内容が破壊されることがないものを得る
ことができる利益がある。
第１図は本発明基準電圧発生回路の一実施例を示す接続
図、第２図及び第３図は夫々本発明の説明に供する線図
、第４図及び第５図は夫々本発明の他の実施例を示す接
続図、第６図は従来の基準電圧発生回路の例を示す接続
図である。 （２）は電源端子、（３）は基準電圧出力端子、（４）
、（６）、（７）及び（８）は夫々ＭＯ８ＦＥＴ、（５
）及び（９）は夫々抵抗器である。
図、第２図及び第３図は夫々本発明の説明に供する線図
、第４図及び第５図は夫々本発明の他の実施例を示す接
続図、第６図は従来の基準電圧発生回路の例を示す接続
図である。 （２）は電源端子、（３）は基準電圧出力端子、（４）
、（６）、（７）及び（８）は夫々ＭＯ８ＦＥＴ、（５
）及び（９）は夫々抵抗器である。
Claims (1)
- 【特許請求の範囲】 ドレインとゲートとが互に接続された第１の絶縁ゲート
型電界効果トランジスタと、該第１の絶縁ゲート型電界
効果トランジスタのソース及びドレイン間の電位差を略
一定とする上記第１の絶縁ゲート型電界効果トランジス
タのドレイン及びゲートの接続点に接続された抵抗器と
、 上記第１の絶縁ゲート型電界効果トランジスタのソース
及びドレイン間に得られる略一定の電位差に基づいて、
定電流を発生する第２の絶縁ゲート型電界効果トランジ
スタと、該第２の絶縁ゲート型電界効果トランジスタに
接続された負荷とを有し、 上記第２の絶縁ゲート型電界効果トランジスタに得られ
る定電流により上記負荷に定電圧を発生させる様にした
ことを特徴とする基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15211687A JPS63316114A (ja) | 1987-06-18 | 1987-06-18 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15211687A JPS63316114A (ja) | 1987-06-18 | 1987-06-18 | 基準電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63316114A true JPS63316114A (ja) | 1988-12-23 |
Family
ID=15533409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15211687A Pending JPS63316114A (ja) | 1987-06-18 | 1987-06-18 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63316114A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0675648A (ja) * | 1992-03-20 | 1994-03-18 | Samsung Electron Co Ltd | 基準電流発生回路 |
-
1987
- 1987-06-18 JP JP15211687A patent/JPS63316114A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0675648A (ja) * | 1992-03-20 | 1994-03-18 | Samsung Electron Co Ltd | 基準電流発生回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5838188A (en) | Reference voltage generation circuit | |
| US5525897A (en) | Transistor circuit for use in a voltage to current converter circuit | |
| KR0133942B1 (ko) | 반도체 집적 회로장치 | |
| KR920001634B1 (ko) | 중간전위 발생회로 | |
| JP2596697B2 (ja) | Ｃｍｏｓトランジスタ回路を使用する基準電圧発生回路 | |
| JP2509596B2 (ja) | 中間電位生成回路 | |
| US5266887A (en) | Bidirectional voltage to current converter | |
| EP0390859B1 (en) | Low power voltage clamp circuit | |
| KR900004725B1 (ko) | 전원전압 강하회로 | |
| US4943737A (en) | BICMOS regulator which controls MOS transistor current | |
| JPH0578211B2 (ja) | ||
| JP2001035177A5 (ja) | ||
| KR19980018962A (ko) | 낮은 동작전압에서 유효한 전압변환회로를 구비한 반도체 집적회로 | |
| US4307333A (en) | Two way regulating circuit | |
| US4931718A (en) | CMOS voltage reference | |
| US5083079A (en) | Current regulator, threshold voltage generator | |
| KR0126911B1 (ko) | 기준전압 발생회로 및 발생방법 | |
| US6559710B2 (en) | Raised voltage generation circuit | |
| US6353365B1 (en) | Current reference circuit | |
| KR940001556A (ko) | 반도체 집적회로 | |
| JPH0690653B2 (ja) | トランジスタ回路 | |
| JPS63316114A (ja) | 基準電圧発生回路 | |
| JPH07176187A (ja) | 基板電位検知回路 | |
| JPH05507576A (ja) | 低スタンバイ電流中間直流電圧発生器 | |
| JPH05250050A (ja) | 基準電圧発生回路 |