JPH0142142B2 - - Google Patents
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- JPH0142142B2 JPH0142142B2 JP55063061A JP6306180A JPH0142142B2 JP H0142142 B2 JPH0142142 B2 JP H0142142B2 JP 55063061 A JP55063061 A JP 55063061A JP 6306180 A JP6306180 A JP 6306180A JP H0142142 B2 JPH0142142 B2 JP H0142142B2
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- 239000004065 semiconductor Substances 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 5
- 230000003068 static effect Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- AYOOGWWGECJQPI-NSHDSACASA-N n-[(1s)-1-(5-fluoropyrimidin-2-yl)ethyl]-3-(3-propan-2-yloxy-1h-pyrazol-5-yl)imidazo[4,5-b]pyridin-5-amine Chemical compound N1C(OC(C)C)=CC(N2C3=NC(N[C@@H](C)C=4N=CC(F)=CN=4)=CC=C3N=C2)=N1 AYOOGWWGECJQPI-NSHDSACASA-N 0.000 description 1
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- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
この発明はアクテイブモードおよびスタンドバ
イモードで動作するMOS型インバータを含む半
導体集積回路装置に関する。
イモードで動作するMOS型インバータを含む半
導体集積回路装置に関する。
スタテイツク型半導体装置に含まれるＥ／Ｄ型
MOSインバータは、スタンドバイモード時にイ
ンバータのドライバトランジスタの負荷として接
続されてているMOSトランジスタが完全にオフ
とならず、このためにスタンドバイモード時の電
力消費量を低減させる方法が種々提案されてい
る。第１図はこの方法の１つを示し、Ｅ／Ｄ型イ
ンバータを構成する２個のトランジスタＴ１，Ｔ
２のうち、負荷として用いられるＤ型トランジス
タＴ２と電源VDDとの間にＩ型トランジスタＴ３
を接続し、このトランジスタＴ３のゲートにモー
ド切換信号としてチツプイネーブル信号が印
加される。アクテイブモードにおいては、チツプ
イネーブル信号がHIGHとなり、トランジス
タＴ３が導通して負荷トランジスタＴ２とトラン
ジスタＴ３との接続点には電源電圧VDDが現わ
れ、あたかもトランジスタＴ３が存在しないかの
ようになる。スタンドバイモードにおいては、チ
ツプイネーブル信号がLOWとなり、トランジ
スタＴ３がOFFとなつて、電源VDDとトランジス
タＴ１，Ｔ２でなるＥ／Ｄ型インバータとが切り
離され、この結果インバータにおけるスタンドバ
イモードでの電力消費量が著しく低減される。
MOSインバータは、スタンドバイモード時にイ
ンバータのドライバトランジスタの負荷として接
続されてているMOSトランジスタが完全にオフ
とならず、このためにスタンドバイモード時の電
力消費量を低減させる方法が種々提案されてい
る。第１図はこの方法の１つを示し、Ｅ／Ｄ型イ
ンバータを構成する２個のトランジスタＴ１，Ｔ
２のうち、負荷として用いられるＤ型トランジス
タＴ２と電源VDDとの間にＩ型トランジスタＴ３
を接続し、このトランジスタＴ３のゲートにモー
ド切換信号としてチツプイネーブル信号が印
加される。アクテイブモードにおいては、チツプ
イネーブル信号がHIGHとなり、トランジス
タＴ３が導通して負荷トランジスタＴ２とトラン
ジスタＴ３との接続点には電源電圧VDDが現わ
れ、あたかもトランジスタＴ３が存在しないかの
ようになる。スタンドバイモードにおいては、チ
ツプイネーブル信号がLOWとなり、トランジ
スタＴ３がOFFとなつて、電源VDDとトランジス
タＴ１，Ｔ２でなるＥ／Ｄ型インバータとが切り
離され、この結果インバータにおけるスタンドバ
イモードでの電力消費量が著しく低減される。
更に従来のスタテイツク型半導体装置では、高
速動作を実現するために、ｐ−ｎ接合の容量を減
らすために、又は余分な電源の使用を避けるため
に、第２図に示したようなセルフサブバイアス発
生器２−１を用いて、発生されたバツクバイアス
電圧VBBを半導体集積回路装置の基板に印加する
のが通例である。この場合に印加されるバツクバ
イアス電圧VBBは例えば−2.5ボルト程度である。
速動作を実現するために、ｐ−ｎ接合の容量を減
らすために、又は余分な電源の使用を避けるため
に、第２図に示したようなセルフサブバイアス発
生器２−１を用いて、発生されたバツクバイアス
電圧VBBを半導体集積回路装置の基板に印加する
のが通例である。この場合に印加されるバツクバ
イアス電圧VBBは例えば−2.5ボルト程度である。
第１図のインバータと第２図のセルフサブバイ
アス発生器２−１とを組み合せることによつて、
スタンドバイ時におけるインバータでの電力消費
は小さくなつているが、Ｉ型トランジスタＴ３を
流れる電流を完全にカツトすることはできず、こ
のためＣ−MOS回路を用いた場合のスタンドバ
イモードにおける消費電力量に比べるとまだまだ
大きいのが実状である。
アス発生器２−１とを組み合せることによつて、
スタンドバイ時におけるインバータでの電力消費
は小さくなつているが、Ｉ型トランジスタＴ３を
流れる電流を完全にカツトすることはできず、こ
のためＣ−MOS回路を用いた場合のスタンドバ
イモードにおける消費電力量に比べるとまだまだ
大きいのが実状である。
又、半導体装置の性能を決める１つの要素とし
て電力時間遅れ積があり、これを改善するには第
１図に示したインバータのＤ型負荷トランジスタ
Ｔ２をバツクバイアス電圧依存性を持たない抵抗
と置換すればよいが、前述したようにスタンドバ
イモードにおいてＩ型トランジスタＴ３に電流が
流れるために、この抵抗において大きな電力消費
が生じてしまう。
て電力時間遅れ積があり、これを改善するには第
１図に示したインバータのＤ型負荷トランジスタ
Ｔ２をバツクバイアス電圧依存性を持たない抵抗
と置換すればよいが、前述したようにスタンドバ
イモードにおいてＩ型トランジスタＴ３に電流が
流れるために、この抵抗において大きな電力消費
が生じてしまう。
従つてこの発明は、スタテイツク型半導体装置
のスタンドバイモード時における消費電力をＣ−
MOS装置と同等に小さくでき、又電力時間遅れ
積のバツクバイアス電圧依存性も小さくなるよう
に改善した半導体集積回路装置を提供することを
目的とする。
のスタンドバイモード時における消費電力をＣ−
MOS装置と同等に小さくでき、又電力時間遅れ
積のバツクバイアス電圧依存性も小さくなるよう
に改善した半導体集積回路装置を提供することを
目的とする。
以下図面を参照してこの発明の実施例を詳細に
説明する。第３図はこの発明の一実施例のインバ
ータの回路を示し、第４図はこのインバータと組
合せて用いられるセルフサブバイアス発生回路を
示す。
説明する。第３図はこの発明の一実施例のインバ
ータの回路を示し、第４図はこのインバータと組
合せて用いられるセルフサブバイアス発生回路を
示す。
第３図において、インバータのＥ型駆動トラン
ジスタＴ４のベースは入力端３−１に接続され、
電流通路の一端は接地され、他端は負荷抵抗Ｒ１
の一端に接続される。トランジスタＴ４と負荷抵
抗Ｒ１との接続点は出力端３−２に導出される。
負荷抵抗Ｒ１の他端はＩ型トランジスタＴ５の電
流通路の一方に接続され、他方は電源VDDに接続
される。トランジスタＴ５のゲートはモード設定
用チツプイネーブル信号が供給される端子３
−３に接続される。トランジスタＴ４，Ｔ５の基
板はバツクバイアスVBが印加される端子３−４，
３−５に接続される。
ジスタＴ４のベースは入力端３−１に接続され、
電流通路の一端は接地され、他端は負荷抵抗Ｒ１
の一端に接続される。トランジスタＴ４と負荷抵
抗Ｒ１との接続点は出力端３−２に導出される。
負荷抵抗Ｒ１の他端はＩ型トランジスタＴ５の電
流通路の一方に接続され、他方は電源VDDに接続
される。トランジスタＴ５のゲートはモード設定
用チツプイネーブル信号が供給される端子３
−３に接続される。トランジスタＴ４，Ｔ５の基
板はバツクバイアスVBが印加される端子３−４，
３−５に接続される。
第３図に示したインバータにおいて、アクテイ
ブモード時にはチツプイネーブル信号が
HIGHとなつて、Ｉ型トランジスタＴ５はON状
態となる。このとき、端子３−３にはHIGH入力
の５ボルトが印加され、バイアス端子３−４，３
−５には、後述するように、第４図に示したセル
フサブバイアス発生装置からの−2.5ボルトのセ
ルフサブバイアス電圧VBが印加されている。こ
の状態ではＩ型トランジスタＴ５の電流通路は充
分に電流を流すことができるから、出力端３−２
には略電源VDDの電圧、５ボルトが現われる。
ブモード時にはチツプイネーブル信号が
HIGHとなつて、Ｉ型トランジスタＴ５はON状
態となる。このとき、端子３−３にはHIGH入力
の５ボルトが印加され、バイアス端子３−４，３
−５には、後述するように、第４図に示したセル
フサブバイアス発生装置からの−2.5ボルトのセ
ルフサブバイアス電圧VBが印加されている。こ
の状態ではＩ型トランジスタＴ５の電流通路は充
分に電流を流すことができるから、出力端３−２
には略電源VDDの電圧、５ボルトが現われる。
一方、スタンドバイモード時には、セルフサブ
バイアス電圧VBは−５ボルト以下、例えば−６
ボルトとなり、チツプイネーブル信号は０ボ
ルト（LOW）となる。この結果、バイアス電圧
VBが−2.5ボルトのときにはＩ型トランジスタと
して動作していたものが、−６ボルトではＥ型ト
ランジスタとして動作するようになり、ここを流
れる電流は略完全にカツトされる。
バイアス電圧VBは−５ボルト以下、例えば−６
ボルトとなり、チツプイネーブル信号は０ボ
ルト（LOW）となる。この結果、バイアス電圧
VBが−2.5ボルトのときにはＩ型トランジスタと
して動作していたものが、−６ボルトではＥ型ト
ランジスタとして動作するようになり、ここを流
れる電流は略完全にカツトされる。
又、インバータの負荷として挿入された抵抗Ｒ
１は、セルフサブバイアス電圧VBが−2.5ボルト
から−６ボルトに変つても、又は−６ボルトから
−2.5ボルトに変つても常に変らない電流供給能
力を持つ。従つて従来のＤ型MOSトランジスタ
Ｔ２を用いた場合はこれがバツクバイアス電圧依
存性を持つていたのに比較して、電力時間遅れ積
の性能が良くなる。
１は、セルフサブバイアス電圧VBが−2.5ボルト
から−６ボルトに変つても、又は−６ボルトから
−2.5ボルトに変つても常に変らない電流供給能
力を持つ。従つて従来のＤ型MOSトランジスタ
Ｔ２を用いた場合はこれがバツクバイアス電圧依
存性を持つていたのに比較して、電力時間遅れ積
の性能が良くなる。
ここで、第４図を参照してセルフサブバイアス
電圧発生装置を説明する。これは、チツプイネー
ブル信号が供給される入力端子４−１を有し、
この入力端子４−１は、第１のセルフサブバイア
ス電圧発生器４−２の入力端およびインバータ４
−３を介して第２のセルフサブバイアス電圧発生
器４−４の入力端に接続される。発生器４−２，
４−４の出力は出力端４−５に共通に導出され
る。発生器４−２，４−４の通源端子は電源VDD
に夫々接続される。
電圧発生装置を説明する。これは、チツプイネー
ブル信号が供給される入力端子４−１を有し、
この入力端子４−１は、第１のセルフサブバイア
ス電圧発生器４−２の入力端およびインバータ４
−３を介して第２のセルフサブバイアス電圧発生
器４−４の入力端に接続される。発生器４−２，
４−４の出力は出力端４−５に共通に導出され
る。発生器４−２，４−４の通源端子は電源VDD
に夫々接続される。
入力端子４−１に供給されるチツプイネーブル
信号がHIGH、例えば５ボルトのときはアク
テイブモードであり、セルフサブバイアス発生器
４−２のみが動作して、出力端４−５にセルフサ
ブバイアス電圧VB＝−2.5ボルトを送出する。こ
の−2.5ボルトのバイアス電圧は第３図のインバ
ータのバイアス端３−４，３−５に印加される。
これによるインバータの動作はすでに述べた通り
である。
信号がHIGH、例えば５ボルトのときはアク
テイブモードであり、セルフサブバイアス発生器
４−２のみが動作して、出力端４−５にセルフサ
ブバイアス電圧VB＝−2.5ボルトを送出する。こ
の−2.5ボルトのバイアス電圧は第３図のインバ
ータのバイアス端３−４，３−５に印加される。
これによるインバータの動作はすでに述べた通り
である。
次に、スタンドバイモードにおいてチツプイネ
ーブル信号が０ボルト（LOW）になると、こ
のLOW信号がインバータ４−３で反転されて
HIGHとなり、この結果、第２のセルフサブバイ
アス発生器４−４のみが動作するようになる。こ
の結果、出力端には例えば−６ボルトのバイアス
電圧が現われ、これが第３図のバイアス端３−
４，３−５に印加される。
ーブル信号が０ボルト（LOW）になると、こ
のLOW信号がインバータ４−３で反転されて
HIGHとなり、この結果、第２のセルフサブバイ
アス発生器４−４のみが動作するようになる。こ
の結果、出力端には例えば−６ボルトのバイアス
電圧が現われ、これが第３図のバイアス端３−
４，３−５に印加される。
ところで、第３図に示したモード切り換え用の
トランジスタＴ５は、上述したように、アクテイ
ブモードではＩ型、スタンドバイモードでは完全
なＥ型として働くことが望ましく、第５図に示し
たようなしきい値電圧VTH対バツクバイアス電圧
VB特性を持つていることが望ましい。即ち、第
５図から明らかなように、バツクバイアスVBが
−５ボルトより小さくなると急激に強いＥ型特性
を示すことが望ましい。従つて、第６図に示すよ
うに、MOSトランジスタＴ５のゲートから基板
の深さ方向に広がる空乏層の伸びるのにつれて、
VB＝−５ボルトのバツクバイアス印加時におい
て、VB＝−2.5ボルトのバツクバイアス印加時よ
り基板の不純物濃度が高いことが望ましい。
トランジスタＴ５は、上述したように、アクテイ
ブモードではＩ型、スタンドバイモードでは完全
なＥ型として働くことが望ましく、第５図に示し
たようなしきい値電圧VTH対バツクバイアス電圧
VB特性を持つていることが望ましい。即ち、第
５図から明らかなように、バツクバイアスVBが
−５ボルトより小さくなると急激に強いＥ型特性
を示すことが望ましい。従つて、第６図に示すよ
うに、MOSトランジスタＴ５のゲートから基板
の深さ方向に広がる空乏層の伸びるのにつれて、
VB＝−５ボルトのバツクバイアス印加時におい
て、VB＝−2.5ボルトのバツクバイアス印加時よ
り基板の不純物濃度が高いことが望ましい。
尚、第４図においてセルフサブバイアス発生器
４−４は他の発生器４−２に比較してチヤージポ
ンプ能力はずつと小さくてよく、従つて電力をほ
とんど消費せずにバツクバイアスを第３図のイン
バータに印加するようになつている。
４−４は他の発生器４−２に比較してチヤージポ
ンプ能力はずつと小さくてよく、従つて電力をほ
とんど消費せずにバツクバイアスを第３図のイン
バータに印加するようになつている。
第３図はこの発明をインバータに適用した実施
例を示しているが、他の回路、例えばフリツプフ
ロツプに適用することもできる。第７図はフリツ
プフロツプをメモリセルとして用いる場合の実施
例を示し、１対のＥ型駆動用MOSトランジスタ
Ｔ６，Ｔ７の電流通路の一端は共通に接地され、
他端は夫々負荷抵抗Ｒ２，Ｒ３の一端に接続され
る。トランジスタＴ６，Ｔ７のゲートは互いに他
の電流路の抵抗Ｒ３，Ｒ２との接続点に交差して
接続される。抵抗Ｒ２，Ｒ３の他端は共通に電源
VDDに接続される。
例を示しているが、他の回路、例えばフリツプフ
ロツプに適用することもできる。第７図はフリツ
プフロツプをメモリセルとして用いる場合の実施
例を示し、１対のＥ型駆動用MOSトランジスタ
Ｔ６，Ｔ７の電流通路の一端は共通に接地され、
他端は夫々負荷抵抗Ｒ２，Ｒ３の一端に接続され
る。トランジスタＴ６，Ｔ７のゲートは互いに他
の電流路の抵抗Ｒ３，Ｒ２との接続点に交差して
接続される。抵抗Ｒ２，Ｒ３の他端は共通に電源
VDDに接続される。
この実施例の場合、メモリセルの負荷として抵
抗Ｒ２，Ｒ３が用いられているため、バツクバイ
アス電圧VB＝−2.5ボルトからVB＝−５ボルトと
変化しても、ここを流れる電流量は変らず、電源
電圧の変動、周囲温度の変化、およびα線照射等
の外的要因に対して影響を受けず、安定な記憶状
態を保つスタテイツクメモリセルを実現できる。
抗Ｒ２，Ｒ３が用いられているため、バツクバイ
アス電圧VB＝−2.5ボルトからVB＝−５ボルトと
変化しても、ここを流れる電流量は変らず、電源
電圧の変動、周囲温度の変化、およびα線照射等
の外的要因に対して影響を受けず、安定な記憶状
態を保つスタテイツクメモリセルを実現できる。
第１図は従来のＥ／Ｄ型インバータの一例を示
す回路図、第２図は第１図のインバータへバツク
バイアス電圧を供給するためのセルフサブバイア
ス発生器を示すブロツク図、第３図はこの発明の
一実施例のインバータを示す回路図、第４図は第
３図に示したインバータにバツクバイアス電圧を
供給するためのセルフサブバイアス発生装置を示
すブロツク図、第５図は第３図に示したモード切
り換え用トランジスタのしきい値電圧VTHとバツ
クバイアスVBとの間の関係を示すグラフ、第６
図は同じモード切り換え用トランジスタが形成さ
れている基板の不純物濃度と表面からの深さとの
関係をバツクバイアスによる空乏層の伸びをパラ
メータとして示したグラフ、第７図はこの発明を
メモリセルに適用した実施例を示す回路図であ
る。 Ｔ４……駆動トランジスタ、Ｔ５……モード切
り換え用トランジスタ、３−１……入力端、３−
２……出力端、３−３……モード設定入力端、３
−４，３−５……バツクバイアス入力端、VDD…
…電源、４−１……入力端、４−２……第１セル
フサブバイアス発生器、４−３……インバータ、
４−４……セルフサブバイアス発生器、４−５…
…出力端。
す回路図、第２図は第１図のインバータへバツク
バイアス電圧を供給するためのセルフサブバイア
ス発生器を示すブロツク図、第３図はこの発明の
一実施例のインバータを示す回路図、第４図は第
３図に示したインバータにバツクバイアス電圧を
供給するためのセルフサブバイアス発生装置を示
すブロツク図、第５図は第３図に示したモード切
り換え用トランジスタのしきい値電圧VTHとバツ
クバイアスVBとの間の関係を示すグラフ、第６
図は同じモード切り換え用トランジスタが形成さ
れている基板の不純物濃度と表面からの深さとの
関係をバツクバイアスによる空乏層の伸びをパラ
メータとして示したグラフ、第７図はこの発明を
メモリセルに適用した実施例を示す回路図であ
る。 Ｔ４……駆動トランジスタ、Ｔ５……モード切
り換え用トランジスタ、３−１……入力端、３−
２……出力端、３−３……モード設定入力端、３
−４，３−５……バツクバイアス入力端、VDD…
…電源、４−１……入力端、４−２……第１セル
フサブバイアス発生器、４−３……インバータ、
４−４……セルフサブバイアス発生器、４−５…
…出力端。
Claims (1)
- １ アクテイブモードにおいて第１のセルフサブ
バイアス電圧を発生し、スタンドバイモードにお
いて第２のセルフサブバイアス電圧を発生するバ
イアス電圧発生装置と、前記第１、第２のセルフ
サブバイアス電圧が印加されるバイアス端子を持
ち、少なくとも抵抗が負荷として接続された
MOS型インバータを含むことを特徴とする半導
体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6306180A JPS56160060A (en) | 1980-05-13 | 1980-05-13 | Semiconductor integrated circuit device |
| US06/260,994 US4460835A (en) | 1980-05-13 | 1981-05-06 | Semiconductor integrated circuit device with low power consumption in a standby mode using an on-chip substrate bias generator |
| EP81103606A EP0039946B1 (en) | 1980-05-13 | 1981-05-11 | Semiconductor integrated circuit device |
| DE8181103606T DE3162416D1 (en) | 1980-05-13 | 1981-05-11 | Semiconductor integrated circuit device |
| CA000377457A CA1185665A (en) | 1980-05-13 | 1981-05-13 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6306180A JPS56160060A (en) | 1980-05-13 | 1980-05-13 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56160060A JPS56160060A (en) | 1981-12-09 |
| JPH0142142B2 true JPH0142142B2 (ja) | 1989-09-11 |
Family
ID=13218442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6306180A Granted JPS56160060A (en) | 1980-05-13 | 1980-05-13 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56160060A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5768062A (en) * | 1980-10-15 | 1982-04-26 | Toshiba Corp | Semiconductor integrated circuit device |
-
1980
- 1980-05-13 JP JP6306180A patent/JPS56160060A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56160060A (en) | 1981-12-09 |
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