JP2004207684A - 双方向フォトサイリスタチップ、光点弧カプラ、および、ソリッドステートリレー - Google Patents

双方向フォトサイリスタチップ、光点弧カプラ、および、ソリッドステートリレー Download PDF

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Abstract

【課題】 １チップで光点弧して負荷を制御する機能を有すると共にＳＳＲのメインサイリスタを省略可能にする。
【解決手段】 Ｎ型シリコン基板４１の幅１杯にチャネル分離領域４２を形成し、左側部分４０aと右側部分４０bとに、アノード拡散領域４３とＰゲート拡散領域４４とカソード拡散領域４５とがチャネル分離領域４２に平行にＮ型シリコン基板４１の略幅１杯に形成して成るフォトサイリスタを形成し、逆並列に配線する。こうして、チャネル分離領域４２によって、転流時における残存正孔のチャネル間移動を制限し、転流失敗を抑制して転流特性を改善する。また、チップがチャネル分離領域４２で分割されているにも拘わらず０.２Ａ程度の負荷電流を制御可能な大きな動作電流を得る。すなわち、本双方向フォトサイリスタチップを用いれば、メインサイリスタを省略して安価なＳＳＲを実現できる。
【選択図】図１

Description

この発明は、双方向フォトサイリスタチップ、それを用いた点弧型カプラ、および、点弧型カプラを用いたソリッドステートリレー(以下、ＳＳＲと略称する)に関する。
従来より、交流で使用するＳＳＲとして、図２１に示すような回路構成を有するものがある。このＳＳＲ８は、ＬＥＤ(発光ダイオード)等の発光素子１と点弧用の双方向フォトサイリスタ２とから成る光点弧カプラ３と、負荷を実制御するための双方向サイリスタ(以下、メインサイリスタと言う場合もある)４と、抵抗器５や容量６等で成るスナバ回路７とで構成されている。
また、上記ＳＳＲ８を構成する光点弧カプラ３の等価回路図は、図２２に示す通りである。双方向フォトサイリスタ２は、ＣＨ(チャネル)1のフォトサイリスタ９とＣＨ2のフォトサイリスタ１０とで構成されている。そして、ＣＨ1のフォトサイリスタ９は、ＰＮＰトランジスタＱ1のベースをＮＰＮトランジスタＱ2のコレクタに接続する一方、ＰＮＰトランジスタＱ1のコレクタをＮＰＮトランジスタＱ2のベースに接続して構成されている。同様に、ＣＨ2のフォトサイリスタ１０は、ＰＮＰトランジスタＱ3のベースをＮＰＮトランジスタＱ4のコレクタに接続する一方、ＰＮＰトランジスタＱ3のコレクタをＮＰＮトランジスタＱ4のベースに接続して構成されている。
さらに、上記ＣＨ1側においては、ＰＮＰトランジスタＱ1のエミッタが直接電極Ｔ1に接続されている。一方、ＮＰＮトランジスタＱ2のエミッタは直接に、ベースはゲート抵抗１１を介して、電極Ｔ2に接続されている。同様に、ＣＨ2側においては、ＰＮＰトランジスタＱ3のエミッタが直接電極Ｔ2に接続されている。一方、ＮＰＮトランジスタＱ4のエミッタは直接に、ベースはゲート抵抗１２を介して、電極Ｔ1に接続されている。
図２３は、図２２における双方向フォトサイリスタ２の概略パターンレイアウトである。また、図２４は図２３におけるＡ‐Ａ'矢視断面概略図である。尚、図２４(a)は光オン時の状態を示し、図２４(b)は光オフ時の電圧反転時(転流時)の状態を示す。この双方向フォトサイリスタ２は、Ｎ型シリコン基板２１の表面側に、２つのアノード拡散領域(Ｐ型)２２と、このアノード拡散領域２２に対向する２つのＰゲート拡散領域(Ｐ型)２３とを、夫々図において左右反対の状態で備えている。そして、上記各Ｐゲート拡散領域２３内におけるアノード拡散領域２２とは反対側に、カソード拡散領域(Ｎ型)２４が設けられている。こうして、図中右側のアノード拡散領域２２から左側のカソード拡散領域２４に向かって、図２２におけるＣＨ1のフォトサイリスタ９を構成するＰＮＰＮ部が形成されている。また、図中左側のアノード拡散領域２２から右側のカソード拡散領域２４に向かって、ＣＨ2のフォトサイリスタ１０を構成するＰＮＰＮ部が形成されている。
すなわち、上記右側のアノード拡散領域２２とＮ型シリコン基板２１と左側のＰゲート拡散領域２３とで上記ＣＨ1のＰＮＰトランジスタＱ1を構成し、左側のカソード拡散領域２４およびＰゲート拡散領域２３とＮ型シリコン基板２１とでＣＨ1のＮＰＮトランジスタＱ2を構成している。一方、左側のアノード拡散領域２２とＮ型シリコン基板２１と右側のＰゲート拡散領域２３とでＣＨ2のＰＮＰトランジスタＱ3を構成し、右側のカソード拡散領域２４およびＰゲート拡散領域２３とＮ型シリコン基板２１とでＣＨ2のＮＰＮトランジスタＱ4を構成しているのである。尚、右側のアノード拡散領域２２と電極Ｔ1とはＡuワイヤ２５aで接続される一方、カソード拡散領域２４と電極Ｔ1とは右側のＡl電極２６を介してチップ内で接続されている。また、左側のアノード拡散領域２２と電極Ｔ2とはＡuワイヤ２５bで接続される一方、カソード拡散領域２４と電極Ｔ2とは左側のＡl電極２６を介してチップ内で接続されている。
上記構成を有する光点弧カプラ３は以下のように動作する。すなわち、図２２〜図２４(a)において、電極Ｔ1‐電極Ｔ2間に素子のオン電圧(約１.５Ｖ)よりも高い電圧の電源電圧がバイアスされている条件下で、先ず、電極Ｔ1側が電極Ｔ2側よりも正電位にある場合は、ＬＥＤ１からの光信号を双方向フォトサイリスタ２が受光すると、ＣＨ1側のＮＰＮトランジスタＱ2がオン状態となる。そうすると、ＣＨ1側のＰＮＰトランジスタＱ1のベース電流が引き出されることになり、このＰＮＰトランジスタＱ1がオンする。続いて、ＰＮＰトランジスタＱ1のコレクタ電流によってＣＨ1側のＮＰＮトランジスタＱ2にベース電流が供給され、正帰還によってＣＨ1側のＰＮＰＮ部がオンして、電極Ｔ1から電極Ｔ2へ交流回路の負荷に応じたオン電流が流れる。その場合、ＣＨ2側では、バイアス印加の向きが逆であるからＰＮＰＮ部の正帰還が起こらず、１次光電流のみが流れる。
一方、上記電極Ｔ2側が電極Ｔ1側よりも正電位にある場合は、ＣＨ2側のＰＮＰＮ部が、上述の場合と全く同様に正帰還動作してオンし、ＣＨ1側では１次光電流のみが流れる。
こうして、上記ＣＨ1側のＰＮＰＮ部またはＣＨ2側のＰＮＰＮ部がオン動作すると、この電流がメインサイリスタ４のゲートに流れ込み、メインサイリスタ４をオンさせるのである。尚、上述したような光点弧カプラに用いられる双方向フォトサイリスタに関する先行技術文献としては、例えば、特許文献１等がある。
ところで、図２１に示す上記ＳＳＲ８の回路構成において、実際に負荷電流を制御するのはメインサイリスタ４であり、双方向フォトサイリスタ２は、メインサイリスタ４を光で点弧するために用いられるのである。そして、上記回路構成を有するＳＳＲ８は、電気的に絶縁されている特徴を有している。
一般的なＳＳＲデバイス設計においては、上記点弧用の双方向フォトサイリスタ２は、ＬＥＤ１からの光を受光し、その時発生する約１０μＡ程度の光励起電流によって動作するようにする。一方、メインサイリスタ４は、双方向フォトサイリスタ２の動作電流である２０mＡ程度のゲートトリガ電流で動作する。したがって、ＬＥＤ１の光励起電流では、メインサイリスタ４は到底オンできないのである。
ところで、上述したような、１チップ内に双方向のチャネルＣＨ1,ＣＨ2を有して交流回路のスイッチとして用いられる素子の場合には、転流特性(後で詳述する)が重要な評価基準となっている。この転流特性によって、メインサイリスタ４は、制御したい電流値以上の実力がないと負荷を制御(オフ動作)できなくなって、誤動作に至ってしまう。同様に、双方向フォトサイリスタ２も、メインサイリスタ４のトリガ電流以上の実力がないと、上記転流特性によって誤動作することになり、その値はおよそ５０mＡ程度である。
また、上記転流特性を改善した１チップ内に双方向のチャネルＣＨ1,ＣＨ2を有する交流回路のスイッチとしては、図２５に示すような光ＰＮＰＮスイッチがある(例えば、特許文献２参照)。この光ＰＮＰＮスイッチにおいては、Ｎ型シリコン基板３１の表面側に、アノード拡散領域(Ｐ型)３２とこのアノード拡散領域３２に対向するＰゲート拡散領域(Ｐ型)３３とを、図２５中の上側部分３０aと下側部分３０bとに左右反対の状態で設けている。両Ｐゲート拡散領域３３,３３内にはカソード拡散領域(Ｎ型)３４,３４が設けられている。これによって、チップの上側部分３０aと下側部分３０bとの夫々に、アノード拡散領域３２からカソード拡散領域３４に向かってＰＮＰＮ部が構成される。
チップの上記上側部分３０aと下側部分３０bとは、Ｎ型シリコン基板３１の表面から基板内に止まる深さＤを持つ切り込み溝３５によって仕切られている。そして、上側部分３０aにおいて右側のアノード３２からカソード３４へ電流が流れる経路をＣＨ1とし、下側部分３０bにおいて左側のアノード３２からカソード３４へ電流が流れる経路をＣＨ2とする。
また、チップの上記両部分３０a,３０bに、ＣＨ1,ＣＨ2の光感度を向上させるためのフォトトランジスタＱ5,Ｑ5が設けられている。各フォトトランジスタＱ5は、Ｐゲート拡散距離３３に関してアノード拡散領域３２とは反対の側に設けられたベース拡散領域(Ｐ型)３６と、このベース拡散領域３６内に形成されたエミッタ拡散領域(Ｎ型)３７と、コレクタとして働くＮ型シリコン基板３１とで構成されている。各フォトトランジスタＱ5のベース拡散領域３６とエミッタ拡散領域３７との間にはベース抵抗(図示せず)が存在する。
また、チップの上記上側部分３０aと下側部分３０bとの夫々におけるＰＮＰＮ部のＰゲート拡散領域３３と、フォトトランジスタＱ5のベース拡散領域３６との間にゲート抵抗(Ｐ型)３８が形成されている。そして、上側部分３０aのアノード拡散領域３２と下側部分３０bのベース拡散領域３６とをリードフレームＴ1に接続する一方、上側部分３０aのベース拡散領域３６と下側部分３０bのアノード３２とをリードフレームＴ2に接続する。こうして、上側部分３０aと下側部分３０bとに設けたＰＮＰＮ部を逆並列に接続することによって、１チップで交流のスイッチングを行うのである。
上記構成を有する光ＰＮＰＮスイッチは、以下のように動作する。すなわち、端子Ｔ1,Ｔ2に交流電圧が印加される。その場合、端子Ｔ1側が端子Ｔ2側よりも正電位(約１.５Ｖ以上)であるとする。この状態で、チップ表面に光が入射されると、先ず、フォトトランジスタＱ5のベース拡散領域３６に発生する光電流の寄与によって上側部分３０aのフォトトランジスタＱ5がオン状態となる。そうすると、上側部分３０aのアノード拡散領域３２とＮ型シリコン基板３１とＰゲート拡散領域３３とで構成されるＰＮＰトランジスタのベース電流を引き出すことになり、このＰＮＰトランジスタがオンする。続いて、このＰＮＰトランジスタのコレクタ電流によって、上側部分３０aのＮ型シリコン基板３１とＰゲート拡散領域３３とカソード拡散領域３４とで構成されるＮＰＮトランジスタにベース電流が供給され、このＮＰＮトランジスタがオンする。そうすると、上記ＰＮＰトランジスタにベース電流が供給され、正帰還によってＣＨ1側のＰＮＰＮ部がオンして、端子Ｔ1から端子Ｔ2へ交流回路の負荷に応じたオン電流が流れる。
この場合、上記ＣＨ2側では、バイアス印加の向きが逆であるからＰＮＰＮ部の正帰還が起こらず、１次光電流のみが流れる。
一方、端子Ｔ2側が端子Ｔ1側よりも正電位にある場合には、ＣＨ2側のＰＮＰＮ部が全く同様に正帰還動作してオンし、ＣＨ1側では１次光電流のみが流れるのである。
その際に、上記Ｎ型シリコン基板３１における上側部分３０aのＰＮＰＮ部と下側部分３０bのＰＮＰＮ部との間に切り込み溝３５が形成されている。したがって、この切り込み溝３５によって、Ｎ型シリコン基板３１内の少数キャリアである正孔の移動が制限される。また、切り込み溝３５の側面は正孔をトラップして消滅させる効果も奏する。したがって、例えば上記ＣＨ1のＰＮＰＮ部がオフ（以下、単に「ＣＨ1がオフ」と言う：「オン」の場合やＣＨ2の場合も同様)した場合に、ＣＨ1側のＮ型シリコン基板３１中に残存している正孔がＣＨ2側へ移動し難くなる。したがって、ＣＨ2側へ移動した正孔によってＣＨ2側の正帰還作用が促されて、ＣＨ2がオンするという誤動作(転流失敗)が抑制され、転流特性が改善されるのである。
近年、電子業界を取り巻く経済環境は益々厳しくなってきており、電子機器のコストの削減や軽便性の向上が益々強く望まれるようになってきている。このような要求に対応するために、図２１に示すような構成を有する従来のＳＳＲにおいて、例えば、部品点数を削減するため、メインサイリスタ４を省略して図６に示すような回路構成のＳＳＲを作製し、双方向フォトサイリスタのみでダイレクトに負荷を制御する試みがなされている。
その場合、上記双方向フォトサイリスタ２として、図２３に示すような双方向フォトサイリスタや図２５に示すような交流回路のスイッチを用いている場合には、以下のような問題が生ずるのである。
先ず、図２３に示す双方向フォトサイリスタを用いた場合には、この双方向フォトサイリスタの転流特性が最も問題となる。この転流特性は重要な設計パラメ−タであり、制御できる負荷電流はこの転流特性で決まるのである。
ここで、上記転流特性について説明する。転流特性とは、正常動作の場合においては、図２４(a)に示すように、ＣＨ1がオンしている交流の半サイクル期間中に光入射が無くなった場合は、この半サイクル期間中は上記ＰＮＰＮ部の電流保持特性によってオン状態が継続する。そして、図２４(b)に示すごとく、次の半サイクルに移行すると、光入射が無い限りＣＨ2はオンしない。しかしながら、スイッチングする交流回路にＬ負荷が存在する場合には、電極Ｔ1‐電極Ｔ2間に印加される交流電圧の位相よりもオン電圧の位相が遅れるために、ＣＨ1がオフする時点においては既に電極Ｔ1‐電極Ｔ2間には逆位相の交流電圧が印加されている。したがって、ＣＨ1がオフした時点でＣＨ2側に急峻な立ち上がりを示す逆位相の電圧が印加されることになる。
そのために、上記双方向フォトサイリスタ２のＮ型シリコン基板２１中に残存している正孔２７が、消滅する前に矢印(Ａ)に示すように右側のＰゲート拡散領域２３へ移動して、光入射が無いにも拘わらず上記ＣＨ2側のＰＮＰトランジスタをオンすると共にＣＨ2側の正帰還作用を促して、ＣＨ2がオンするという誤動作(転流失敗)を招くのである。
つまり、上記「転流特性」とは、上述したような転流失敗を起こさずに制御可能な最大の動作電流値Icomを表す特性なのである。
ところで、図２１に示すような構成を有する従来のＳＳＲにおいて、メインサイリスタ４を省略して双方向フォトサイリスタ２のみでダイレクトに負荷を制御する場合には、双方向フォトサイリスタ２の能力としては０.２Ａ程度の負荷電流に耐え得るだけの能力が必要である。ところが、その場合に双方向フォトサイリスタ２に要求される転流特性Icomは約２００mＡrms以上であり、通常この１/５程度の転流特性Icomを呈する図２３に示す双方向フォトサイリスタ２では上記転流失敗による誤動作が生ずるため、メインサイリスタ４を省略することができないという問題がある。
次に、図２５に示すような交流回路のスイッチを用いた場合には、Ｎ型シリコン基板３１の表面に切り込み溝３５を形成し、Ｎ型シリコン基板３１をＣＨ1とＣＨ2とに仕切っている。そして、各ＣＨ領域においては、アノード拡散領域３２と、このアノード拡散領域３２に対向するＰゲート拡散領域３３と、このＰゲート拡散領域３３内に設けられたカソード拡散領域３４とを、切り込み溝３５の形成方向に対して垂直方向に形成している。したがって、各ＣＨ領域において互いに対向して動作電流が流れるアノード拡散領域３２とカソード拡散領域３４との対向している長さは短くなっている。そのために、１５０mＡ〜２００mＡ程度の動作電流は流すことは可能であるが、対向している長さが短いためにオン電圧ＶＴが高くなってディバイスの発熱が大きくなる。仮に、アノード拡散領域とカソード拡散領域とを横長に形成しても光感度的に効率が悪い。したがって、メインサイリスタを省略してダイレクトに負荷を制御する実力は無いのである。
特開平１０‐２４２４４９号公報 特開平８‐９７４０３号公報
そこで、この発明の課題は、１チップで光点弧して負荷を制御する機能を有すると共にＳＳＲのメインサイリスタを省略可能にする双方向フォトサイリスタチップ、この双方向フォトサイリスタチップを用いた光点弧カプラ、および、この光点弧カプラを用いたＳＳＲを提供することにある。
上記課題を解決するため、この発明の双方向フォトサイリスタチップは、１つの半導体チップの表面に略全幅に亙って形成されたチャネル分離領域によって、上記半導体チップの表面に互いに離間して形成された第１フォトサイリスタ部のチャネルと第２フォトサイリスタ部のチャネルとが分離されている。また、上記チャネル分離領域の延在方向は、上記第１フォトサイリスタ部のチャネルおよび第２フォトサイリスタ部のチャネルの方向と交差する方向になっている。
上記構成によれば、上記チャネル分離領域によって、転流時において、上記半導体チップを構成する基板内の少数キャリアの上記チャネル間の移動が制限される。したがって、例えば上記第１フォトサイリスタ部のチャネルがオフした場合に、上記第１フォトサイリスタ部側の基板中に残存しているキャリアが上記第２フォトサイリスタ部側へ移動し難くなる。その結果、上記第２フォトサイリスタ部側の正帰還作用によって上記第２フォトサイリスタ部のチャネルがオンするという誤動作が抑制されて、転流特性が改善される。
その際に、上記チャネル分離領域の延在方向は各フォトサイリスタ部のチャネルと交差する方向になっているため、各フォトサイリスタ部のアノード拡散領域とカソード拡散領域とを、上記チャネル分離領域に沿って上記半導体チップの略全幅に亙って形成することが可能になる。したがって、上記半導体チップが上記チャネル分離領域によって２分割されているにも拘わらず負荷電流を制御可能な大きな動作電流が得られる。
すなわち、本双方向フォトサイリスタチップを上記ＳＳＲの光点弧カプラとして用いることによってメインサイリスタを省略することが可能になり、部品点数が削減された安価なＳＳＲを実現することが可能になる。
また、この発明の双方向フォトサイリスタチップは、上記各フォトサイリスタ部は、第１の導電型を有する第１拡散層と第２の導電型を有する第２拡散層とを含んで成ると共に、上記チャネル分離領域を挟んで上記各拡散層を上記チャネル分離領域に並行にして配列されている。
上記構成によれば、上記チャネル分離領域によって、転流時において、上記半導体チップを構成する基板内の少数キャリアの上記チャネル間の移動が制限されて、転流特性が改善される。その際に、上記各フォトサイリスタ部の上記第１拡散層と第２拡散層とを、上記チャネル分離領域に沿って上記半導体チップの略全幅に亙って形成することが可能になる。したがって、上記半導体チップが上記チャネル分離領域によって２分割されているにも拘わらず負荷電流を制御可能な大きな動作電流が得られる。
すなわち、本双方向フォトサイリスタチップを上記ＳＳＲの光点弧カプラとして用いることによってメインサイリスタを省略することが可能になり、部品点数が削減された安価なＳＳＲを実現することが可能になる。
また、この発明の第１拡散層と第２拡散層とを有する双方向フォトサイリスタチップは、上記第１フォトサイリスタ部の第１拡散層と第２フォトサイリスタ部の第２拡散層とが電気的に接続される一方、上記第１フォトサイリスタ部の第２拡散層と上記第２フォトサイリスタ部の第１拡散層とが電気的に接続されている。
上記構成によれば、上記チャネル分離領域によって、転流時において、上記半導体チップを構成する基板内の少数キャリアの上記チャネル間の移動が制限されて、転流特性が改善される。その際に、上記各フォトサイリスタ部における各拡散層を、上記チャネル分離領域に沿って上記半導体チップの略全幅に亙って形成することが可能になる。したがって、上記半導体チップが上記チャネル分離領域によって２分割されているにも拘わらず負荷電流を制御可能な大きな動作電流が得られる。
すなわち、本双方向フォトサイリスタチップを上記ＳＳＲの光点弧カプラとして用いることによってメインサイリスタを省略することが可能になり、部品点数が削減された安価なＳＳＲを実現することが可能になる。
また、１実施例の双方向フォトサイリスタチップでは、上記チャネル分離領域を、上記半導体チップの表面に形成されたダイシング溝で構成している。
この場合には、上記チャネル分離領域が簡単に形成されると共に、ダイシング面で少数キャリアがトラップされ易いという副次的効果も得られるため、上記ダイシング溝によって、転流時における上記少数キャリアのチャネル間の移動が確実に阻止される。
また、１実施例の双方向フォトサイリスタチップでは、上記半導体チップをＮ型シリコン基板で構成すると共に、上記チャネル分離領域を、上記Ｎ型シリコン基板の表面に形成されたリンがドープされた酸素ドープ半絶縁多結晶シリコン膜を含んで構成している。
上記酸素ドープ半絶縁多結晶シリコン膜にリンがドープされると酸素ドープ半絶縁多結晶シリコン膜内の準位が増大し、その結果シリコン界面準位(Ｑss)が増大する。そのため、この場合には、上記Ｎ型シリコン基板内の少数キャリアである正孔が上記チャネル分離領域において消滅されて、上記正孔のライフタイムの低減が促進される。こうして、転流時における上記正孔のチャネル間の移動が上記チャネル分離領域によって阻止される。
また、１実施例の双方向フォトサイリスタチップでは、上記半導体チップをＮ型シリコン基板で構成すると共に、上記チャネル分離領域を、上記Ｎ型シリコン基板の表面に接触して形成された酸素ドープ半絶縁多結晶シリコン膜を含んで構成している。
上記チャネル分離領域において、上記Ｎ型シリコン基板の表面に接触させて上記酸素ドープ半絶縁多結晶シリコン膜が形成されている。この場合には、上記チャネル分離領域のシリコン界面準位Ｑssが著しく増大するため、上記正孔のライフタイムの低減が更に促進される。
また、１実施例の双方向フォトサイリスタチップでは、上記チャネル分離領域を、上記半導体チップの表面に形成されたショートダイオードを含んで構成している。
この場合には、上記半導体チップを構成する基板内の少数キャリアが上記チャネル分離領域におけるショートダイオードの拡散領域に吸収されて、上記少数キャリアのライフタイムが低減される。
また、１実施例の双方向フォトサイリスタチップでは、上記各フォトサイリスタ部にアノード拡散領域とカソード拡散領域とを設け、上記アノード拡散領域を上記カソード拡散領域よりもチャネル分離領域側に配置している。
この場合には、上記各フォトサイリスタ部において、上記チャネル分離領域側に配置されたアノード拡散領域から反チャネル分離領域側に配置された上記カソード拡散領域に向ってチャネルが形成される。したがって、各チャネルは交差することが無く、上記チャネル分離領域によって確実に分離される。
また、１実施例の双方向フォトサイリスタチップでは、上記各フォトサイリスタ部にアノード拡散領域とゲート受光部拡散領域とカソード拡散領域とを設け、上記ゲート受光部拡散領域を上記アノード拡散領域よりもチャネル分離領域側に配置している。
この場合には、上記各フォトサイリスタ部において、反チャネル分離領域側に配置されたアノード拡散領域から上記チャネル分離領域側に配置された上記ゲート受光部拡散領域内に形成されたカソード拡散領域に向ってチャネルが形成される。したがって、各チャネルは交差することが無く、上記チャネル分離領域によって確実に分離される。さらに、発光ダイオードと組み合わせて光点弧カプラを構成する場合には、上記発光ダイオードは本双方向フォトサイリスタチップの中央部(つまり、上記チャネル分離領域)上方に配置される。したがって、上記チャネル分離領域側に配置されているゲート受光部拡散領域が上記発光ダイオードに近い位置に配置されることになり、上記アノード拡散領域を上記カソード拡散領域よりもチャネル分離領域側に配置した場合に比して受光特性が高められる。
また、１実施例の双方向フォトサイリスタチップでは、上記各フォトサイリスタ部を、Ｎ型またはＰ型のうち一方の導電型を持つアノード拡散領域と、Ｎ型またはＰ型のうち他方の導電型を持つ基板と、上記アノード拡散領域に対向する上記一方の導電型を持つゲート拡散領域と、このゲート拡散領域内に上記アノード拡散領域に対向して形成され上記他方の導電型を持つカソード拡散領域とを含むＰＮＰＮ部を有して構成し、上記ＰＮＰＮ部を構成するゲート拡散領域と基板との間にはショットキーバリアダイオードを形成している。
この場合には、上記ゲート拡散領域から基板への少数キャリアの注入が抑制されて残存キャリア量が減少し、上記チャネル分離領域の効果と相俟って、更なる転流特性の改善が図られる。したがって、本双方向フォトサイリスタチップを用いれば、メインサイリスタを省略して部品点数を削減したＳＳＲが、より簡単に実現される。
また、１実施例の双方向フォトサイリスタチップでは、上記ショットキーバリアダイオードを、上記カソード拡散領域に対向すると共に、上記カソード拡散領域と同じ長さで所定の幅に形成している。そして、上記ショットキーバリアダイオードの幅を変更することによって上記ショットキーバリアダイオードの面積を変え、上記面積を変更することによって上記ショットキーバリアダイオードの順方向電圧を制御するようにしている。
この場合には、上記ＰＮＰＮ部を構成するＮＰＮトランジスタのベースであるゲート拡散領域からコレクタである基板へ流れる電流(誤動作の原因となるキャリア注入に相当)の値が、上記ショットキーバリアダイオードの幅によって設定可能になる。
また、１実施例の双方向フォトサイリスタチップでは、上記ショットキーバリアダイオードの幅を、上記ショットキーバリアダイオードの順方向電圧が上記フォトサイリスタ部のゲート拡散領域と基板との順方向電圧よりも２０mＶ以上低い値になるように設定している。
この場合には、上記フォトサイリスタ部のゲート拡散領域と基板との順方向電圧を約０.６Ｖとすると、上記ゲート拡散領域から基板へ流れる電流が約１オーダー減少される。したがって、更なる転流特性の改善が図られる。
また、１実施例の双方向フォトサイリスタチップでは、上記ショットキーバリアダイオードゲートを挟む２つの拡散領域の間隔を、上記ショットキーバリアダイオードが耐圧以内でピンチオフできる距離に設定している。
この場合には、上記ショットキーバリアダイオードが耐圧以内でピンチオフできるため、８００Ｖ近くの最大電圧が印加される使用環境であっても破壊に至ることはなく高信頼性が得られる。
また、１実施例の双方向フォトサイリスタチップでは、上記各フォトサイリスタ部を、Ｎ型またはＰ型のうち一方の導電型を持つアノード拡散領域と、Ｎ型またはＰ型のうち他方の導電型を持つ基板と、上記アノード拡散領域に対向する上記一方の導電型を持つゲート拡散領域と、このゲート拡散領域内に上記アノード拡散領域に対向して形成され上記他方の導電型を持つカソード拡散領域とを含むＰＮＰＮ部を有して構成し、上記カソード拡散領域とゲート拡散領域と基板とでなるＮＰＮトランジスタのベースとエミッタ電極との間にゲート抵抗とスイッチング素子とを並列に接続し、上記スイッチング素子の制御端子を、上記アノード拡散領域と基板とゲート拡散領域とでなるＰＮＰトランジスタのベースに接続している。
この場合には、上記ＰＮＰトランジスタのエミッタ電極と上記ＮＰＮトランジスタのエミッタ電極との間にバイアスされている電源電圧のゼロクロス点近傍においては、上記スイッチング素子はオフしており、上記ＮＰＮトランジスタには上記ゲート抵抗の抵抗値に応じたベース・エミッタ電圧が印加される。これに対して、上記電源電圧のゼロクロス点から離れた時間においては、上記スイッチング素子はオンするため上記ＮＰＮトランジスタのベース・エミッタ間が短絡されて、光信号を受光しても上記ＮＰＮトランジスタはオンできなくなる。
こうして、上記電源電圧のゼロクロス点近傍のみにおいてフォトサイリスタ部をオンさせるゼロクロス機能が実現される。
また、１実施例の双方向フォトサイリスタチップでは、上記半導体チップをＮ型シリコン基板で構成し、上記Ｎ型シリコン基板の裏面に１０15cm-3以上且つ１０18cm-3以下の濃度でリンが注入されたＮ＋層を形成している。
この場合には、上記Ｎ型シリコン基板裏面のＮ＋層には１０15cm-3以上の濃度でリンが注入されている。したがって、本双方向フォトサイリスタがディバイスとして正常に機能するために必要な１０００Ｖ/μs以上の臨界オフ電圧上昇率dv/dtが得られる。また、上記Ｎ＋層には１０18cm-3以下の濃度でリンが注入されている。したがって、メインサイリスタを省略して双方向フォトサイリスタのみでダイレクトに負荷を制御するＳＳＲを実現するのに必要な約２００mＡrms以上の転流特性Icomが得られる。
すなわち、本実施例の双方向フォトサイリスタチップによれば、上記メインサイリスタを省略した部品点数の少ない安価なＳＳＲが、光感度を損なうことなく実現される。
また、この発明の光点弧カプラは、上記双方向フォトサイリスタチップとＬＥＤとで構成されている。
上記構成によれば、ＳＳＲのメインサイリスタ程度の機能を備えた双方向フォトサイリスタチップが用いられている。したがって、本光点弧カプラによれば、上記ＬＥＤからの光信号に応じてダイレクトに負荷を制御可能になる。
また、この発明のＳＳＲは、上記点弧カプラとスナバ回路とによって構成されている。
上記構成によれば、ＬＥＤからの光信号に応じてダイレクトに負荷を制御できる光点弧カプラを用いている。したがって、負荷を制御するためのメインサイリスタを省略することができ、部品点数の少ない安価なＳＳＲが実現される。
以上より明らかなように、この発明の双方向フォトサイリスタチップは、１つの半導体チップの表面に略全幅に亙って形成されたチャネル分離領域によって、上記半導体チップの表面に形成された各フォトサイリスタ部のチャネルを分離している。したがって、上記チャネル分離領域によって、転流時において上記半導体チップを構成する基板内の少数キャリアの上記チャネル間での移動を制限することができ、転流特性Icomを、本双方向フォトサイリスタのみでダイレクトに負荷を制御するＳＳＲを実現するに必要な約２００mＡrms以上にまで改善することができる。
さらに、上記チャネル分離領域と各フォトサイリスタ部のチャネルおよび各拡散層との配列関係を、各フォトサイリスタ部の拡散領域を上記チャネル分離領域に沿って上記半導体チップの略全幅に亙って形成することが可能な配列関係にしている。したがって、各フォトサイリスタ部の拡散領域を、上記チャネル分離領域に沿って並行に上記半導体チップの略全幅に亙って形成することによって、上記半導体チップがチャネル分離領域によって２分割されているにも拘わらず、本双方向フォトサイリスタのみでダイレクトに負荷を制御するのに必要な０.２Ａ程度の負荷電流に耐え得る大きな動作電流を得ることができる。
すなわち、本双方向フォトサイリスタチップを上記ＳＳＲ用の光点弧カプラとして用いることによってメインサイリスタを省略することができ、部品点数が少ない安価なＳＳＲを実現することができるのである。
また、この発明の光点弧カプラは、ＳＳＲのメインサイリスタ程度の機能を備えた上記双方向フォトサイリスタチップとＬＥＤとで構成したので、０.２Ａ程度の負荷であれば上記ＬＥＤからの光信号に応じてダイレクトに制御することができる。
また、この発明のＳＳＲは、上記点弧カプラとスナバ回路とによって構成したので、負荷を制御するためのメインサイリスタを省略することができ、部品点数の少ない安価なＳＳＲを光感度を損なうことなく実現することができる。
以下、この発明を図示の実施の形態により詳細に説明する。
・第１実施の形態
図１は、本実施の形態の双方向フォトサイリスタチップにおける概略パターンレイアウトを示し、図２および図３は図１におけるＢ‐Ｂ'矢視断面概略図である。尚、図２は光オン時の状態を示し、図３は光オフ時の電圧反転時(転流時)の状態を示す。
本実施の形態の双方向フォトサイリスタチップは、図１に示すように、チップを構成するＮ型シリコン基板４１の中央に一方向に向ってチャネル分離領域４２が形成されている。そして、チャネル分離領域４２の図中左右に、１個ずつのフォトサイリスタが配置されている。そして、上記２つのフォトサイリスタ間の距離Ｌ１を３５０μmにしている。尚、この距離Ｌ１は、３００μm以上の距離であって長い程キャリアの分離において有利ではあるが、デメリットとしてチップサイズの増大(＝コストアップ)と、光点弧カプラを構成する場合に真上に搭載されるＬＥＤからの距離が拡大されることによる光感度の低下がある。そのため、この距離Ｌ１の適正化が必要である。
上記各フォトサイリスタは、以下のような構成を有している。以下、便宜上、チャネル分離領域４２の図中左側の領域を左側部分４０aと称し、右側の領域を右側部分４０bと称する。
先ず、上記左側部分４０aにおいては、図１〜図３に示すように、Ｎ型シリコン基板４１の表面側に、アノード拡散領域(Ｐ型)４３と、このアノード拡散領域４３に対向するＰゲート拡散領域(Ｐ型)４４とを、夫々チャネル分離領域４２に沿って並行にＮ型シリコン基板４１の略幅１杯に形成されている。さらに、Ｐゲート拡散領域４４内には、アノード拡散領域４３に対向する辺に沿って並行に上記アノード拡散領域４３に近い側に、カソード拡散領域(Ｎ型)４５が形成されている。こうして、アノード拡散領域４３からカソード拡散領域４５に向かってＰＮＰＮ部が形成されている。尚、４６はゲート抵抗である。
次に、上記右側部分４０bにおいては、チャネル分離領域４２に対して左側部分４０aとは上下左右反対の状態で、アノード拡散領域４３とＰゲート拡散領域４４とカソード拡散領域４５とゲート抵抗４６とが形成されている。
上記Ｎ型シリコン基板４１の不純物濃度は１０14cm-3程度であり、Ｐゲート拡散領域４４の不純物濃度は１０16cm-3〜１０18cm-3程度であり、カソード拡散領域４５の不純物濃度は１０20cm-3〜１０21cm-3程度である。
上記Ｎ型シリコン基板４１の裏面には、リンを１０16cm-3の濃度になるようにイオン注入法によって注入して、Ｎ＋層４７を形成している。このように、上記Ｎ型シリコン基板４１の裏面に高濃度のリンを注入してＮ＋層４７を形成することによって、このＮ＋層４７でキャリアの反射が起り、等価的なライフタイムが大きくなる所謂ＢＳＦ(Back Surface Field)効果によって光感度が上昇するのである。尚、このような構造をとらずに、Ｎ型シリコン基板４１の裏面をＮ−(Ｎ型基板のまま)にすると、キャリアはＮ型シリコン基板４１の裏面で再結合し易いため、等価的ライフタイムは小さくなる。
後者は、図２２に示すようなフォトサイリスタの等価回路の定数設計時において、上記等価的ライフタイムが小さいため転流特性においては有利であるが、ＰＮＰトランジスタの電流増幅率Ｈfe(pnp)が低下して光感度の低下を招く。これを補うためには、回路定数設計において、ゲート抵抗４６やＮＰＮトランジスタの電流増幅率Ｈfe(npn)を増大しなければならなくなり、臨界オフ電圧上昇率dv/dt特性が低下するというデバイスの主要特性を満足しない問題が生じる。尚、臨界オフ電圧上昇率dv/dt特性もＮ型シリコン基板４１のライフタイムに依存し、(１)裏面Ｎ−の場合に、ホールのライフタイムτpが小であり、アノード拡散領域４３の拡散容量が低下してＰＮＰトランジスタの動作応答が速くなって、臨界オフ電圧上昇率dv/dtが小となる。一方、(２)裏面Ｎ＋の場合、ホールのライフタイムτpが大で、アノード拡散領域４３の拡散容量が増加してＰＮＰトランジスタの動作応答が鈍くなって、臨界オフ電圧上昇率dv/dtが大となる。
そこで、この転流特性と臨界オフ電圧上昇率dv/dt特性とに関するトレードオフの相関を満たすために、Ｎ型シリコン基板４１裏面のリン濃度を適正化して、ＰＮＰトランジスタの電流増幅率Ｈfe(pnp)の特性を任意の回路定数に設定する必要がある。
ここで、図１において、上記左側部分４０aで、図中右側のアノード拡散領域４３から左側のカソード拡散領域４５へ電流が流れる経路をＣＨ(チャネル)1と称する。一方、右側部分４０bで、図中左側のアノード拡散領域４３から右側のカソード拡散領域４５へ電流が流れる経路をＣＨ2と称する。
上記チップの周辺に沿って、チャネルストッパとしてのＮ型拡散領域５０が形成されている。また、Ｎ型拡散領域５０上に破線で示すようにＡl電極５１が形成されている。また、チャネル分離領域４２上に破線で示すようにＡl電極５２が形成されている。さらに、左側部分４０aと右側部分４０bとに、アノード拡散領域４３を覆うようにＡl電極(破線表示)５３が形成され、Ｐゲート拡散領域４４,カソード拡散領域４５およびゲート抵抗４６を覆うようにＡl電極(破線表示)５４が形成されている。尚、Ａl電極５４におけるカソード拡散領域４５が形成されていないＰゲート拡散領域４４上には、開口部５５が形成されて受光部を形成している。尚、図２および図３では、Ａl電極５１,５２,５３,５４を省略している。
そして、上記左側部分４０aのアノード拡散領域４３および右側部分４０bのカソード拡散領域４５上のＡl電極５３,５４がＡuワイヤ４８a,４８bによってリードフレームＴ1に接続される一方、左側部分４０aのカソード拡散領域４５および右側部分４０bのアノード拡散領域４３上のＡl電極５４,５３がＡuワイヤ４９a,４９bによってリードフレームＴ2に接続されている。すなわち、上記左側部分４０aと右側部分４０bとの２つのサイリスタを、逆並列にワイヤーボンドで配線するのである。このように、Ｎ型シリコン基板４１上に配線を形成しないようにすることによって、上記チップの略幅１杯にフォトサイリスタを形成することができ、チップがチャネル分離領域４２で分割されているにも拘わらず０.２Ａ程度の負荷電流を制御可能な大きな動作電流を得ることができるのである。
また、上記アノード拡散領域４３は、カソード拡散領域４５よりも内側に、つまりＣＨ1とＣＨ2との間に配置している。こうすることによって、印加電圧が反転(転流時)した際の残存キャリアを、逆チャンネルのアノード拡散領域４３で吸収する効果が得られるのである。但し、チップの光感度を上げる設計を優先したい場合には、カソード拡散領域をアノード拡散領域よりも内側に配置しても差し支えない。
尚、パシベーション構造は、以下の実施の形態において詳述するが、酸化膜上に酸素ドープした多結晶シリコン膜を形成し、この酸素ドープ多結晶シリコン膜の両端をＡl電極に接触させてこの間に電位勾配を形成することによって、Ｓi‐ＳiＯ2界面の電界集中を緩和する。こうすることによって、高耐圧化が有利に行えるフィールドプレート構造としている。
上記構成を有する双方向フォトサイリスタチップは、以下のように動作する。すなわち、上記リードフレームＴ1‐リードフレームＴ2間に、素子のオン電圧よりも高い電圧の電源電圧がバイアスされている条件下において、先ず、リードフレームＴ1側がリードフレームＴ2側よりも正電位にある場合は、ＬＥＤ等からの光が左側部分４０aのフォトサイリスタに入射すると、左側部分４０aのＮ型シリコン基板４１とＰゲート拡散領域４４とカソード拡散領域４５とでなるＮＰＮトランジスタのＮ型シリコン基板４１におけるＰゲート拡散領域４４との境界に多数のキャリア(正孔)が発生し、Ｐゲート拡散領域４４に光電流が発生する。そして、この光電流の寄与によって左側部分４０aのＮＰＮトランジスタがオン状態となる。そうすると、図２に示すように、左側部分４０aのアノード拡散領域４３とＮ型シリコン基板４１とＰゲート拡散領域４４とでなるＰＮＰトランジスタのベース電流が引き出されることになり、このＰＮＰトランジスタがオンする。続いて、上記ＰＮＰトランジスタのコレクタ電流によって上記ＮＰＮトランジスタにベース電流が供給され、正帰還によって左側部分４０aのＰＮＰＮ部がオンして、リードフレームＴ1からリードフレームＴ2へ交流回路の負荷に応じたオン電流が流れる。その場合、右側部分４０bでは、バイアス印加の向きが逆であるからＰＮＰＮ部の正帰還が起こらず、１次光電流のみが流れる。
一方、上記リードフレームＴ2側がリードフレームＴ1側よりも正電位にある場合には、右側部分４０bのＰＮＰＮ部が、上述の場合と全く同様に正帰還動作してオンし、左側部分４０aでは１次光電流のみが流れる。
その際に、上記Ｎ型シリコン基板４１には、左側部分４０aと右側部分４０bとを分けるチャネル分離領域４２が形成されており、左側部分４０aと右側部分４０bとに１個ずつＰＮＰＮ部でなるフォトサイリスタが形成している。したがって、図３に示すように、このチャネル分離領域４２によって、転流時(交流電圧に対応して負荷電流が減衰して保持電流のタイミングでサイリスタがオフする過程)において、Ｎ型シリコン基板４１内の少数キャリアである正孔５６が吸い込まれてチャネル間の移動が制限される。したがって、例えばＣＨ1がオフした場合に、左側部分４０aのＮ型シリコン基板４１中に残存している正孔５６が右側部分４０bへ移動し難くなる。その結果、右側部分４０bの正帰還作用によってＣＨ2がオンするという誤動作(転流失敗)を抑制でき、転流特性を改善できるのである。
ところで、上述したように、上記転流特性と臨界オフ電圧上昇率dv/dt特性とに関するトレードオフの相関を満たすためにＮ型シリコン基板４１裏面のリン濃度を適正化するのであるが、以下、このことに関して簡単に述べる。
図４は、上記Ｎ型シリコン基板４１裏面のＮ型不純物(リン)濃度と転流失敗を起こさずに制御可能な最大の動作電流値Icomで表した転流特性との関係を示す。図中●は本実施の形態における複数の実施例を示し、○,△は従来のチャネル分離領域４２がない双方向フォトサイリスタの比較例である。尚、基板裏面のＮ型不純物濃度１０14cm-3は、Ｎ型シリコン基板４１そのものである。図４より、本実施の形態の実施例の場合も比較例の場合も、基板裏面のＮ型不純物濃度の増加に伴って転流特性Icomは減少する傾向にある。そして、上記メインサイリスタを省略して双方向フォトサイリスタのみでダイレクトに負荷を制御するＳＳＲを実現する場合に、上記双方向フォトサイリスタに要求される転流特性Icomは約２００mＡrms以上である。したがって、図４より明らかなように、本実施の形態における基板裏面のＮ型不純物濃度は１０18cm-3以下である必要がある。尚、Ｎ型不純物濃度１０16cm-3において、約２６０mＡrmsの転流特性Icomが得られている。
図５は、上記基板裏面のＮ型不純物濃度と臨界オフ電圧上昇率dv/dtとの関係を示す。図中●は本実施の形態における複数の実施例を示し、○,△は従来のチャネル分離領域４２がない双方向フォトサイリスタの比較例である。図５より、本実施の形態の実施例の場合も比較例の場合も、Ｎ型不純物濃度の増加に伴って臨界オフ電圧上昇率dv/dtは増加する傾向にある。そして、双方向フォトサイリスタがディバイスとして正常に機能するには、１０００Ｖ/μs以上の臨界オフ電圧上昇率dv/dtが要求される。したがって、図５より明らかなように、本実施の形態における基板裏面のＮ型不純物濃度は１０15cm-3以上である必要がある。
以上のように、互いにトレードオフの関係にある転流特性Icomと臨界オフ電圧上昇率dv/dt特性との両者の要求を満たすためには、Ｎ＋層４７のリン濃度は１０15cm-3以上且つ１０18cm-3以下が望ましいのである。
以上のごとく、本実施の形態においては、双方向フォトサイリスタチップのＮ型シリコン基板４１の中央に、左側部分４０aと右側部分４０bとを分けるチャネル分離領域４２を形成し、左側部分４０aと右側部分４０bとに１個ずつＰＮＰＮ部でなるフォトサイリスタを形成している。その場合、各フォトサイリスタを構成するアノード拡散領域４３とＰゲート拡散領域４４とカソード拡散領域４５とを、夫々チャネル分離領域４２に平行に形成して、アノード拡散領域４３からカソード拡散領域４５に向かってＰＮＰＮ部を形成している。こうすることによって、お互いのチャネルの動作電流領域を交差させる必要がなく、Ｎ型シリコン基板４１中に残存している転流時の過剰なキャリアが、逆チャンネル側への移動する機会を減少することができる。
また、上記左側部分４０aと右側部分４０bとのフォトサイリスタを構成する両アノード拡散領域４３間の距離を３００μm以上に保ち、アノード拡散領域４３をＣＨ1とＣＨ2との間に配置している。こうすることによって、転流時の残存キャリアを、逆チャンネルのアノード拡散領域４３で吸収する効果を得ることができる。
また、上記アノード拡散領域４３を覆うＡl電極５３とＰゲート拡散領域４４,カソード拡散領域４５およびゲート抵抗４６を覆うＡl電極５４との間隔、あるいは、Ｎ型拡散領域５０を覆うＡl電極５１とＡl電極５４との間隔であるフィールド距離Ｌ2を５０μm以上にしている。したがって、６００Ｖの耐圧を得ることができる。尚、アノード拡散領域４３とＰゲート拡散領域４４との距離であるＰＮＰベース幅Ｌ3は、１２０μm以上且つ３００μm以下の範囲内でオン電圧ＶＴに対して最適化される。但し、最小値は、耐圧設計のフィールドプレート構造より決まる。
また、上記チャネル分離領域４２をＮ型シリコン基板４１の幅１杯に形成し、各フォトサイリスタを構成するアノード拡散領域４３とＰゲート拡散領域４４とカソード拡散領域４５とを、夫々チャネル分離領域４２に平行にフィールド距離Ｌ2を残してＮ型シリコン基板４１の幅１杯に形成している。そして、左側部分４０aと右側部分４０bとの２つのサイリスタを、逆並列にワイヤーボンドで配線している。したがって、チップがチャネル分離領域４２で分割されているにも拘わらず、０.２Ａ程度の負荷電流を制御可能な大きな動作電流を得ることができる。
すなわち、本実施の形態における双方向フォトサイリスタチップに寄れば、０.２Ａ程度までの負荷電流であれば誤動作無く制御することができ、上記ＳＳＲのメインサイリスタ程度の機能を備えていると言うことができる。したがって、本実施の形態の双方向フォトサイリスタチップを用いれば、図６に示す回路図のごとく、メインサイリスタを省略して、ＬＥＤ５７および本実施の形態の双方向フォトサイリスタチップ５８でなる点弧用兼負荷制御用の光点弧カプラ５９とスナバ回路６０とで構成された、部品点数を削減した安価なＳＳＲを実現することができるのである。
尚、図１〜図３に示す双方向フォトサイリスタチップにおいては、上記左側部分４０aのアノード拡散領域４３および右側部分４０bのカソード拡散領域４５をリードフレームＴ1に接続する一方、左側部分４０aのカソード拡散領域４５および右側部分４０bのアノード拡散領域４３をリードフレームＴ2に接続している。しかしながら、本双方向フォトサイリスタチップにおける各リードフレームＴ1,Ｔ2への接続方法は、これに限定されるものではなく図７に示すごとく行っても差し支えない。
すなわち、上記左側部分４０aのアノード拡散領域４３及び右側部分４０bのカソード拡散領域４５上のＡl電極５３,５４をＡuワイヤ６１aによって接続し、さらに右側部分４０bのＡl電極５４をＡuワイヤ６１bによってリードフレームＴ1に接続する。一方、左側部分４０aのカソード拡散領域４５及び右側部分４０bのアノード拡散領域４３上のＡl電極５４,５３をＡuワイヤ６２aによって接続し、さらに上記右側部分４０bのＡl電極５３をＡuワイヤ６２bによってリードフレームＴ2に接続するのである。
また、図１〜図３に示す上記双方向フォトサイリスタチップでは、上記各フォトサイリスタには、チャネル分離領域４２側から順次形成されたアノード拡散領域４３とＰゲート拡散領域４４とカソード拡散領域４５とによって、チャネル分離領域４２側に位置しているアノード拡散領域４３から外側に位置しているカソード拡散領域４５に向かって電流の流れ(ＣＨ：チャネル)が形成されるようになっている。
これに対して、図８に示すように、Ｎ型シリコン基板７１の中央にチップの幅１杯に形成されたチャネル分離領域７２によって分離された左側部分７３aと右側部分７３bとの夫々に、チャネル分離領域７２に沿って平行に形成されたＰゲート拡散領域７４と、Ｐゲート拡散領域７４内における反チャネル分離領域７２側に形成されたカソード拡散領域７５と、カソード拡散領域７５に対向して形成されたアノード拡散領域７６とによって、ＰＮＰＮ部でなるフォトサイリスタを形成する。そして、外側に位置しているアノード拡散領域７６からチャネル分離領域７２側に位置しているカソード拡散領域７５に向かって電流の流れ(ＣＨ：チャネル)を形成するようにしてもよい。
この場合にも、図１〜図３に示す双方向フォトサイリスタチップの場合と同様に、チャネル分離領域７２によって、転流時においてＮ型シリコン基板７１内の少数キャリアである正孔のチャネル間の移動を制限できる。したがって、転流失敗を抑制して転流特性を改善できるのである。
また、お互いのチャネルの動作電流領域を交差させる必要がなく、Ｎ型シリコン基板７１中に残存している転流時の過剰なキャリアが、逆チャンネル側への移動する機会を減少することができる。また、各フォトサイリスタを構成するＰゲート拡散領域７４とカソード拡散領域７５とアノード拡散領域７６とを上記フィールド距離Ｌ2を残してＮ型シリコン基板７１の幅１杯に形成して、０.２Ａ程度の負荷電流を制御可能な大きな動作電流を得ることができる。したがって、メインサイリスタを省略して部品点数を削減した安価なＳＳＲを実現することができるのである。
尚、本実施の形態においては、上記左側部分４０a,７３aのフォトサイリスタと右側部分４０b,７３bのフォトサイリスタとに関して、アノード拡散領域４３,７６とカソード拡散領域４５,７４とがチャネル分離領域４２,７２に直交する方向に逆の順序で配列されている(つまり、チャネル分離領域４２,７２に関して対象に配列されている)。しかしながら、この発明は、同じ順序で配列されている場合であっても、同様の効果を奏することができる。
・第２実施の形態
以下、上記チャネル分離領域４２,７２の具体的構成について説明する。図９は、本実施の形態におけるパシベーション構造を示すチャネル分離領域８２付近のＮ型シリコン基板８１の断面図である。本実施の形態におけるチャネル分離領域８２は、Ｎ型シリコン基板８１に穿たれた深さ１００μmのダイシング溝８２'で構成されている。こうして、左側部分８３aのＰＮＰＮ部と右側部分８３bのＰＮＰＮ部との間に形成されたダイシング溝８２'によって、Ｎ型シリコン基板８１内の少数キャリアである正孔８０の移動を制限するのである。また、ダイシング溝８２'の側面は荒れているため正孔８０がトラップされ易く、ダイシング面で正孔８０を再結合させて消滅させる効果も奏する。したがって、例えばＣＨ1がオフした際に、左側部分８３aのＮ型シリコン基板８１中に残存している正孔８０が右側部分８３bへ移動し難くなる。その結果、右側部分８３bの正帰還作用によってＣＨ2がオンするという誤動作(転流失敗)を抑制でき、転流特性を改善できるのである。
また、上記ダイシング溝８２'の左側部分８３aと右側部分８３bとの夫々に、側面がダイシング溝８２'を臨むチャネルストッパとしてのＮ型拡散領域８４を形成し、Ｎ型シリコン基板８１上におけるアノード拡散領域８５上からＮ型拡散領域８４上にかけてＳiＯ2８６を形成している。さらに、ＳiＯ2８６上に酸素がドープされた半絶縁多結晶シリコン膜８７を形成し、酸素ドープ半絶縁多結晶シリコン膜８７上にＳiＮ８８を化学気相成長法によって形成する。そして、上記酸素ドープ半絶縁多結晶シリコン膜８７の一端側にはアノード拡散領域８５上からＳiＮ８８上にかけてＡl電極８９を形成し、リードフレームＴ1またはリードフレームＴ2に接続する。一方、酸素ドープ半絶縁多結晶シリコン膜８７の他端側にはＳiＯ2８６上からＳiＮ８８上にかけてＡl電極９０を形成し、Ｎ型シリコン基板８１に接続している。こうして、酸素ドープ半絶縁多結晶シリコン膜８７の両端をＡl電極８９,９０に接触させ、両Ａl電極８９,９０間に電位勾配を形成してＳi‐ＳiＯ2界面の電界集中を緩和する。こうして、高耐圧化が有利に行えるフィールドプレート構造としている。
尚、上記ダイシング溝８２'の深さは、上記１００μmに限らず、１０μm以上且つチップ厚の２/３以下であれば、Ｎ型シリコン基板８１がダイシングで割れることもなく上述した効果を得ることができるのである。また、左側部分８３aのアノード拡散領域８５と右側部分８３bのアノード拡散領域８５との間の距離であるチャネル間の距離Ｌ1は３５０μmであるが、３００μm以上の距離であって長い程キャリアの分離において有利である。但し、チップサイズが増大するため上記距離の適正化が必要である。また、左側部分８３aのＮ型拡散領域８４と右側部分８３bのＮ型拡散領域８４との外側間の距離であるチャネル分離領域８２の幅は１００μmであるが、５０μm以上であれば良い。
・第３実施の形態
図１０は、本実施の形態におけるパシベーション構造を示すチャネル分離領域９２付近のＮ型シリコン基板９１の断面図である。本実施の形態におけるチャネル分離領域９２は、Ｎ型シリコン基板９１上に形成されたリンがドープされた酸素ドープ半絶縁多結晶シリコン膜で構成されている。酸素ドープ半絶縁多結晶シリコン膜にリンをドープすると酸素ドープ半絶縁多結晶シリコン膜内の準位が増大し、その結果シリコン界面準位(Ｑss)が増大する。そのために、Ｎ型シリコン基板９１内の少数キャリアである正孔を積極的に消滅させることができ、正孔のライフタイムの低減を促進することができるのである。
上記Ｎ型シリコン基板９１上におけるチャネル分離領域９２の左側部分９３aと右側部分９３bとの夫々には、左側部分９３aのアノード拡散領域９４a上から右側部分９３bのアノード拡散領域９４b上にかけてＳiＯ2９５を形成している。さらに、ＳiＯ2９５上に酸素ドープ半絶縁多結晶シリコン膜９６を形成し、酸素ドープ半絶縁多結晶シリコン膜９６におけるチャネル分離領域９２近傍の領域９６'と両端部の領域９６''とにリンをドープする。こうすることによって、Ｎ型シリコン基板９１の表面におけるチャネル分離領域９２の領域９６'と両端部の領域９６''とのシリコン界面準位Ｑssが増大するのである。
さらに、上記酸素ドープ半絶縁多結晶シリコン膜９６におけるリンをドープしていない領域の上にＳiＯ2９７を化学気相成長法によって形成する。そして、酸素ドープ半絶縁多結晶シリコン膜９６におけるリンをドープした一端部９６''の位置にはアノード拡散領域９４上からリン注入酸素ドープ半絶縁多結晶シリコン膜９６''上にかけてＡl電極９８を形成し、リードフレームＴ1またはリードフレームＴ2に接続する。一方、酸素ドープ半絶縁多結晶シリコン膜９６におけるリンをドープした領域９６'には左側部分９３aのＳiＯ2９７上から右側部分９３bのＳiＯ2９７上にかけてＡl電極９９を形成し、Ｎ型シリコン基板９１に接続している。こうして、酸素ドープ半絶縁多結晶シリコン膜９６の両端をＡl電極９８,９９に接触させ、両Ａl電極９８,９９間に電位勾配を形成してＳi‐ＳiＯ2界面の電界集中を緩和する。こうして、本実施の形態においてもフィールドプレート構造を形成している。
上記構成によって、上記Ｎ型シリコン基板９１の表面におけるチャネル分離領域９２の位置のシリコン界面準位Ｑssが増大するため、Ｎ型シリコン基板９１内の少数キャリアである正孔１００がチャネル分離領域９２において消滅され、チャネルの移動が制限されのである。
さらに、上記アノード拡散領域９４上における酸素ドープ半絶縁多結晶シリコン膜９６に対してリンをドープしている。したがって、Ｎ型シリコン基板９１の表面におけるアノード拡散領域９４のチャネル分離領域９２側近傍のシリコン界面準位Ｑssが増大し、アノード拡散領域９４を含むＰＮＰトランジスタの電流増幅率Ｈfe(pnp)が低下する。その結果、保持電流(以下、ＩＨと略称する)が５００μＡ以上に上がって上記ＰＮＰＮ部のオン状態が継続する時間が長くなり、上記転流時において、誤動作に至るまでの時間的猶予を稼ぐことができ、逆チャンネルへの移動するキャリアをより効果的に消滅させることが可能になる。
尚、上記ＩＨを５００μＡ以上に上げる方法は、上述した(１)ＰＮＰトランジスタの電流増幅率Ｈfe(pnp)の低下に限らず、(２)上記カソード拡散面積のＰゲート拡散面積に対する面積比率を上げること、(３)上記ＮＰＮトランジスタの電流増幅率Ｈfe(npn)あるいはゲート抵抗値を下げることでも可能である。
ところで、上記酸素ドープ半絶縁多結晶シリコン膜９６に対して注入するリン濃度は高ければ高いほどシリコン界面準位Ｑssが増大して転流特性改善には効果的であるが、あまり多すぎるとデバイス本来の信頼性等に悪影響を及ぼすため、シート抵抗で１Ω/□以上且つ２０００Ω/□が適当である。また、上記チャネル間の距離Ｌ1は３５０μmにしているが、３００μm以上の距離であって長い程キャリアの分離において有利である。但し、チップサイズが増大するため上記距離の適正化が必要である。また、左側部分９３aと右側部分９３bとの境界にある酸素ドープ半絶縁多結晶シリコン膜９６におけるリン注入領域９６'の幅であるチャネル分離領域９２の幅は１００μmであるが、５０μm以上であれば良い。
また、上記チャネル分離領域９２の位置に形成されたＡl電極９９は、遮光膜としても機能することができる。
・第４実施の形態
図１１は、本実施の形態におけるパシベーション構造を示すチャネル分離領域１０２付近のＮ型シリコン基板１０１の断面図である。本実施の形態におけるチャネル分離領域１０２は、Ｎ型シリコン基板１０１の表面に酸素ドープ半絶縁多結晶シリコン膜を直接形成することによって構成されている。
上記Ｎ型シリコン基板１０１上におけるチャネル分離領域１０２の左側部分１０３aと右側部分１０３bとの夫々には、左側部分１０３aのアノード拡散領域１０４a上から右側部分１０３bのアノード拡散領域１０４b上にかけてＳiＯ2１０５を形成している。そして、チャネル分離領域１０２の部分のＳiＯ2１０５を除去して、Ｎ型シリコン基板１０１を露出させる。その状態において、左側部分１０３aのＳiＯ2１０５aにおけるアノード拡散領域１０４a上の部分から右側部分１０３bのＳiＯ2１０５bにおけるアノード拡散領域１０４b上の部分まで酸素ドープ半絶縁多結晶シリコン膜１０６を形成する。こうして、チャネル分離領域１０２におけるＮ型シリコン基板１０１の表面に接触させて酸素ドープ半絶縁多結晶シリコン膜１０６を直接形成する。
さらに、上記ＳiＯ2１０５上の領域における酸素ドープ半絶縁多結晶シリコン膜１０６上に、ＳiＯ2１０７を化学気相成長法によって形成する。そして、アノード拡散領域１０４の表面からＳiＯ2１０７の表面にかけてＡl電極１０８を形成し、リードフレームＴ1またはリードフレームＴ2に接続する。一方、左側部分１０３aのＳiＯ2１０７の表面から右側部分１０３bのＳiＯ2１０７の表面にかけてＡl電極１０９を形成して、Ｎ型シリコン基板１０１に接続している。こうして、酸素ドープ半絶縁多結晶シリコン膜１０６の端部と中央部とをＡl電極１０８,１０９に接触させ、上記両Ａl電極１０８,１０９間に電位勾配を形成してＳi‐ＳiＯ2界面の電界集中を緩和する。こうして、本実施の形態においてもフィールドプレート構造を形成するのである。
上記構成によって、上記Ｎ型シリコン基板１０１の表面におけるチャネル分離領域１０２には、酸素ドープ半絶縁多結晶シリコン膜１０６が直接形成されている。このような構造をとることによって、上記第３実施の形態におけるチャネル分離領域９２よりも本チャネル分離領域１０２のシリコン界面準位Ｑssが著しく増大する。そのため、上記第３実施の形態の場合と同様に、Ｎ型シリコン基板１０１内の少数キャリアである正孔１１０のライフタイムの低減を大いに促進することができるのである。
尚、上記チャネル間の距離Ｌ1は３５０μmにしているが、３００μm以上の距離であって長い程キャリアの分離において有利である。但し、チップサイズが増大するため上記距離の適正化が必要である。また、左側部分１０３aのＳiＯ2１０５aと右側部分１０３bのＳiＯ2１０５bとの間隔であるチャネル分離領域１０２の幅は１００μmとしているが、５０μm以上であれば良い。
また、上記チャネル分離領域１０２の位置に形成されたＡl電極１０９は、遮光膜としても機能することができる。
・第５実施の形態
図１２は、本実施の形態におけるパシベーション構造を示すチャネル分離領域１１２付近のＮ型シリコン基板１１１の断面図である。本実施の形態におけるチャネル分離領域１１２は、Ｎ型シリコン基板１１１の表面に形成されて短絡されたショートダイオードで構成されている。
上記Ｎ型シリコン基板１１１の表面におけるチャネル分離領域１１２の領域にＰ型拡散領域１１５が形成され、Ｐ型拡散領域１１５における左側部分１１３aの側面の位置にＮ型シリコン基板１１１からＰ型拡散領域１１５にかけてチャネルストッパとしてのＮ型拡散領域１１６aが形成され、Ｐ型拡散領域１１５における右側部分１１３bの側面の位置にも同様にＮ型拡散領域１１６bが形成されている。
上記左側部分１１３aと右側部分１１３bとの夫々には、アノード拡散領域１１４上からＮ型拡散領域１１６上にかけてＳiＯ2１１７を形成している。そして、ＳiＯ2１１７上におけるアノード拡散領域１１４近傍からＮ型拡散領域１１６近傍にかけて酸素ドープ半絶縁多結晶シリコン膜１１８を形成する。さらに、酸素ドープ半絶縁多結晶シリコン膜１１８上にＳiＯ2１１９を化学気相成長法によって形成する。そして、アノード拡散領域１１４の表面からＳiＯ2１１９の表面にかけてＡl電極１２０を形成し、リードフレームＴ1またはリードフレームＴ2に接続する。一方、左側部分１１３aのＳiＯ2１１９の表面から右側部分１１３bのＳiＯ2１１９の表面にかけてＡl電極１２１を形成し、Ｎ型シリコン基板１１１に接続している。こうして、酸素ドープ半絶縁多結晶シリコン膜１１８の両端をＡl電極１２０,１２１に接触させ、両Ａl電極１２０,１２１間に電位勾配を形成してＳi‐ＳiＯ2界面の電界集中を緩和する。こうして、本実施の形態においてもフィールドプレート構造を形成するのである。
上記構成によって、上記Ｎ型シリコン基板１１１の表面におけるチャネル分離領域１１２には、Ｐ型拡散領域１１５とＮ型拡散領域１１６とで短絡されたショートダイオードが構成されている。そのため、Ｎ型シリコン基板１１１内の少数キャリアである正孔１２２が上記ショートダイオードのＰ型拡散領域１１５に吸収されて、正孔１２２のライフタイムが低減されるのである。
尚、上記チャネル間の距離Ｌ1は３５０μmにしているが、３００μm以上の距離であって長い程キャリアの分離において有利である。但し、チップサイズが増大するため上記距離の適正化が必要である。また、左側部分１１３aのＮ型拡散領域１１６a外縁と右側部分１１３bのＮ型拡散領域１１６b外縁との距離であるチャネル分離領域１１２の幅は１００μmとしているが、５０μm以上であれば良い。
また、上記チャネル分離領域１１２の位置に形成されたＡl電極１２１は遮光膜としても機能することができ、受光時にいたずらに上記ショートダイオードの領域から光が侵入してキャリアが発生するのことを抑制することができる。
・第６実施の形態
本実施の形態は、双方向フォトサイリスタチップにおける上記ＰＮＰＮ部を構成するＰゲート拡散領域とＮ型シリコン基板との間に、ショットキーバリアダイオードを形成したものに関する。図１３は本実施の形態の双方向フォトサイリスタチップにおける一方のＣＨ側のショットキーバリアダイオード形成部分のパターン図である。また、図１４は、図１３におけるＣ‐Ｃ'矢視断面図である。また、図１５は、本実施の形態の双方向フォトサイリスタチップを用いた光点弧カプラの等価回路図である。
本実施の形態の双方向フォトサイリスタチップにおいては、転流時に、上記ＮＰＮトランジスタのベース領域に相当するＰゲート拡散領域は飽和の状態であるが、ショットキーバリアダイオードで上記Ｐゲート拡散領域の少数キャリアがＮ型シリコン基板へ注入される量を低減することによって、転流特性の向上を図るのである。
図１３および図１４に示すように、例えば上記左側部分において、Ｎ型シリコン基板１３１の表面側には、チャネル分離領域(図示せず)に沿って上記フィールド距離Ｌ2を残してＮ型シリコン基板１３１の略幅１杯に、上記第１実施の形態の場合と同様に、アノード拡散領域(Ｐ型)１３２,Ｐゲート拡散領域(Ｐ型)１３３およびカソード拡散領域(Ｎ型)１３４を形成して、アノード拡散領域１３２からカソード拡散領域１３４に向かってＰＮＰＮ部が形成されている。尚、上記チャネル分離領域の具体的構成は、上記第２実施の形態〜第５実施の形態の何れの構成である。
さらに、上記Ｐゲート拡散領域１３３におけるカソード拡散領域１３４が形成されていない領域には、カソード拡散領域１３４に並行して矩形のＰ型不純物が拡散されていない開口部１３５が設けられている。
また、上記Ｎ型シリコン基板１３１の表面にはＳiＯ2膜１３６が形成されており、このＳiＯ2膜１３６におけるアノード拡散領域１３２,カソード拡散領域１３４および開口部１３５上の部分に開口が設けられている。そして、ＳiＯ2膜１３６におけるアノード拡散領域１３２上の開口にはＡl電極１３７が形成され、カソード拡散領域１３４上の開口には矩形の環状を成すＡl電極１３８の一辺が形成され、開口部１３５上の開口にはＡl電極１３９が形成されている。尚、アノード拡散領域１３２に接触しているＡl電極１３７はリードフレームＴ1(またはＴ2)(図１参照)に接続され、カソード拡散領域１３４に接触しているＡl電極１３８はリードフレームＴ2(またはＴ1)(図１参照)に接続される。
一方、上記Ａl電極１３９は、ＳiＯ2膜１３６の開口を介して開口部１３５内のＮ型シリコン基板１３１に直接接触している。こうして、Ｐゲート拡散領域１３３とＮ型シリコン基板１３１との間に、ショットキーバリアダイオードを形成している。したがって、矢印(Ｂ)で示すようなＰゲート拡散領域１３３からＮ型シリコン基板１３１への少数キャリア(ホール)の注入が抑制される。その結果、Ｎ型シリコン基板１３１内の残存キャリア量が減少し、上記チャネル分離領域による少数キャリア(ホール)のチャネル間移動の抑制効果と相俟って、更なる転流特性の改善を図ることができるのである。上述の説明では、上記ショットキーバリアダイオードを構成する金属材料としてＡlを用いている。しかしながら、Ａlの代りにＣr,Ｍo,Ｔi,Ｐt等の金属材料を用いても差し支えない。
尚、図１５に示す光点弧カプラの等価回路において、１４１はＬＥＤ、１４２は本実施の形態の双方向フォトサイリスタチップ、１４３はＣＨ1側のフォトサイリスタ、１４４はＣＨ2側のフォトサイリスタ、Ｑ7,Ｑ9はアノード拡散領域１３２とＮ型シリコン基板１３１とＰゲート拡散領域１３３とで成るＰＮＰトランジスタ、Ｑ8,Ｑ10はカソード拡散領域１３４とＰゲート拡散領域１３３とＮ型シリコン基板１３１と成るＮＰＮトランジスタ、１４５,１４６は上記ショットキーバリアダイオードである。
図１６に、ショットキーバリアダイオード(ＳＢＤ)の面積と順方向電圧ＶＦとの関係を示す。また、図１７に、ショットキーバリアダイオード(ＳＢＤ)の面積と転流特性Icomとの関係を示す。図１６から分るように、面積と順方向電圧ＶＦとは略反比例の関係にある。一方、図１７から分るように、面積と転流特性Icomとは略比例の関係にある。したがって、ショットキーバリアダイオード１４５,１４６の面積の適正下限値は、適用されるサイリスタの所望の転流特性Icomによって決まる。具体的には、残留キャリアの量や残留キャリアのライフタイムや誤動作に至る猶予時間等のパラメータによって決まる。一方、上記面積の適正上限値は、上記面積の増大がチップサイズの拡大につながるために、その弊害を許容できる最大値で決まるのである。
具体的な一例として、上記ショットキーバリアダイオード１４５,１４６の面積を、ショットキーバリアダイオード１４５,１４６の順方向電圧ＶＦが、適用されるサイリスタのＰゲート拡散領域１３３とＮ型シリコン基板１３１との間の順方向電圧ＶＦ(約０.６３５Ｖ)よりも２０mＶ低い値である０.６１５Ｖ(図１６中●)以下になるように設定するのである。このようにショットキーバリアダイオード１４５,１４６の順方向電圧ＶＦを設定するのは、ＮＰＮトランジスタＱ8,Ｑ10のベースからコレクタへ流れる電流(誤動作の原因となるキャリア注入に相当)がショットキーバリアダイオード１４５,１４６によってクランプされて、電流を減少させる効果を得るためである。尚、ショットキーバリアダイオード１４５,１４６の順方向電圧ＶＦは、Ｐゲート拡散領域１３３とＮ型シリコン基板１３１との間の順方向電圧ＶＦよりも３０mＶ〜３５mＶ低い値が好ましい。
すなわち、上記ショットキーバリアダイオード１４５,１４６の面積は、以下のようにすれば簡単に設定できる。先ず、ショットキーバリアダイオード１４５,１４６の長さを、隣接するカソード拡散領域１３４と同じ長さに設定する。そして、ショットキーバリアダイオード１４５,１４６の幅を、上述のように設定した順方向電圧ＶＦになるように適正化するである。
尚、上記ショットキーバリアダイオード１４５,１４６の構造は、デバイス特性上８００Ｖ近くの最大電圧が印加される使用環境であるため、Ｐゲート拡散領域１３３の開口部１３５の幅Ｌ4は、ショットキーバリアダイオード１４５,１４６がその耐圧以内でピンチオフできる距離に設定する必要がある。本実施の形態においては５０μmとしている。
上述したように、本実施の形態における双方向フォトサイリスタチップでは、Ｐゲート拡散領域１３３とＮ型シリコン基板１３１との間にショットキーバリアダイオードを形成している。そのため、Ｐゲート拡散領域１３３からＮ型シリコン基板１３１への少数キャリア(ホール)の注入が抑制されて残存キャリア量が減少し、上記チャネル分離領域の効果と相俟って、更なる転流特性の改善を図ることができる。したがって、本実施の形態の双方向フォトサイリスタチップを用いれば、メインサイリスタを省略して部品点数を削減したＳＳＲを、より簡単に実現することができるのである。
・第７実施の形態
本実施の形態は、ゼロクロス機能を持たせた双方向フォトサイリスタチップに関する。図１８は、本実施の形態の双方向フォトサイリスタチップを用いた光点弧カプラの等価回路図である。本実施の形態の双方向フォトサイリスタチップ１５２は、上記第１実施の形態の双方向フォトサイリスタチップと同様に、ＰＮＰトランジスタＱ11とＮＰＮトランジスタＱ12とを有するＣＨ1側のフォトサイリスタ１５３と、ＰＮＰトランジスタＱ13とＮＰＮトランジスタＱ14とを有するＣＨ2側のフォトサイリスタ１５４とを備え、両フォトサイリスタ１５３,１５４間には上記第２実施の形態〜第５実施の形態における何れかのチャネル分離領域が形成されている。１５１はＬＥＤである。
そして、上記ＣＨ1側のＮＰＮトランジスタＱ12のベースと電極Ｔ2との間に、ゲート抵抗１５５と並列にＮ型ＦＥＴ(電界効果トランジスタ)１５６を接続している。同様に、ＣＨ2側のＮＰＮトランジスタＱ14のベースと電極Ｔ1との間に、ゲート抵抗１５７と並列にＮ型ＦＥＴ１５８を接続している。そして、Ｎ型ＦＥＴ１５６のゲートをＰＮＰトランジスタＱ11のベースに接続する一方、Ｎ型ＦＥＴ１５７のゲートをＰＮＰトランジスタＱ13のベースに接続している。
したがって、上記電極Ｔ1‐電極Ｔ2間にバイアスされている電源電圧のゼロクロス点近傍においては、Ｎ型ＦＥＴ１５６,１５８はオフしており、ＮＰＮトランジスタＱ12,Ｑ14にはゲート抵抗１５５,１５７の抵抗値に応じたベース・エミッタ電圧が印加されており、光信号を受光するとＰゲート拡散領域に発生する光電流の寄与によってＮＰＮトランジスタＱ12,Ｑ14はオンする。これに対して、上記電源電圧のゼロクロス点から離れた時間においては、Ｎ型ＦＥＴ１５６,１５８はオンするため、ＮＰＮトランジスタＱ12,Ｑ14のベース・エミッタ間が短絡され、光信号を受光してもＮＰＮトランジスタＱ12,Ｑ14はオンできなくなる。
こうして、上記電極Ｔ1‐電極Ｔ2間にバイアスされる電源電圧のゼロクロス点近傍のみにおいてフォトサイリスタをオンさせるゼロクロス機能が実現される。
尚、図１９に示すように、図１８に示すゼロクロス機能を持たせた双方向フォトサイリスタチップの構成に、ＮＰＮトランジスタＱ12,Ｑ14のベース‐コレクタ間にショットキーバリアダイオード１５９,１６０を形成して、ショットキーバリアダイオードを形成したゼロクロス機能を有する双方向フォトサイリスタチップを構成することも可能である。
尚、上記Ｎ型ＦＥＴ１５６,１５８は、制御端子を有する他のスイッチング素子で構成しても一向に構わない。
また、上述の説明においては、上記チャネル分離領域構造,ショットキーバリアダイオードの形成およびゼロクロス機能の夫々について、上記各実施の形態において個別に述べている。しかしながら、この発明ではこれらの構成や機能を必ずしも個別に所有する必要は無く、選択的に組み合せて所有しても一向に差し支えない。例えば、上記第２実施の形態〜第５実施の形態のうちの何れか１つにおけるチャネル分離領域構造に、上記第６実施の形態におけるショットキーバリアダイオードおよび上記第７実施の形態におけるゼロクロス機能を組み合せても良いし、何れか一方のみを組み合せても構わない。
また、図２０は、上記第１実施の形態における図８に示すカソード拡散領域がチャネル分離領域側に位置している双方向フォトサイリスタチップの具体的パターンレイアウトを示す。図２０において、１７０aは左側部分、１７０bは右側部分、１７１はＮ型シリコン基板、１７２はチャネル分離領域、１７３はアノード拡散領域(Ｐ型)、１７４はＰゲート拡散領域(Ｐ型)、１７５はカソード拡散領域(Ｎ型)、１７６はゲート抵抗、１７８a,１７８b,１７９a,１７９bはＡuワイヤ、１８０はＮ型拡散領域、１８５は開口部、Ｔ1,Ｔ2はリードフレームである。そして、図２０においては、図１における左側部分４０aと右側部分４０bとを、内部にある各部の配置は変えずにそのまま入れ換えたパターンレイアウトになっている。したがって、アノード拡散領域１７３が反チャネル分離領域側にあり、Ｐゲート拡散領域１７４がチャネル分離領域側にある。さらに、Ｐゲート拡散領域１７４内において、カソード拡散領域１７５がアノード拡散領域１７３側に位置し、開口部１８５がチャネル分離領域側に位置している。
本双方向フォトサイリスタチップによって光点弧カプラを形成する場合には、ＬＥＤは本双方向フォトサイリスタチップの中央部(つまり、チャネル分離領域１７２の近傍)上方に配置される。したがって、チャネル分離領域側に配置されているＰゲート拡散領域１７４の開口部１８５が上記ＬＥＤに近い位置に配置されることになり、図１に示す双方向フォトサイリスタチップの場合に比して受光特性が高められる。つまり、光感度特性が高められるのである。尚、図１に示すように、アノード拡散領域４３がチャネル分離領域側に配置されている場合には、転流時(交流電圧反転時)において、Ｎ型シリコン基板４１内の少数キャリアがチャネル分離領域４２を超えて逆チャネル側に進入したとしても、侵入した少数キャリアが逆チャネルのアノード拡散領域４３で吸収される。したがって、図１に示す双方向フォトサイリスタチップの場合の方が、転流特性の改善という点では有利であるといえる。
すなわち、上記転流特性を重視した双方向フォトサイリスタチップを必要とする場合には、図１に示す双方向フォトサイリスタチップを用い、上記光感度特性を重視した双方向フォトサイリスタチップを必要とする場合には、図２０に示す双方向フォトサイリスタチップを用いればよいのである。尚、図２０に示す双方向フォトサイリスタチップの場合にも、上述したチャネル分離領域構造,ショットキーバリアダイオードの形成およびゼロクロス機能を選択的に組み合せて適用されることは言うまでもない。
この発明の双方向フォトサイリスタチップにおける概略パターンレイアウトを示す図である。 図１における概略Ｂ‐Ｂ'矢視断面(光オン時)図である。 図１における概略Ｂ‐Ｂ'矢視断面(電圧反転時(転流時))図である。 基板裏面のＮ型不純物(リン)濃度と転流特性との関係を示す図である。 基板裏面のＮ型不純物濃度と臨界オフ電圧上昇率との関係を示す図である。 図１に示す双方向フォトサイリスタチップを含む光点弧カプラを用いたＳＳＲの回路図である。 双方向フォトサイリスタチップの各リードフレームへの図１とは異なる接続方法を示す図である。 図１〜図３とは異なる双方向フォトサイリスタチップにおけるパターンレイアウトの概略を示す図である。 図１および図８におけるチャネル分離領域の具体的構成を示す断面図である。 図９とは異なるチャネル分離領域の構成を示す断面図である。 図９および図１０とは異なるチャネル分離領域の構成を示す断面図である。 図９〜図１１とは異なるチャネル分離領域の構成を示す断面図である。 図１および図８とは異なる双方向フォトサイリスタチップにおけるパターンレイアウトの一部分を示す図である。 図１３における概略Ｃ‐Ｃ'矢視断面図である。 図１３に示す双方向フォトサイリスタチップを用いた光点弧カプラの等価回路図である。 ショットキーバリアダイオードの面積と順方向電圧ＶＦとの関係を示す図である。 ショットキーバリアダイオードの面積と転流特性との関係を示す図である。 図１,図８および図１３とは異なる双方向フォトサイリスタチップを用いた光点弧カプラの等価回路図である。 図１,図８,図１３および図１８とは異なる双方向フォトサイリスタチップを用いた光点弧カプラの等価回路図である。 図８に示す双方向フォトサイリスタチップの具体的パターンレイアウトを示す図である。 従来のＳＳＲの回路構成を示す図である。 図２１における光点弧カプラの等価回路図である。 図２２における双方向フォトサイリスタの概略パターンレイアウトを示す図である。 図２３に示す双方向フォトサイリスタの動作を説明するためのＡ‐Ａ'矢視断面図である。 従来の光ＰＮＰＮスイッチにおける平面図である。
符号の説明
４１,７１,８１,９１,１０１,１１１,１３１,１７１…Ｎ型シリコン基板、
４２,７２,８２,９２,１０２,１１２,１７２…チャネル分離領域、
４３,７６,８５,９４,１０４,１１４,１３２,１７３…アノード拡散領域、
４４,７４,１３３,１７４…Ｐゲート拡散領域、
４５,７５,１３４,１７５…カソード拡散領域、
４６,１５５,１５７,１７６…ゲート抵抗、
４７…Ｎ＋層、
５６,８０,１００,１１０,１２２…残存正孔、
５７,１４１,１５１…ＬＥＤ、
５８,１４２,１５２…双方向フォトサイリスタチップ、
５９…光点弧カプラ、
６０…スナバ回路、
８２'…ダイシング溝、
８４,１１６…Ｎ型拡散領域、
８７,９６,１０６,１１８…酸素ドープ半絶縁多結晶シリコン膜、
８９,９０,９８,９９,１０８,１０９,１２０,１２１,１３７,１３８,１３９
…Ａl電極、
９６'９６''…リン・酸素ドープ半絶縁多結晶シリコン膜、
１１５…Ｐ型拡散領域
１４３,１４４,１５３,１５４…フォトサイリスタ、
Ｑ7,Ｑ9,Ｑ11,Ｑ13…ＰＮＰトランジスタ、
Ｑ8,Ｑ10,Ｑ12,Ｑ14…ＮＰＮトランジスタ、
１４５,１４６,１５９,１６０…ショットキーバリアダイオード、
１５６,１５８…Ｎ型ＦＥＴ。

Claims (19)

  1. １つの半導体チップの表面に、互いに離間して形成された第１フォトサイリスタ部および第２フォトサイリスタ部と、
    上記半導体チップの表面に、略全幅に亙って形成されると共に、上記第１フォトサイリスタ部のチャネルと上記第２フォトサイリスタ部のチャネルとを分離するチャネル分離領域を備えて、
    上記チャネル分離領域の延在方向は、上記第１フォトサイリスタ部のチャネルおよび第２フォトサイリスタ部のチャネルの方向と交差する方向であることを特徴とする双方向フォトサイリスタチップ。
  2. 請求項１に記載の双方向フォトサイリスタチップにおいて、
    上記各フォトサイリスタ部は、
    第１の導電型を有する第１拡散層と第２の導電型を有する第２拡散層とを含んで成ると共に、
    上記チャネル分離領域を挟んで、上記各拡散層を上記チャネル分離領域に並行にして配列されている
    ことを特徴とする双方向フォトサイリスタチップ。
  3. 請求項２に記載の双方向フォトサイリスタチップにおいて、
    上記第１フォトサイリスタ部の第１拡散層と第２フォトサイリスタ部の第２拡散層とが電気的に接続される一方、上記第１フォトサイリスタ部の第２拡散層と上記第２フォトサイリスタ部の第１拡散層とが電気的に接続されていることを特徴とする双方向フォトサイリスタチップ。
  4. 請求項１に記載の双方向フォトサイリスタチップにおいて、
    上記チャネル分離領域は、上記半導体チップの表面に形成されたダイシング溝で構成されていることを特徴とする双方向フォトサイリスタチップ。
  5. 請求項１に記載の双方向フォトサイリスタチップにおいて、
    上記半導体チップはＮ型シリコン基板で構成され、
    上記チャネル分離領域は、上記Ｎ型シリコン基板の表面に形成されたリンがドープされた酸素ドープ半絶縁多結晶シリコン膜を含んで構成されていることを特徴とする双方向フォトサイリスタチップ。
  6. 請求項１に記載の双方向フォトサイリスタチップにおいて、
    上記半導体チップはＮ型シリコン基板で構成され、
    上記チャネル分離領域は、上記Ｎ型シリコン基板の表面に接触して形成された酸素ドープ半絶縁多結晶シリコン膜を含んで構成されていることを特徴とする双方向フォトサイリスタチップ。
  7. 請求項１に記載の双方向フォトサイリスタチップにおいて、
    上記チャネル分離領域は、上記半導体チップの表面に形成されたショートダイオードを含んで構成されたことを特徴とする双方向フォトサイリスタチップ。
  8. 請求項１に記載の双方向フォトサイリスタチップにおいて、
    上記各フォトサイリスタ部は、アノード拡散領域とカソード拡散領域とを有しており、
    上記アノード拡散領域は、上記カソード拡散領域よりもチャネル分離領域側に配置されていることを特徴とする双方向フォトサイリスタチップ。
  9. 請求項１に記載の双方向フォトサイリスタチップにおいて、
    上記各フォトサイリスタ部は、アノード拡散領域とゲート受光部拡散領域とカソード拡散領域とを有しており、
    上記ゲート受光部拡散領域は、上記アノード拡散領域よりもチャネル分離領域側に配置されていることを特徴とする双方向フォトサイリスタチップ。
  10. 請求項１に記載の双方向フォトサイリスタチップにおいて、
    上記各フォトサイリスタ部は、Ｎ型またはＰ型のうち一方の導電型を持つアノード拡散領域と、Ｎ型またはＰ型のうち他方の導電型を持つ基板と、上記アノード拡散領域に対向する上記一方の導電型を持つゲート拡散領域と、このゲート拡散領域内に上記アノード拡散領域に対向して形成され上記他方の導電型を持つカソード拡散領域とを含むＰＮＰＮ部を有しており、
    上記ＰＮＰＮ部を構成するゲート拡散領域と基板との間に形成されたショットキーバリアダイオードを備えていることを特徴とする双方向フォトサイリスタチップ。
  11. 請求項１０に記載された双方向フォトサイリスタチップにおいて、
    上記ショットキーバリアダイオードは、上記カソード拡散領域に対向すると共に、上記カソード拡散領域と同じ長さで所定の幅に形成されていることを特徴とする双方向フォトサイリスタチップ。
  12. 請求項１１に記載された双方向フォトサイリスタチップにおいて、
    上記ショットキーバリアダイオードの幅を変更することによって、上記ショットキーバリアダイオードの面積を変え、
    上記ショットキーバリアダイオードの面積を変更することによって、上記ショットキーバリアダイオードの順方向電圧が制御可能になっていることを特徴とする双方向フォトサイリスタチップ。
  13. 請求項１２に記載された双方向フォトサイリスタチップにおいて、
    上記ショットキーバリアダイオードの幅は、上記ショットキーバリアダイオードの順方向電圧が上記フォトサイリスタ部のゲート拡散領域と基板との間の順方向電圧よりも２０mＶ以上低い値になるように設定されていることを特徴とする双方向フォトサイリスタチップ。
  14. 請求項１２に記載された双方向フォトサイリスタチップにおいて、
    上記ショットキーバリアダイオードゲートを挟む２つの拡散領域の間隔は、上記ショットキーバリアダイオードが耐圧以内でピンチオフできる距離に設定されていることを特徴とする双方向フォトサイリスタチップ。
  15. 請求項１に記載の双方向フォトサイリスタチップにおいて、
    上記各フォトサイリスタ部は、Ｎ型またはＰ型のうち一方の導電型を持つアノード拡散領域と、Ｎ型またはＰ型のうち他方の導電型を持つ基板と、上記アノード拡散領域に対向する上記一方の導電型を持つゲート拡散領域と、このゲート拡散領域内に上記アノード拡散領域に対向して形成され上記他方の導電型を持つカソード拡散領域とを含むＰＮＰＮ部を有しており、
    上記カソード拡散領域とゲート拡散領域と基板とでなると共に上記ＰＮＰＮ部を構成するＮＰＮトランジスタのベースとエミッタ電極との間に、ゲート抵抗とスイッチング素子とを並列に接続し、
    上記スイッチング素子の制御端子を、上記アノード拡散領域と基板とゲート拡散領域とでなると共に上記ＰＮＰＮ部を構成するＰＮＰトランジスタのベースに接続したことを特徴とする双方向フォトサイリスタチップ。
  16. 請求項１に記載の双方向フォトサイリスタチップにおいて、
    上記半導体チップはＮ型シリコン基板で構成され、
    上記Ｎ型シリコン基板の裏面には、１０15cm-3以上且つ１０18cm-3以下の濃度でリンが注入されたＮ＋層を形成したことを特徴とする双方向フォトサイリスタチップ。
  17. 請求項１に記載の双方向フォトサイリスタチップにおいて、
    請求項４乃至請求項７の何れか一つに記載の双方向フォトサイリスタチップにおけるチャネル分離領域の構成と、
    請求項９に記載の双方向フォトサイリスタチップにおけるＰＮＰＮ部の構成およびショットキーバリアダイオードと、
    請求項１５に記載の双方向フォトサイリスタチップにおけるＮ型シリコン基板裏面のＮ＋層の構成と
    のうちの少なくとも何れか２つを備えたことを特徴とする双方向フォトサイリスタチップ。
  18. 請求項１乃至請求項１７の何れか一つに記載の双方向フォトサイリスタチップと発光ダイオードとで構成されたことを特徴とする光点弧カプラ。
  19. 請求項１８に記載の光点弧カプラとスナバ回路とで構成されたことを特徴とするソリッドステートリレー。
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