JP2004207684A - 双方向フォトサイリスタチップ、光点弧カプラ、および、ソリッドステートリレー - Google Patents
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Abstract
【解決手段】 N型シリコン基板41の幅1杯にチャネル分離領域42を形成し、左側部分40aと右側部分40bとに、アノード拡散領域43とPゲート拡散領域44とカソード拡散領域45とがチャネル分離領域42に平行にN型シリコン基板41の略幅1杯に形成して成るフォトサイリスタを形成し、逆並列に配線する。こうして、チャネル分離領域42によって、転流時における残存正孔のチャネル間移動を制限し、転流失敗を抑制して転流特性を改善する。また、チップがチャネル分離領域42で分割されているにも拘わらず0.2A程度の負荷電流を制御可能な大きな動作電流を得る。すなわち、本双方向フォトサイリスタチップを用いれば、メインサイリスタを省略して安価なSSRを実現できる。
【選択図】図1
Description
図1は、本実施の形態の双方向フォトサイリスタチップにおける概略パターンレイアウトを示し、図2および図3は図1におけるB‐B'矢視断面概略図である。尚、図2は光オン時の状態を示し、図3は光オフ時の電圧反転時(転流時)の状態を示す。
以下、上記チャネル分離領域42,72の具体的構成について説明する。図9は、本実施の形態におけるパシベーション構造を示すチャネル分離領域82付近のN型シリコン基板81の断面図である。本実施の形態におけるチャネル分離領域82は、N型シリコン基板81に穿たれた深さ100μmのダイシング溝82'で構成されている。こうして、左側部分83aのPNPN部と右側部分83bのPNPN部との間に形成されたダイシング溝82'によって、N型シリコン基板81内の少数キャリアである正孔80の移動を制限するのである。また、ダイシング溝82'の側面は荒れているため正孔80がトラップされ易く、ダイシング面で正孔80を再結合させて消滅させる効果も奏する。したがって、例えばCH1がオフした際に、左側部分83aのN型シリコン基板81中に残存している正孔80が右側部分83bへ移動し難くなる。その結果、右側部分83bの正帰還作用によってCH2がオンするという誤動作(転流失敗)を抑制でき、転流特性を改善できるのである。
図10は、本実施の形態におけるパシベーション構造を示すチャネル分離領域92付近のN型シリコン基板91の断面図である。本実施の形態におけるチャネル分離領域92は、N型シリコン基板91上に形成されたリンがドープされた酸素ドープ半絶縁多結晶シリコン膜で構成されている。酸素ドープ半絶縁多結晶シリコン膜にリンをドープすると酸素ドープ半絶縁多結晶シリコン膜内の準位が増大し、その結果シリコン界面準位(Qss)が増大する。そのために、N型シリコン基板91内の少数キャリアである正孔を積極的に消滅させることができ、正孔のライフタイムの低減を促進することができるのである。
図11は、本実施の形態におけるパシベーション構造を示すチャネル分離領域102付近のN型シリコン基板101の断面図である。本実施の形態におけるチャネル分離領域102は、N型シリコン基板101の表面に酸素ドープ半絶縁多結晶シリコン膜を直接形成することによって構成されている。
図12は、本実施の形態におけるパシベーション構造を示すチャネル分離領域112付近のN型シリコン基板111の断面図である。本実施の形態におけるチャネル分離領域112は、N型シリコン基板111の表面に形成されて短絡されたショートダイオードで構成されている。
本実施の形態は、双方向フォトサイリスタチップにおける上記PNPN部を構成するPゲート拡散領域とN型シリコン基板との間に、ショットキーバリアダイオードを形成したものに関する。図13は本実施の形態の双方向フォトサイリスタチップにおける一方のCH側のショットキーバリアダイオード形成部分のパターン図である。また、図14は、図13におけるC‐C'矢視断面図である。また、図15は、本実施の形態の双方向フォトサイリスタチップを用いた光点弧カプラの等価回路図である。
本実施の形態は、ゼロクロス機能を持たせた双方向フォトサイリスタチップに関する。図18は、本実施の形態の双方向フォトサイリスタチップを用いた光点弧カプラの等価回路図である。本実施の形態の双方向フォトサイリスタチップ152は、上記第1実施の形態の双方向フォトサイリスタチップと同様に、PNPトランジスタQ11とNPNトランジスタQ12とを有するCH1側のフォトサイリスタ153と、PNPトランジスタQ13とNPNトランジスタQ14とを有するCH2側のフォトサイリスタ154とを備え、両フォトサイリスタ153,154間には上記第2実施の形態〜第5実施の形態における何れかのチャネル分離領域が形成されている。151はLEDである。
42,72,82,92,102,112,172…チャネル分離領域、
43,76,85,94,104,114,132,173…アノード拡散領域、
44,74,133,174…Pゲート拡散領域、
45,75,134,175…カソード拡散領域、
46,155,157,176…ゲート抵抗、
47…N+層、
56,80,100,110,122…残存正孔、
57,141,151…LED、
58,142,152…双方向フォトサイリスタチップ、
59…光点弧カプラ、
60…スナバ回路、
82'…ダイシング溝、
84,116…N型拡散領域、
87,96,106,118…酸素ドープ半絶縁多結晶シリコン膜、
89,90,98,99,108,109,120,121,137,138,139
…Al電極、
96'96''…リン・酸素ドープ半絶縁多結晶シリコン膜、
115…P型拡散領域
143,144,153,154…フォトサイリスタ、
Q7,Q9,Q11,Q13…PNPトランジスタ、
Q8,Q10,Q12,Q14…NPNトランジスタ、
145,146,159,160…ショットキーバリアダイオード、
156,158…N型FET。
Claims (19)
- 1つの半導体チップの表面に、互いに離間して形成された第1フォトサイリスタ部および第2フォトサイリスタ部と、
上記半導体チップの表面に、略全幅に亙って形成されると共に、上記第1フォトサイリスタ部のチャネルと上記第2フォトサイリスタ部のチャネルとを分離するチャネル分離領域を備えて、
上記チャネル分離領域の延在方向は、上記第1フォトサイリスタ部のチャネルおよび第2フォトサイリスタ部のチャネルの方向と交差する方向であることを特徴とする双方向フォトサイリスタチップ。 - 請求項1に記載の双方向フォトサイリスタチップにおいて、
上記各フォトサイリスタ部は、
第1の導電型を有する第1拡散層と第2の導電型を有する第2拡散層とを含んで成ると共に、
上記チャネル分離領域を挟んで、上記各拡散層を上記チャネル分離領域に並行にして配列されている
ことを特徴とする双方向フォトサイリスタチップ。 - 請求項2に記載の双方向フォトサイリスタチップにおいて、
上記第1フォトサイリスタ部の第1拡散層と第2フォトサイリスタ部の第2拡散層とが電気的に接続される一方、上記第1フォトサイリスタ部の第2拡散層と上記第2フォトサイリスタ部の第1拡散層とが電気的に接続されていることを特徴とする双方向フォトサイリスタチップ。 - 請求項1に記載の双方向フォトサイリスタチップにおいて、
上記チャネル分離領域は、上記半導体チップの表面に形成されたダイシング溝で構成されていることを特徴とする双方向フォトサイリスタチップ。 - 請求項1に記載の双方向フォトサイリスタチップにおいて、
上記半導体チップはN型シリコン基板で構成され、
上記チャネル分離領域は、上記N型シリコン基板の表面に形成されたリンがドープされた酸素ドープ半絶縁多結晶シリコン膜を含んで構成されていることを特徴とする双方向フォトサイリスタチップ。 - 請求項1に記載の双方向フォトサイリスタチップにおいて、
上記半導体チップはN型シリコン基板で構成され、
上記チャネル分離領域は、上記N型シリコン基板の表面に接触して形成された酸素ドープ半絶縁多結晶シリコン膜を含んで構成されていることを特徴とする双方向フォトサイリスタチップ。 - 請求項1に記載の双方向フォトサイリスタチップにおいて、
上記チャネル分離領域は、上記半導体チップの表面に形成されたショートダイオードを含んで構成されたことを特徴とする双方向フォトサイリスタチップ。 - 請求項1に記載の双方向フォトサイリスタチップにおいて、
上記各フォトサイリスタ部は、アノード拡散領域とカソード拡散領域とを有しており、
上記アノード拡散領域は、上記カソード拡散領域よりもチャネル分離領域側に配置されていることを特徴とする双方向フォトサイリスタチップ。 - 請求項1に記載の双方向フォトサイリスタチップにおいて、
上記各フォトサイリスタ部は、アノード拡散領域とゲート受光部拡散領域とカソード拡散領域とを有しており、
上記ゲート受光部拡散領域は、上記アノード拡散領域よりもチャネル分離領域側に配置されていることを特徴とする双方向フォトサイリスタチップ。 - 請求項1に記載の双方向フォトサイリスタチップにおいて、
上記各フォトサイリスタ部は、N型またはP型のうち一方の導電型を持つアノード拡散領域と、N型またはP型のうち他方の導電型を持つ基板と、上記アノード拡散領域に対向する上記一方の導電型を持つゲート拡散領域と、このゲート拡散領域内に上記アノード拡散領域に対向して形成され上記他方の導電型を持つカソード拡散領域とを含むPNPN部を有しており、
上記PNPN部を構成するゲート拡散領域と基板との間に形成されたショットキーバリアダイオードを備えていることを特徴とする双方向フォトサイリスタチップ。 - 請求項10に記載された双方向フォトサイリスタチップにおいて、
上記ショットキーバリアダイオードは、上記カソード拡散領域に対向すると共に、上記カソード拡散領域と同じ長さで所定の幅に形成されていることを特徴とする双方向フォトサイリスタチップ。 - 請求項11に記載された双方向フォトサイリスタチップにおいて、
上記ショットキーバリアダイオードの幅を変更することによって、上記ショットキーバリアダイオードの面積を変え、
上記ショットキーバリアダイオードの面積を変更することによって、上記ショットキーバリアダイオードの順方向電圧が制御可能になっていることを特徴とする双方向フォトサイリスタチップ。 - 請求項12に記載された双方向フォトサイリスタチップにおいて、
上記ショットキーバリアダイオードの幅は、上記ショットキーバリアダイオードの順方向電圧が上記フォトサイリスタ部のゲート拡散領域と基板との間の順方向電圧よりも20mV以上低い値になるように設定されていることを特徴とする双方向フォトサイリスタチップ。 - 請求項12に記載された双方向フォトサイリスタチップにおいて、
上記ショットキーバリアダイオードゲートを挟む2つの拡散領域の間隔は、上記ショットキーバリアダイオードが耐圧以内でピンチオフできる距離に設定されていることを特徴とする双方向フォトサイリスタチップ。 - 請求項1に記載の双方向フォトサイリスタチップにおいて、
上記各フォトサイリスタ部は、N型またはP型のうち一方の導電型を持つアノード拡散領域と、N型またはP型のうち他方の導電型を持つ基板と、上記アノード拡散領域に対向する上記一方の導電型を持つゲート拡散領域と、このゲート拡散領域内に上記アノード拡散領域に対向して形成され上記他方の導電型を持つカソード拡散領域とを含むPNPN部を有しており、
上記カソード拡散領域とゲート拡散領域と基板とでなると共に上記PNPN部を構成するNPNトランジスタのベースとエミッタ電極との間に、ゲート抵抗とスイッチング素子とを並列に接続し、
上記スイッチング素子の制御端子を、上記アノード拡散領域と基板とゲート拡散領域とでなると共に上記PNPN部を構成するPNPトランジスタのベースに接続したことを特徴とする双方向フォトサイリスタチップ。 - 請求項1に記載の双方向フォトサイリスタチップにおいて、
上記半導体チップはN型シリコン基板で構成され、
上記N型シリコン基板の裏面には、1015cm-3以上且つ1018cm-3以下の濃度でリンが注入されたN+層を形成したことを特徴とする双方向フォトサイリスタチップ。 - 請求項1に記載の双方向フォトサイリスタチップにおいて、
請求項4乃至請求項7の何れか一つに記載の双方向フォトサイリスタチップにおけるチャネル分離領域の構成と、
請求項9に記載の双方向フォトサイリスタチップにおけるPNPN部の構成およびショットキーバリアダイオードと、
請求項15に記載の双方向フォトサイリスタチップにおけるN型シリコン基板裏面のN+層の構成と
のうちの少なくとも何れか2つを備えたことを特徴とする双方向フォトサイリスタチップ。 - 請求項1乃至請求項17の何れか一つに記載の双方向フォトサイリスタチップと発光ダイオードとで構成されたことを特徴とする光点弧カプラ。
- 請求項18に記載の光点弧カプラとスナバ回路とで構成されたことを特徴とするソリッドステートリレー。
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