JPH08264755A - 半導体素子、ラテラル型トライアック、およびラテラル型フォトトライアック - Google Patents
半導体素子、ラテラル型トライアック、およびラテラル型フォトトライアックInfo
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- JPH08264755A JPH08264755A JP7065870A JP6587095A JPH08264755A JP H08264755 A JPH08264755 A JP H08264755A JP 7065870 A JP7065870 A JP 7065870A JP 6587095 A JP6587095 A JP 6587095A JP H08264755 A JPH08264755 A JP H08264755A
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Abstract
(57)【要約】
【目的】 ラテラル型のフォトトライアックにおいて、
チップ形状を大型化することなく、転流特性を大幅に改
善する。 【構成】 同一チップ内に設けられている一対のチャン
ネルＣＨ1，ＣＨ2の各ゲート領域３1，３2が、各チャン
ネルＣＨ1，ＣＨ2のアノード領域２1，２2の対向間位置
よりも外側に配置されている。
チップ形状を大型化することなく、転流特性を大幅に改
善する。 【構成】 同一チップ内に設けられている一対のチャン
ネルＣＨ1，ＣＨ2の各ゲート領域３1，３2が、各チャン
ネルＣＨ1，ＣＨ2のアノード領域２1，２2の対向間位置
よりも外側に配置されている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板の表面に少
なくともアノード領域と、ゲート領域と、カソード領域
とからなるチャンネルを２つ形成してなる半導体素子に
関する。
なくともアノード領域と、ゲート領域と、カソード領域
とからなるチャンネルを２つ形成してなる半導体素子に
関する。
【０００２】
【従来の技術】この種の半導体素子の一例として、フォ
トトライアックの回路図を図４に示す。
トトライアックの回路図を図４に示す。
【０００３】同図において、Ｔ1，Ｔ2は外部接続端子、
ＣＨ1は第１チャンネル、ＣＨ2は第２チャンネルであ
る。
ＣＨ1は第１チャンネル、ＣＨ2は第２チャンネルであ
る。
【０００４】第１チャンネルＣＨ1は、ＰＮＰ型トラン
ジスタＱ11、ＮＰＮ型トランジスタＱ12、ゲート端子Ｇ
1、およびゲート抵抗Ｒ1からなる。同様に、第２チャン
ネルＣＨ2は、ＰＮＰ型トランジスタＱ21、ＮＰＮ型ト
ランジスタＱ22、ゲート端子Ｇ2、およびゲート抵抗Ｒ2
からなる。
ジスタＱ11、ＮＰＮ型トランジスタＱ12、ゲート端子Ｇ
1、およびゲート抵抗Ｒ1からなる。同様に、第２チャン
ネルＣＨ2は、ＰＮＰ型トランジスタＱ21、ＮＰＮ型ト
ランジスタＱ22、ゲート端子Ｇ2、およびゲート抵抗Ｒ2
からなる。
【０００５】ここで、第１チャンネルＣＨ1が動作する
ときには、一方の外部接続端子Ｔ1はアノードになり、
他方の外部接続端子Ｔ2はカソードとなる。逆に、第２
チャンネルＣＨ2が動作するときには、一方の外部接続
端子Ｔ1はカソードになり、他方の外部接続端子Ｔ2はア
ノードとなる。そして、各チャンネルＣＨ1，ＣＨ2のゲ
ート端子Ｇ1，Ｇ2には、光信号が入力されるようになっ
ている。
ときには、一方の外部接続端子Ｔ1はアノードになり、
他方の外部接続端子Ｔ2はカソードとなる。逆に、第２
チャンネルＣＨ2が動作するときには、一方の外部接続
端子Ｔ1はカソードになり、他方の外部接続端子Ｔ2はア
ノードとなる。そして、各チャンネルＣＨ1，ＣＨ2のゲ
ート端子Ｇ1，Ｇ2には、光信号が入力されるようになっ
ている。
【０００６】外部接続端子Ｔ1，Ｔ2には交流電圧が印加
されるが、ある時相において、たとえば、いま一方の外
部接続端子Ｔ1に正極、他方の外部接続端子Ｔ2には負極
の電圧が印加されたものとする。
されるが、ある時相において、たとえば、いま一方の外
部接続端子Ｔ1に正極、他方の外部接続端子Ｔ2には負極
の電圧が印加されたものとする。
【０００７】すると、一方の外部接続端子Ｔ1はアノー
ド、他方の外部接続端子Ｔ2はカソードとなり、第１チ
ャンネルＣＨ1のＰＮＰ型トランジスタＱ11のベース・
エミッタ間には順方向電圧が加わるが、ＮＰＮ型トラン
ジスタＱ12のコレクタ・ベース間には逆バイアスの電圧
が加わるため、このトランジスタＱ12は動作しない。
ド、他方の外部接続端子Ｔ2はカソードとなり、第１チ
ャンネルＣＨ1のＰＮＰ型トランジスタＱ11のベース・
エミッタ間には順方向電圧が加わるが、ＮＰＮ型トラン
ジスタＱ12のコレクタ・ベース間には逆バイアスの電圧
が加わるため、このトランジスタＱ12は動作しない。
【０００８】そこで、このとき、ゲート端子Ｇ1に光信
号が入力されると、ＮＰＮ型トランジスタＱ12のベース
に電流が流れてこのトランジスタＱ12がオンし、その結
果、ＰＮＰ型トランジスタＱ11のベースにも電流が流れ
てこのトランジスタＱ11がオンする。すると、このＰＮ
Ｐ型トランジスタＱ11のコレクタ電流がＮＰＮ型トラン
ジスタＱ12のベース電流として流れ込むため、このトラ
ンジスタＱ12が確実にオンし、第１チャンネルＣＨ1が
動作状態となる。
号が入力されると、ＮＰＮ型トランジスタＱ12のベース
に電流が流れてこのトランジスタＱ12がオンし、その結
果、ＰＮＰ型トランジスタＱ11のベースにも電流が流れ
てこのトランジスタＱ11がオンする。すると、このＰＮ
Ｐ型トランジスタＱ11のコレクタ電流がＮＰＮ型トラン
ジスタＱ12のベース電流として流れ込むため、このトラ
ンジスタＱ12が確実にオンし、第１チャンネルＣＨ1が
動作状態となる。
【０００９】この現象は、第２チャンネルＣＨ2の動作
についても同様である。
についても同様である。
【００１０】図５および図６は、図４の回路を半導体基
板の片面上に形成したフォトトライアック(特に、非ゼ
ロクロス型のもの)の具体的な構成を示したものであ
り、図５は平面図、図６は図５のＡ−Ａ線に沿う断面図
である。
板の片面上に形成したフォトトライアック(特に、非ゼ
ロクロス型のもの)の具体的な構成を示したものであ
り、図５は平面図、図６は図５のＡ−Ａ線に沿う断面図
である。
【００１１】シリコンのＮ型基板１の表面には、ボロン
を不純物として拡散することにより、それぞれ一対のア
ノード領域２1，２2、Ｐ型のゲート領域３1，３2、およ
び抵抗領域６1，６2が形成されている。また、各ゲート
領域３1，３2の内部には、リンを不純物として拡散する
ことにより、カソード領域４1，４2が形成されている。
また、チップの周辺には、チャンネルストッパとしてＮ
型拡散領域５が形成されている。
を不純物として拡散することにより、それぞれ一対のア
ノード領域２1，２2、Ｐ型のゲート領域３1，３2、およ
び抵抗領域６1，６2が形成されている。また、各ゲート
領域３1，３2の内部には、リンを不純物として拡散する
ことにより、カソード領域４1，４2が形成されている。
また、チップの周辺には、チャンネルストッパとしてＮ
型拡散領域５が形成されている。
【００１２】７はシリコン酸化膜、８はアルミ電極、９
1，９2はアルミなどでできたメタル配線である。なお、
図５の平面図では図面を簡潔にするためメタル配線を省
略して示している。
1，９2はアルミなどでできたメタル配線である。なお、
図５の平面図では図面を簡潔にするためメタル配線を省
略して示している。
【００１３】ここで、図５および図６の右側にあるアノ
ード領域２1、Ｎ型基板１、およびゲート領域３1によっ
て、図４の第１チャンネルＣＨ1のＰＮＰ型トランジス
タＱ11が、Ｎ型基板１、ゲート領域３1、およびカソー
ド領域４1によって、図４の第１チャンネルＣＨ1のＮＰ
Ｎ型トランジスタＱ12がそれぞれ構成される。同様に、
図中左側にあるアノード領域２2、Ｎ型基板１、および
ゲート領域３2によって、図４の第２チャンネルＣＨ2の
ＰＮＰ型トランジスタＱ21が、Ｎ型基板１、ゲート領域
３2、およびカソード領域４2によって、図４の第２チャ
ンネルＣＨ2のＮＰＮ型トランジスタＱ22がそれぞれ構
成される。また、各ゲート領域３1，３2が図４のゲート
端子Ｇ1，Ｇ2に、抵抗領域６1，６2が図４のゲート抵抗
Ｒ1，Ｒ2にそれぞれ相当する。
ード領域２1、Ｎ型基板１、およびゲート領域３1によっ
て、図４の第１チャンネルＣＨ1のＰＮＰ型トランジス
タＱ11が、Ｎ型基板１、ゲート領域３1、およびカソー
ド領域４1によって、図４の第１チャンネルＣＨ1のＮＰ
Ｎ型トランジスタＱ12がそれぞれ構成される。同様に、
図中左側にあるアノード領域２2、Ｎ型基板１、および
ゲート領域３2によって、図４の第２チャンネルＣＨ2の
ＰＮＰ型トランジスタＱ21が、Ｎ型基板１、ゲート領域
３2、およびカソード領域４2によって、図４の第２チャ
ンネルＣＨ2のＮＰＮ型トランジスタＱ22がそれぞれ構
成される。また、各ゲート領域３1，３2が図４のゲート
端子Ｇ1，Ｇ2に、抵抗領域６1，６2が図４のゲート抵抗
Ｒ1，Ｒ2にそれぞれ相当する。
【００１４】そして、図４に示した回路図の通りに、各
部がメタル配線９1，９2で互いに接続されている。
部がメタル配線９1，９2で互いに接続されている。
【００１５】たとえば、第１チャンネルＣＨ1に着目す
ると、ＰＮＰトランジスタＱ11のエミッタ側がメタル配
線９1を介して一方の外部接続端子Ｔ1に接続されてい
る。また、ＮＰＮトランジスタＱ12のエミッタ側がメタ
ル配線９2を介して他方の外部接続端子Ｔ2に接続される
とともに、アノード領域２2に連なる抵抗領域６1を介し
てゲート領域３1に接続されている。
ると、ＰＮＰトランジスタＱ11のエミッタ側がメタル配
線９1を介して一方の外部接続端子Ｔ1に接続されてい
る。また、ＮＰＮトランジスタＱ12のエミッタ側がメタ
ル配線９2を介して他方の外部接続端子Ｔ2に接続される
とともに、アノード領域２2に連なる抵抗領域６1を介し
てゲート領域３1に接続されている。
【００１６】
【発明が解決しようとする課題】ところで、上記構成の
ラテラル型のフォトトライアックにおいては、第１、第
２の各チャンネルＣＨ1，ＣＨ2のゲート領域３1，３2が
所定の間隔xを存して直接に対向配置された構造である
ので、双方の干渉によって転流特性が悪いという問題が
ある。
ラテラル型のフォトトライアックにおいては、第１、第
２の各チャンネルＣＨ1，ＣＨ2のゲート領域３1，３2が
所定の間隔xを存して直接に対向配置された構造である
ので、双方の干渉によって転流特性が悪いという問題が
ある。
【００１７】すなわち、いま、交流の半サイクルで、一
方の外部接続端子Ｔ1に正極、他方の外部接続端子Ｔ2に
は負極の電圧が印加されたとしたとき、この状態で、ゲ
ート端子Ｇ1(ゲート領域３1)に光信号が入力されると、
前述のごとく第１チャンネルＣＨ1が動作してオン状態
となる。そして、このオン状態では、正孔や電子のキャ
リアが存在する。
方の外部接続端子Ｔ1に正極、他方の外部接続端子Ｔ2に
は負極の電圧が印加されたとしたとき、この状態で、ゲ
ート端子Ｇ1(ゲート領域３1)に光信号が入力されると、
前述のごとく第１チャンネルＣＨ1が動作してオン状態
となる。そして、このオン状態では、正孔や電子のキャ
リアが存在する。
【００１８】しかし、ゲート端子Ｇ1(ゲート領域３1)へ
の光信号の入射が無くなれば、第１チャンネルＣＨ1は
オフ状態となるので、一般には短時間の内にキャリアは
消滅するはずであるが、外部接続端子Ｔ1，Ｔ2に印加さ
れる電圧がある程度大きい場合には、第１チャンネルＣ
Ｈ1のオン状態で存在していたキャリアが、交流の次の
半サイクルまで転流する間に消滅しきれなくなる。
の光信号の入射が無くなれば、第１チャンネルＣＨ1は
オフ状態となるので、一般には短時間の内にキャリアは
消滅するはずであるが、外部接続端子Ｔ1，Ｔ2に印加さ
れる電圧がある程度大きい場合には、第１チャンネルＣ
Ｈ1のオン状態で存在していたキャリアが、交流の次の
半サイクルまで転流する間に消滅しきれなくなる。
【００１９】そして、特に、従来のように各チャンネル
ＣＨ1，ＣＨ2のゲート領域３1，３2の間隔xが狭い場合
には、交流の次の半サイクルで一方の外部接続端子Ｔ1
に負極、他方の外部接続端子Ｔ2には正極の電圧が印加
された状態になると、この残留していたキャリアが、ゲ
ート端子Ｇ2(ゲート領域３2)に容易に流れ込む。その結
果、このゲート端子Ｇ2(ゲート領域３2)には光信号が入
射されていないにもかかわらず、第２チャンネルＣＨ2
が誤って動作してしまうという不都合を生じる。
ＣＨ1，ＣＨ2のゲート領域３1，３2の間隔xが狭い場合
には、交流の次の半サイクルで一方の外部接続端子Ｔ1
に負極、他方の外部接続端子Ｔ2には正極の電圧が印加
された状態になると、この残留していたキャリアが、ゲ
ート端子Ｇ2(ゲート領域３2)に容易に流れ込む。その結
果、このゲート端子Ｇ2(ゲート領域３2)には光信号が入
射されていないにもかかわらず、第２チャンネルＣＨ2
が誤って動作してしまうという不都合を生じる。
【００２０】そのため、図５および図６に示した従来の
フォトトライアックの構成においては、図３の白丸で示
すように、小さな電圧値(したがって小さな電流値)でも
残留したキャリアによって他方のチャンネルがオン状態
になって電流が流れ、転流特性が悪い結果となってい
た。
フォトトライアックの構成においては、図３の白丸で示
すように、小さな電圧値(したがって小さな電流値)でも
残留したキャリアによって他方のチャンネルがオン状態
になって電流が流れ、転流特性が悪い結果となってい
た。
【００２１】各チャンネルＣＨ1，ＣＨ2のゲート領域３
1，３2へのキャリアの相互の流れ込みを防止するには、
両ゲート領域３1，３2間の距離xを広げればよいが、単
に間隔xを広げただけでは、フォトトライアック全体の
チップ形状が大きくなってしまい、チップの小型化を図
る上で得策でない。
1，３2へのキャリアの相互の流れ込みを防止するには、
両ゲート領域３1，３2間の距離xを広げればよいが、単
に間隔xを広げただけでは、フォトトライアック全体の
チップ形状が大きくなってしまい、チップの小型化を図
る上で得策でない。
【００２２】本発明は、上記の問題点を解決するために
なされたもので、チップ形状を大型化することなく、転
流特性を大幅に改善することを課題とする。
なされたもので、チップ形状を大型化することなく、転
流特性を大幅に改善することを課題とする。
【００２３】
【課題を解決するための手段】本発明は、上記の課題を
解決するため、次の構成を採る。
解決するため、次の構成を採る。
【００２４】すなわち、請求項１記載の発明では、半導
体基板表面に少なくともアノード領域と、ゲート領域
と、カソード領域とからなるチャンネルを２つ形成され
てなる半導体素子において、両アノード領域同士が対向
されて形成され、かつ、前記両ゲート領域同士は、前記
両アノード領域を間にして外側に配置されて形成されて
いる。
体基板表面に少なくともアノード領域と、ゲート領域
と、カソード領域とからなるチャンネルを２つ形成され
てなる半導体素子において、両アノード領域同士が対向
されて形成され、かつ、前記両ゲート領域同士は、前記
両アノード領域を間にして外側に配置されて形成されて
いる。
【００２５】請求項２記載の発明では、半導体基板表面
に少なくともアノード領域と、ゲート領域と、カソード
領域とからなるラテラル型サイリスタを逆並列に接続し
て２つのチャンネルで構成されるラテラル型トライアッ
クにおいて、両アノード領域同士が対向されて配置さ
れ、かつ、前記両ゲート領域同士は、前記両アノード領
域を間にして外側に配置されて形成されている。
に少なくともアノード領域と、ゲート領域と、カソード
領域とからなるラテラル型サイリスタを逆並列に接続し
て２つのチャンネルで構成されるラテラル型トライアッ
クにおいて、両アノード領域同士が対向されて配置さ
れ、かつ、前記両ゲート領域同士は、前記両アノード領
域を間にして外側に配置されて形成されている。
【００２６】請求項３記載の発明では、半導体基板表面
に少なくともアノード領域と、ゲート領域と、カソード
領域とからなるラテラル型フォトサイリスタを逆並列に
接続して２つのチャンネルで構成されるラテラル型フォ
トトライアックにおいて、前記両アノード領域同士が対
向されて配置され、かつ、前記両ゲート領域同士は、前
記両アノード領域を間にして外側に配置されて形成され
ている。
に少なくともアノード領域と、ゲート領域と、カソード
領域とからなるラテラル型フォトサイリスタを逆並列に
接続して２つのチャンネルで構成されるラテラル型フォ
トトライアックにおいて、前記両アノード領域同士が対
向されて配置され、かつ、前記両ゲート領域同士は、前
記両アノード領域を間にして外側に配置されて形成され
ている。
【００２７】請求項４記載の発明では、半導体基板表面
に不純物拡散によってアノード領域、ゲート領域と、ゲ
ート抵抗が形成され、このゲート領域内に他の不純物拡
散によってカソード領域が形成されるとともに、半導体
基板、アノード領域、ゲート領域によってＰＮＰ型トラ
ンジスタが、半導体基板、ゲート領域、カソード領域に
よってＮＰＮ型トランジスタが構成されてなるラテラル
型フォトサイリスタを逆並列に接続して２つのチャンネ
ルで構成されるラテラル型フォトトライアックにおい
て、前記半導体基板内で前記両チャンネルそれぞれのア
ノード領域同士が対向されて形成され、かつ、前記両チ
ャンネルそれぞれのゲート領域同士は、前記両アノード
領域を間にして外側に配置されて形成されている。
に不純物拡散によってアノード領域、ゲート領域と、ゲ
ート抵抗が形成され、このゲート領域内に他の不純物拡
散によってカソード領域が形成されるとともに、半導体
基板、アノード領域、ゲート領域によってＰＮＰ型トラ
ンジスタが、半導体基板、ゲート領域、カソード領域に
よってＮＰＮ型トランジスタが構成されてなるラテラル
型フォトサイリスタを逆並列に接続して２つのチャンネ
ルで構成されるラテラル型フォトトライアックにおい
て、前記半導体基板内で前記両チャンネルそれぞれのア
ノード領域同士が対向されて形成され、かつ、前記両チ
ャンネルそれぞれのゲート領域同士は、前記両アノード
領域を間にして外側に配置されて形成されている。
【００２８】請求項５記載の発明では、請求項３または
４に記載のラテラル型フォトトライアックにおいて、両
ゲート領域同士の対向距離が転流特性に応じて所定距離
に設定されている。
４に記載のラテラル型フォトトライアックにおいて、両
ゲート領域同士の対向距離が転流特性に応じて所定距離
に設定されている。
【００２９】
【作用】上記構成において、パターンレイアウトを変更
することにより、両チャンネルのゲート領域の間隔を広
げることができる。しかも、ゲート領域の間にアノード
領域が位置することから、一方のチャンネルの動作で残
留していたキャリアが逆チャンネル側のゲート領域に流
れ込み難くなる。このため、誤動作が防止されて転流特
性が大幅に改善される。
することにより、両チャンネルのゲート領域の間隔を広
げることができる。しかも、ゲート領域の間にアノード
領域が位置することから、一方のチャンネルの動作で残
留していたキャリアが逆チャンネル側のゲート領域に流
れ込み難くなる。このため、誤動作が防止されて転流特
性が大幅に改善される。
【００３０】
【実施例】図１は本発明の実施例に係るラテラル型のフ
ォトトライアック(特に非ゼロクロス型のもの)を半導体
基板上に形成した場合の平面図、図２は図１のＡ−Ａ線
に沿う断面図であり、図５および図６に示した従来例に
対応する部分には同一の符号を付す。
ォトトライアック(特に非ゼロクロス型のもの)を半導体
基板上に形成した場合の平面図、図２は図１のＡ−Ａ線
に沿う断面図であり、図５および図６に示した従来例に
対応する部分には同一の符号を付す。
【００３１】図１および図２において、１はシリコンの
Ｎ型基板、２1，２2はフォトトライアックのアノード領
域、３1，３2はＰ型のゲート領域、４1，４2は各ゲート
領域３1，３2の内部に形成されたカソード領域、６1，
６2は抵抗領域、５はチップの周辺にチャンネルストッ
パとして形成されたＮ型拡散領域、７はシリコン酸化
膜、８はアルミ電極、９1，９2はアルミなどのメタル配
線であり、これらは、図５および図６の構成にそれぞれ
対応している。なお、図１の平面図ではメタル配線を省
略して示している。
Ｎ型基板、２1，２2はフォトトライアックのアノード領
域、３1，３2はＰ型のゲート領域、４1，４2は各ゲート
領域３1，３2の内部に形成されたカソード領域、６1，
６2は抵抗領域、５はチップの周辺にチャンネルストッ
パとして形成されたＮ型拡散領域、７はシリコン酸化
膜、８はアルミ電極、９1，９2はアルミなどのメタル配
線であり、これらは、図５および図６の構成にそれぞれ
対応している。なお、図１の平面図ではメタル配線を省
略して示している。
【００３２】この実施例の特徴は、図４に示した回路図
の構成は何ら変更することなく、従来のパターンレイア
ウトのみを変更した点にある。
の構成は何ら変更することなく、従来のパターンレイア
ウトのみを変更した点にある。
【００３３】すなわち、本例では、一対のチャンネルＣ
Ｈ1，ＣＨ2の各ゲート領域３1，３2が、各チャンネルＣ
Ｈ1，ＣＨ2のアノード領域２1，２2の対向間位置よりも
外側にくるように配置されている。
Ｈ1，ＣＨ2の各ゲート領域３1，３2が、各チャンネルＣ
Ｈ1，ＣＨ2のアノード領域２1，２2の対向間位置よりも
外側にくるように配置されている。
【００３４】この場合も、図１および図２の左側にある
アノード領域２1、Ｎ型基板１、およびゲート領域３1に
よって、図４の第１チャンネルＣＨ1のＰＮＰ型トラン
ジスタＱ11が、Ｎ型基板１、ゲート領域３1、およびカ
ソード領域４1によって、図４の第１チャンネルＣＨ1の
ＮＰＮ型トランジスタＱ12がそれぞれ構成される。同様
に、図中右側にあるアノード領域２2、Ｎ型基板１、お
よびゲート領域３2によって、図４の第２チャンネルＣ
Ｈ2のＰＮＰ型トランジスタＱ21が、Ｎ型基板１、ゲー
ト領域３2、およびカソード領域４2によって、図４の第
２チャンネルＣＨ2のＮＰＮ型トランジスタＱ22がそれ
ぞれ構成される。また、各ゲート領域３1，３2が図４の
ゲート端子Ｇ1，Ｇ2に、抵抗領域６1，６2が図４のゲー
ト抵抗Ｒ1，Ｒ2にそれぞれ相当する。
アノード領域２1、Ｎ型基板１、およびゲート領域３1に
よって、図４の第１チャンネルＣＨ1のＰＮＰ型トラン
ジスタＱ11が、Ｎ型基板１、ゲート領域３1、およびカ
ソード領域４1によって、図４の第１チャンネルＣＨ1の
ＮＰＮ型トランジスタＱ12がそれぞれ構成される。同様
に、図中右側にあるアノード領域２2、Ｎ型基板１、お
よびゲート領域３2によって、図４の第２チャンネルＣ
Ｈ2のＰＮＰ型トランジスタＱ21が、Ｎ型基板１、ゲー
ト領域３2、およびカソード領域４2によって、図４の第
２チャンネルＣＨ2のＮＰＮ型トランジスタＱ22がそれ
ぞれ構成される。また、各ゲート領域３1，３2が図４の
ゲート端子Ｇ1，Ｇ2に、抵抗領域６1，６2が図４のゲー
ト抵抗Ｒ1，Ｒ2にそれぞれ相当する。
【００３５】そして、図４に示した回路図の通りに、各
部がメタル配線９1，９2で互いに接続される。
部がメタル配線９1，９2で互いに接続される。
【００３６】たとえば、第１チャンネルＣＨ1に着目す
ると、ＰＮＰトランジスタＱ11のエミッタ側がメタル配
線９1を介して一方の外部接続端子Ｔ1に接続されてい
る。また、ＮＰＮトランジスタＱ12のエミッタ側がメタ
ル配線９2を介して他方の外部接続端子Ｔ2に接続される
とともに、アノード領域２2に連なる抵抗領域６1を介し
てゲート領域３1に接続されている。
ると、ＰＮＰトランジスタＱ11のエミッタ側がメタル配
線９1を介して一方の外部接続端子Ｔ1に接続されてい
る。また、ＮＰＮトランジスタＱ12のエミッタ側がメタ
ル配線９2を介して他方の外部接続端子Ｔ2に接続される
とともに、アノード領域２2に連なる抵抗領域６1を介し
てゲート領域３1に接続されている。
【００３７】したがって、このフォトトライアックの基
本動作は、従来例で説明した場合と全く同じであるが、
両チャンネルＣＨ1，ＣＨ2の各ゲート領域３1，３2の内
側にアノード領域２1，２2が位置し、これにより、ゲー
ト領域３1，３2の間隔xを広げることができる。
本動作は、従来例で説明した場合と全く同じであるが、
両チャンネルＣＨ1，ＣＨ2の各ゲート領域３1，３2の内
側にアノード領域２1，２2が位置し、これにより、ゲー
ト領域３1，３2の間隔xを広げることができる。
【００３８】このため、いま、交流の半サイクルで、一
方の外部接続端子Ｔ1に正極、他方の外部接続端子Ｔ2に
は負極の電圧が印加された状態で、ゲート端子Ｇ1(ゲー
ト領域３1)に光信号が入力されて第１チャンネルＣＨ1
が動作すると、正孔や電子のキャリアが存在し、このキ
ャリアが次の交流の半サイクルに転流する間に消滅しき
れなくなっても、各チャンネルＣＨ1，ＣＨ2のゲート領
域３1，３2の間隔xが広いので、この残留していたキャ
リアは、ゲート端子Ｇ2(ゲート領域３2)に殆ど流れ込ま
なくなる。したがって、従来のように、ゲート端子Ｇ2
には光信号が入射されていないにもかかわらず、第２チ
ャンネルＣＨ2が誤って動作してしまうというといった
ことは生じない。
方の外部接続端子Ｔ1に正極、他方の外部接続端子Ｔ2に
は負極の電圧が印加された状態で、ゲート端子Ｇ1(ゲー
ト領域３1)に光信号が入力されて第１チャンネルＣＨ1
が動作すると、正孔や電子のキャリアが存在し、このキ
ャリアが次の交流の半サイクルに転流する間に消滅しき
れなくなっても、各チャンネルＣＨ1，ＣＨ2のゲート領
域３1，３2の間隔xが広いので、この残留していたキャ
リアは、ゲート端子Ｇ2(ゲート領域３2)に殆ど流れ込ま
なくなる。したがって、従来のように、ゲート端子Ｇ2
には光信号が入射されていないにもかかわらず、第２チ
ャンネルＣＨ2が誤って動作してしまうというといった
ことは生じない。
【００３９】また、ゲート領域３1，３2よりも内側にア
ノード領域２1，２2が配置されているから、第１チャン
ネルＣＨ1のゲート領域３1の残留キャリアは、アノード
領域２1にも飛び込むことになる。この場合、このアノ
ード領域２1はＮＰＮ型トランジスタＱ12を構成してい
て電荷的には同じであり、このＮＰＮ型トランジスタＱ
12で増幅されずにキャンセルされてしまう。
ノード領域２1，２2が配置されているから、第１チャン
ネルＣＨ1のゲート領域３1の残留キャリアは、アノード
領域２1にも飛び込むことになる。この場合、このアノ
ード領域２1はＮＰＮ型トランジスタＱ12を構成してい
て電荷的には同じであり、このＮＰＮ型トランジスタＱ
12で増幅されずにキャンセルされてしまう。
【００４０】したがって、一方のチャンネル(ここでは
第１チャンネルＣＨ1)のゲート領域３1から他方のチャ
ンネル(ここでは第２チャンネルＣＨ2)のゲート領域３2
に飛び込む残留キャリアはその分減少するから、ゲート
領域３1，３2間の距離xも一層短縮できるし、また、一
層他方のチャンネルＣＨ2のゲート領域３2に残留キャリ
アが流れ込まなくなり、転流特性が一層改善される。
第１チャンネルＣＨ1)のゲート領域３1から他方のチャ
ンネル(ここでは第２チャンネルＣＨ2)のゲート領域３2
に飛び込む残留キャリアはその分減少するから、ゲート
領域３1，３2間の距離xも一層短縮できるし、また、一
層他方のチャンネルＣＨ2のゲート領域３2に残留キャリ
アが流れ込まなくなり、転流特性が一層改善される。
【００４１】このことは、第２チャンネルＣＨ2が動作
した場合にも全く同様に言えることである。
した場合にも全く同様に言えることである。
【００４２】その結果、図１および図２に示すこの実施
例のフォトトライアックの構成においては、図３の黒丸
で示すように、大きな電圧値(したがって大きな電流値)
を印加した場合に始めて残留したキャリアのために他方
のチャンネルがオン状態になって電流が流れ、それより
も小さな電流値(たとえば従来の白丸で示す電流値)では
残留したキャリアの影響はなく、他方のチャンネルはオ
フ状態のままで電流は流れないので、転流特性は良好と
なる。
例のフォトトライアックの構成においては、図３の黒丸
で示すように、大きな電圧値(したがって大きな電流値)
を印加した場合に始めて残留したキャリアのために他方
のチャンネルがオン状態になって電流が流れ、それより
も小さな電流値(たとえば従来の白丸で示す電流値)では
残留したキャリアの影響はなく、他方のチャンネルはオ
フ状態のままで電流は流れないので、転流特性は良好と
なる。
【００４３】すなわち、従来(図３の白丸)では、両チャ
ンネルＣＨ1，ＣＨ2のゲート領域３1，３2の距離が２０
０μmで、このとき転流特性として１４４mＡであったの
に、本発明(図３の黒丸)では、両チャンネルＣＨ1，Ｃ
Ｈ2のゲート領域３1，３2の距離が６２０μmにできるた
め、このときの転流特性は、１９６mＡとなり、３６％
の向上が図れる。
ンネルＣＨ1，ＣＨ2のゲート領域３1，３2の距離が２０
０μmで、このとき転流特性として１４４mＡであったの
に、本発明(図３の黒丸)では、両チャンネルＣＨ1，Ｃ
Ｈ2のゲート領域３1，３2の距離が６２０μmにできるた
め、このときの転流特性は、１９６mＡとなり、３６％
の向上が図れる。
【００４４】ところで、チップの耐圧を得るためには、
チップ内のチャンネルストッパとしてのＮ型拡散領域５
と各ゲート領域３1，３2との間、アノード領域２1(また
は２2)とゲート領域３1(または３2)の間、あるいはアノ
ード領域２1，２2相互間に、それぞれ一定の距離を確保
する必要がある。
チップ内のチャンネルストッパとしてのＮ型拡散領域５
と各ゲート領域３1，３2との間、アノード領域２1(また
は２2)とゲート領域３1(または３2)の間、あるいはアノ
ード領域２1，２2相互間に、それぞれ一定の距離を確保
する必要がある。
【００４５】たとえば、Ｎ型基板１の濃度が１０14cm-3
で、目標とする耐圧が６００Ｖの場合、約８０μmの空
乏層が広がるので、各領域５、３1、２1，２2，３2の相
互間の距離は、８０μm以上離す必要がある。したがっ
て、各領域３1と２1、２1と２2、２2と３2の３つの間隔
ごとに８０μm必要で、さらに、残留キャリアの流れ込
みがないように確実を見越した距離６０μmとすれば、
各チャンネルＣＨ1，ＣＨ2のゲート領域３1，３2間の距
離を３００μm(＝８０μm×３＋６０μm)以上に設定し
ておけば、各領域５、３1、２1，２2，３2相互の耐圧を
十分に確保した状態で、ゲート領域３1，３2の転流特性
を改善し得るので都合が良い。
で、目標とする耐圧が６００Ｖの場合、約８０μmの空
乏層が広がるので、各領域５、３1、２1，２2，３2の相
互間の距離は、８０μm以上離す必要がある。したがっ
て、各領域３1と２1、２1と２2、２2と３2の３つの間隔
ごとに８０μm必要で、さらに、残留キャリアの流れ込
みがないように確実を見越した距離６０μmとすれば、
各チャンネルＣＨ1，ＣＨ2のゲート領域３1，３2間の距
離を３００μm(＝８０μm×３＋６０μm)以上に設定し
ておけば、各領域５、３1、２1，２2，３2相互の耐圧を
十分に確保した状態で、ゲート領域３1，３2の転流特性
を改善し得るので都合が良い。
【００４６】なお、本例では、非ゼロクロス型のフォト
トライアックについて説明したが、ゼロクロス型のフォ
トトライアックについても、本発明を適用することがで
きるのは勿論である。
トライアックについて説明したが、ゼロクロス型のフォ
トトライアックについても、本発明を適用することがで
きるのは勿論である。
【００４７】また、フォトトライアックに限らず、通常
のトライアックや、さらに半導体基板の表面に少なくと
もアノード領域と、ゲート領域と、カソード領域とから
なるチャンネルを２つ形成されてなる半導体素子に本発
明を広く適用できるものである。
のトライアックや、さらに半導体基板の表面に少なくと
もアノード領域と、ゲート領域と、カソード領域とから
なるチャンネルを２つ形成されてなる半導体素子に本発
明を広く適用できるものである。
【００４８】
【発明の効果】本発明によれば、次の効果を奏する。
【００４９】(１) 従来のパターンレイアウトを変更す
ることにより、チップ形状を大型化することなく、両チ
ャンネルのゲート領域の間隔を広げることができる。こ
のため、一方のチャンネルの動作で残留していたキャリ
アが逆チャンネル側のゲート領域に流れ込み難くなって
誤動作が防止され、転流特性が大幅(たとえば３６％程
度)に改善される。
ることにより、チップ形状を大型化することなく、両チ
ャンネルのゲート領域の間隔を広げることができる。こ
のため、一方のチャンネルの動作で残留していたキャリ
アが逆チャンネル側のゲート領域に流れ込み難くなって
誤動作が防止され、転流特性が大幅(たとえば３６％程
度)に改善される。
【００５０】(２) また、ゲート領域よりも内側にアノ
ード領域が配置されているから、一方のチャンネルのゲ
ート領域の残留キャリアは、そのアノード領域にも飛び
込むことになる。この場合、このアノード領域はＮＰＮ
型トランジスタを構成していて電荷的には同じであり、
このＮＰＮ型トランジスタで増幅されずにキャンセルさ
れてしまう。
ード領域が配置されているから、一方のチャンネルのゲ
ート領域の残留キャリアは、そのアノード領域にも飛び
込むことになる。この場合、このアノード領域はＮＰＮ
型トランジスタを構成していて電荷的には同じであり、
このＮＰＮ型トランジスタで増幅されずにキャンセルさ
れてしまう。
【００５１】したがって、一方のチャンネルのゲート領
域から他方のチャンネルのゲート領域に飛び込む残留キ
ャリアはその分減少するから、ゲート領域間の距離も一
層短縮できるし、また、一層他方のチャンネルのゲート
領域に残留キャリアが流れ込まなくなり、転流特性が改
善される。
域から他方のチャンネルのゲート領域に飛び込む残留キ
ャリアはその分減少するから、ゲート領域間の距離も一
層短縮できるし、また、一層他方のチャンネルのゲート
領域に残留キャリアが流れ込まなくなり、転流特性が改
善される。
【図１】本発明の実施例に係るラテラル型のフォトトラ
イアックを半導体基板上に形成した場合の平面図であ
る。
イアックを半導体基板上に形成した場合の平面図であ
る。
【図２】図１のＡ−Ａ線に沿う断面図である。
【図３】本発明と従来例との転流特性を比較して示す特
性図である。
性図である。
【図４】フォトトライアックの回路図である。
【図５】図４の回路図で示されるラテラル型のフォトト
ライアックを半導体基板上に形成した場合の従来例の平
面図である。
ライアックを半導体基板上に形成した場合の従来例の平
面図である。
【図６】図５のＡ−Ａ線に沿う断面図である。
１…Ｎ型基板、２1，２2…アノード領域、３1，３2…ゲ
ート領域、４1，４2…カソード領域、５…Ｎ型拡散領
域、６1，６2…抵抗領域、７…シリコン酸化膜、８…ア
ルミ電極、９1，９2…メタル配線。
ート領域、４1，４2…カソード領域、５…Ｎ型拡散領
域、６1，６2…抵抗領域、７…シリコン酸化膜、８…ア
ルミ電極、９1，９2…メタル配線。
Claims (5)
- 【請求項１】 半導体基板の表面に少なくともアノード
領域と、ゲート領域と、カソード領域とからなるチャン
ネルを２つ形成されてなる半導体素子において、 前記両アノード領域同士が対向されて形成され、かつ、
前記両ゲート領域同士は、前記両アノード領域を間にし
て外側に配置されて形成されていることを特徴とする半
導体素子。 - 【請求項２】 半導体基板表面に少なくともアノード領
域と、ゲート領域と、カソード領域とからなるラテラル
型サイリスタを逆並列に接続して２つのチャンネルで構
成されるラテラル型トライアックにおいて、 前記両アノード領域同士が対向されて配置され、かつ、
前記両ゲート領域同士は、前記両アノード領域を間にし
て外側に配置されて形成されていることを特徴とするラ
テラル型トライアック。 - 【請求項３】 半導体基板表面に少なくともアノード領
域と、ゲート領域と、カソード領域とからなるラテラル
型フォトサイリスタを逆並列に接続して２つのチャンネ
ルで構成されるラテラル型フォトトライアックにおい
て、 前記両アノード領域同士が対向されて配置され、かつ、
前記両ゲート領域同士は、前記両アノード領域を間にし
て外側に配置されて形成されていることを特徴とするラ
テラル型フォトトライアック。 - 【請求項４】 半導体基板表面に不純物拡散によってア
ノード領域、ゲート領域と、ゲート抵抗が形成され、こ
のゲート領域内に他の不純物拡散によってカソード領域
が形成されるとともに、半導体基板、アノード領域、ゲ
ート領域によってＰＮＰ型トランジスタが、半導体基
板、ゲート領域、カソード領域によってＮＰＮ型トラン
ジスタが構成されてなるラテラル型フォトサイリスタを
逆並列に接続して２つのチャンネルで構成されるラテラ
ル型フォトトライアックにおいて、 前記半導体基板内で前記両チャンネルそれぞれのアノー
ド領域同士が対向されて形成され、かつ、前記両チャン
ネルそれぞれのゲート領域同士は、前記両アノード領域
を間にして外側に配置されて形成されていることを特徴
とするラテラル型フォトトライアック。 - 【請求項５】 前記両ゲート領域同士の対向距離が転流
特性に応じて所定距離に設定されていることを特徴とす
る請求項３または４に記載のラテラル型フォトトライア
ック。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7065870A JPH08264755A (ja) | 1995-03-24 | 1995-03-24 | 半導体素子、ラテラル型トライアック、およびラテラル型フォトトライアック |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7065870A JPH08264755A (ja) | 1995-03-24 | 1995-03-24 | 半導体素子、ラテラル型トライアック、およびラテラル型フォトトライアック |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08264755A true JPH08264755A (ja) | 1996-10-11 |
Family
ID=13299461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7065870A Pending JPH08264755A (ja) | 1995-03-24 | 1995-03-24 | 半導体素子、ラテラル型トライアック、およびラテラル型フォトトライアック |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08264755A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6995408B2 (en) | 2002-12-18 | 2006-02-07 | Sharp Kabushiki Kaisha | Bidirectional photothyristor chip |
| US7157747B2 (en) | 2002-12-10 | 2007-01-02 | Sharp Kabushiki Kaisha | Bidirectional photothyristor chip, light-fired coupler and solid state relay |
| US7378687B2 (en) * | 2003-09-02 | 2008-05-27 | Sharp Kabushiki Kaisha | Photothyristor device, bidirectional photothyristor device and electronic apparatus |
| JP2013501364A (ja) * | 2009-08-03 | 2013-01-10 | マックス−プランク−ゲゼルシャフト ツール フォーデルング デル ヴィッセンシャフテン エー．ヴェー． | 高効率のｃｍｏｓ技術に適合性のあるシリコン光電子倍増器 |
| CN104241435A (zh) * | 2013-06-24 | 2014-12-24 | 夏普株式会社 | 双向光控晶体闸流管芯片、光触发耦合器和固态继电器 |
| CN111863939A (zh) * | 2020-07-03 | 2020-10-30 | 江南大学 | 一种集成可控硅晶闸管的双向光触发固态继电器 |
-
1995
- 1995-03-24 JP JP7065870A patent/JPH08264755A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7157747B2 (en) | 2002-12-10 | 2007-01-02 | Sharp Kabushiki Kaisha | Bidirectional photothyristor chip, light-fired coupler and solid state relay |
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| US8766339B2 (en) | 2009-08-03 | 2014-07-01 | Max-Planck-Gesellschaft zur Foerderung der Wissenschaften e.V. Hofgartenstr. 8 | Highly efficient CMOS technology compatible silicon photoelectric multiplier |
| CN104241435A (zh) * | 2013-06-24 | 2014-12-24 | 夏普株式会社 | 双向光控晶体闸流管芯片、光触发耦合器和固态继电器 |
| JP2015005704A (ja) * | 2013-06-24 | 2015-01-08 | シャープ株式会社 | 双方向フォトサイリスタチップ、光点弧カプラ、ソリッドステートリレー |
| CN111863939A (zh) * | 2020-07-03 | 2020-10-30 | 江南大学 | 一种集成可控硅晶闸管的双向光触发固态继电器 |
| CN111863939B (zh) * | 2020-07-03 | 2022-06-10 | 江南大学 | 一种集成可控硅晶闸管的双向光触发固态继电器 |
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