JPH01280355A - ターンオフ機構及び過電圧保護手段を備えたサイリスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電力用半導体装置の分野に関するもので、詳細
にはターンオフ機構部分を備えたサイリスタが陽極、陰
極及びゲートを有して、特に複数のサイリスタの直列回
路に使用するためのターンオフ機構及び過電圧保護手段
を備えたサイリスタに関する。

〔従来の技術及びその課題〕

Ｉ　ＧＴ（Ｉｎ５ｕｌａｔｅｄ　Ｇａｔｅ　Ｔｒａｎｓ
ｉｓｔｏｒｓ；絶縁ゲートトランジスタ）及び電力用Ｍ
ＯＳ　Ｆ　ＥＴによって切り換えられる比較的低い電流
の場合には動作電圧が１００ＯＶ以上であるのは稀であ
るが、通常のサイリスタ及びターンオフ機能を備えたサ
イリスタ（例えば、ＧＴＯサイリスタ）は回路網にては
るかに高い高圧（数１０ないし数１００ｋＶ）で動作す
る。

このため、サイリスタは直列に接続される。個々の構成
部分に亘って必要とされる全電圧の均一分配は、同時ト
リガ及び適切な付加回路によって制御することができる
ので、前述したサイリスタの直列接続構成が可能である
。

通常のサイリスタ用のこの種付加回路は、例えば、ゼネ
ラル・エレクトリック社（ＧｅｎｅｒａｌＥｌｅｃｔｒ
ｉｃ　）出版のサイリスタ・マニュアル（ＳＣＲＭａｎ
ｕａｌ　）、第５版、ｐｐ、１５６〜１５９から既知で
ある。一方では、付加回路を抵抗器やコンデンサのよう
な受動部品から成る所謂「緩衝」回路として構成するこ
とができる（前記文献の第６．７図参照）。

これに反して、付加回路はバリスタやアバランシェ・ダ
イオードのような能動部品を備えることもできる（前記
文献の第６．９図参照）。この場合、これらの能動部品
は臨界電圧以上で轟通ずるようになり、この結果、能動
的過電圧保護をもたらす。

更に、基板内に「増幅ゲート」を有する通常のサイリス
タにて過電圧保護を行うために、臨界電圧にてトリガー
パルスを発して、ゲートを通してサイリスタ部分を切り
換えるアバランシェ領域を設ける手法も知られている（
欧州特許出願公開明細書第０．２０９，９８６号参照）
。しかしながら、この場合、サイリスタ自身が過電圧を
下げるために使用されており、換言すれば、サイリスタ
と独立した保護機構が設けられていないという欠点があ
る。

前述した過電圧保護機能はターンオフ機構を備えていな
い通常のサイリスタでは成功してきたが、ターンオフ機
構を備えたサイリスタのＣＴＯサイリスタ及びＦ　ＣＴ
　ｈ　（＝Ｆｉｅｌｄ　ＣｏｎｔｒｏｌｌｅｄＴｈｙｒ
ｉｓｔｏｒｓ　；電界制御式サイリスタ）では新たな問
題が生じている。

ＧＴＯ及びＦＣＴｈは比較的高い周波数で動作するよう
になっている。これらのサイリスタのスイッチオフの瞬
時の時間は、これらに固有の蓄積時間に相当依存してい
る。同時に、個々の部品に蓄積された電荷の規模の広が
りは少なくとも通常のサイリスタの場合と同程度の可成
りの大きさを有している。このとこから適切な緩衝回路
を相当高電力用に設計しなければならないという結論が
得られ、これによって不均衡な高電力損失がちたされる
ことになる。

このために、ターンオフ機構を備えたサイリスタでは、
バイパス・デバイス（バリスタ又はアバランシェ・ダイ
オード）の構成形態をとる能動過電圧保護手段のみが適
している。特にＦＣＴｈではスイッチング時間が短いに
も拘らず、この種バイパス・デバイスは相当高電力用に
設計する必要がある。即ち。クランピング電圧４ｋＶ、
スイッチオフ電流１０００Ａ、繰り返し周波数２ｋＨｚ
及びサイクル当り０．３μｓｅｃ、バイパス・デバイス
装荷時間では、バイパス・デバイス当り２．４ｋｗの電
力損失をきたす。

しかしながら、こういった電気装荷用アバランシェ・ダ
イオードは知られていない。ＺｎＯバリスタもまた（セ
ラミック材料の）熱転４度が低いことから、２００Ｗ以
上の電力を放散させることはできず、この結果、この種
構成部品の封止や冷却に高電力サイリスタと同程度の高
い費用がかがる。

従って、本発明の目的は、付加的費用が比較的少なくて
済み、既知の方法で達成することができるターンオフ機
構及び過電圧保護手段を備えたサイリスタを提供するこ
とにある。

〔課題を解決するための手段及び作用〕前述の目的は、
ターンオフ機構部分を備えたサイリスタが陽極、陰極及
びゲートを有してなるターンオフ機構及び過電圧保護手
段を備えたサイリスタにおいて、 前記過電圧保護手段が可制御式抵抗体及び過電圧センサ
を備え、 前記可制御式抵抗体がその陽極と陰極との間にて前記タ
ーンオフ機構部分を備えたサイリスタに並列接続され、
かつ 前記可制御式抵抗体が前記過電圧センサによって駆動さ
れてなる、ことを特徴とすることによって達成される。

従って、本発明の本質は、過電圧検知及び眼圧用の高電
力容量を有する単一構成部品を使用するというだけでな
（、低電力容量を有する過電圧センサによって過電圧検
知を行い、要求に対して理想的に適合し得る高電気装荷
容量を有する可制御式抵抗体を前記センサで駆動するこ
とである。

本発明の特に好ましい実施例によれば、前記ターンオフ
機構部分を備えたサイリスタはＦＣＴｈで構成され、前
記可制御式抵抗体はＪ−ＦＥＴで構成される。そして双
方とも共通基板にて相互に横方向に隣接して集積化され
る。

この結果、過電圧保護用のハウジングや冷却に関して付
加的な費用を要することのない極めてコンパクトな単一
構成部品を達成することができる。

この場合、前記過電圧センサは同様にして前記基板に付
加的に組込み得るバリスタ又はアバランシェ・ダイオー
ドで構成することができる。

〔実施例〕

以下、図面を参照して、本発明の詳細な説明する。なお
、図面を通して同一符号は同−又は類似部分を示すもの
であり、第１Ａ図ないし第１Ｃ図は、従来技術から既知
である直列傍続の通常型サイリスタ用の種々の型式の過
電圧保護回路を示している。

第１Ａ図は特に受動緩衝回路を示しており、同回路では
抵抗器Ｒ１１ないしＲ３２及びコンデンサＣＩないしＣ
３の組合せ回路がサイリスタＴｈｌないしＴｈ３のおの
おのに並列接続されている。

第１Ｂ図は能動過電圧保護回路の第１の構成例を示して
おり、同回路では対向配置のアバランシェ・ダイオード
ＡＤＩＩ及びＡＤ１２と、ＡＤ２１及びＡＤ２２と、Ａ
Ｄ３１及びＡＤ３２との各対がそれぞれサイリスタＴｈ
ｌと、Ｔｈ２と、Ｔｈ３とに並列接続されている。

また、第１Ｃ図は能動過電圧保護回路の第２の構成例を
示すもので、同回路ではバリスタ■１ないしＶ３が第１
Ｂ図におけるアバランシェ・ダイオードＡＤＩＩないし
ＡＤ３２に代って設けられている。

既述したように、これら既知の過電圧保護回路は通常の
サイリスタに対して何ら支障なく設けることができる。

これはスイッチング周波数が比較的低いために、電力損
失を極めて低く抑えられることによる。

ターンオフ機構を備えたサイリスタ（ＧＴＯサイリスタ
及びＦＣＴ）では動作周波数が高いので、本発明では全
く異なる構成方式をとっている。即ち、過電圧センサＯ
８によって駆動される可制御式抵抗体を、陽極Ａ１と陰
極に１との間にターンオフ機構を備えたサイリスタＡＴ
に並列接続している（第２図参照）。

過電圧センサＯ８はターンオフ機構を備えたサイリスタ
ＡＴの端子間の過電圧状態を検出して可制御式抵抗体を
駆動するので、過電圧はこの抵抗体を通して取り除かれ
る。

第２図に例示した実施例では、可制御式抵抗体がＪ−Ｆ
ＥＴに構成されている。そしてこのＪ−ＦＥＴは、ター
ンオフ機構を備えたサイリスタＡＴの陰極に１にソース
が接続され、同サイリスタＡＴの陰極Ａ１にドレインＤ
が接続されている。

この場合には、第１Ｂ図及び第１Ｃ図のアバランシェ・
ダイオード及びバリスタの場合とは異なって、センサ機
構及びバイパス機能が回路の分離部分に持たされている
ので、電力損失を低減するようにして可制御式抵抗体を
理想的に設計することができる。

特に、ターンオフ機構を備えたサイリスタＡＴがＦＣＴ
ｈであるとき、Ｊ−ＦＥＴで構成された可制御式抵抗体
をサイリスタと共に共通基板に直接集積化することがで
き、この結果、双方の構成部品に対して同一の製造技術
及び幾何学的配置を使用することができる（第４図参照
）。

ちなみに、本発明によるセンサ及びバイパス機能を個別
分離する方式が有益である理由を明確にすることができ
る。即ち、原理上、第１Ｂ図から類推すると、双方の機
能を併せ持つアバランシェ領域をサイリスタ基板に組込
むこともできる。

電力損失を数ｋＷの範囲に抑えるためには、こういった
集積アバランシェ領域ｉ域は５ｃｍ”以上の大きな面積
をとらなければならない。しかしながら、こういった大
面積には、全バイパス電流がアバランシェ領域のわずか
数箇所でしかとられないように、この領域で電気的特性
が不可能な程均−であることが要求される。

第３Ａ図は、本発明による、トリガー回路及び過電圧保
護手段を備えた完全サイリスタ段の第１の構成例を示し
たものである。

トリガー回路側では、ターンオフ機構を備えたサイリス
タＡＴと補助サイリスタＨＴとから構成されたカスケー
ド回路がこの段に設けられている。

サイリスタＡＴ及びＨＴ双方ともＦＣＴｈである。

トリガー回路は更にコンデンサＣ１直列抵抗器ＲＶＩ及
び電源■Ｓを備えている。コンデンサＣにはゲート電圧
ＶＧＩが印加される。また補助サイリスタＨＴは入力信
号ＶＩＮによってトリガーされる。

前記ＦＣＴｈがゲートと陰極との間の短絡回路によって
導通するサイリスタ（所謂「ノーマルオン」部品）であ
れば、電源■Ｓは不要である。このとき、直列抵抗器Ｒ
ＶＩは陰極に１に直接接続される。

これに反して、前記ＦＣＴｈが「ノーマルオフ」型式の
サイリスタであれば、電源■Ｓの電圧は約５■である。

この種サイリスタ・カスケードの動作モードに関する詳
細は、欧州特許出願公開明細書第０、２４６．４７８号
に記載されている。

サイリスタ段の過電圧保護回路は、並列接続のＪ−ＦＥ
Ｔ　　ＪＦ、過電圧センサとしてのバリスタ■（又はア
バランシェ・ダイオードＡＤ）、及びゲート抵抗器ＲＧ
を備えている。

バリスタＶはＪ−ＦＥＴのゲートＧ２とドレインＤとの
間に接続されており、例えば、４ｋＶのニー電圧を有し
ている。また、ゲート抵抗器ＲＧを通して、ゲートＧ２
とターンオフ機構を備えたサイリスタのゲートＧ１とが
接続されている。この回路構成は過電圧保護回路の簡単
な集積化が可能であるという特別な利点を有している。

第３Ａ図では可制御式抵抗体を使用しているにも拘らず
、バリスタＶには依然として全電力損失の比較的高い比
率がかかり、このためバリスタの選択範囲を適切に広く
とらなければならない。

より小型のバリスタを使用可能とするために、第２の構
成例では、例えば、トランジスタＴ及び第２の直列抵抗
器ＲＶ２を備えた付加的増幅段をバリスタ■とＪ−ＦＥ
Ｔとの間に設けている（第３図参照）。こういった付加
的増幅段を設けていることから、バリスタＶは少なくと
も１０分の１に小型に設計することができる。またこの
回路において、トランジスタＴにはサイリスタ・カスケ
ードＨＴ、ＡＴと同一の電源ＶＳによって電圧が印加さ
れる。

前述したように、ターンオフ機構を備えたサイリスタＡ
ＴとしてＦＣＴｈを選択して、これをＪ−ＦＥＴと共に
（過電圧センサとしてのアバランシェ領域とは任意に）
集積化することができるという特別な利点がある。第４
図はこの集積化の構成例を示したものである。

同時に、こういった集積Ｊ−ＦＥＴは高抵抗のためにス
イッチ素子には全く不向きであるが、過電圧限界を満た
すために正確に必要な大きさにすることが簡単にできる
いうことに着目すべきである。４ｋＶ／１０００Ａに関
する具体例は下達のようである。

即ち、基板のバルク厚が３００μｍで、基本導電率が４
００Ω・ｃｍに対して約４ｋＶの逆電圧が得られる。こ
の結果、１ｃＩ１１２の面積を有するユニポーラＦＥＴ
に対して１２Ωの抵抗が実現される。

４ｋＶで１００ＯＡを得るためには、２．５Ωが必要と
なり、このためＦＥＴの面積は少なくとも４、８　ｃｍ
”でなければならない。このことは４ｋＶにて電流密度
が２０８　Ａ　／ｃｍ”で電力損失が８゜３Ｘ　１０　
’　Ｗ／ｃｍ”であることを意味している。こういった
パルス電力は周期が１０μｓｅｃ、以上のシリコン素子
を用いて対処することができる（この点については、文
献のニー・ナカガワ他（Ａ。

Ｎａｋａｇａｗａ　ｅｔ、ａｌ、）によるアイイーデー
エム（ＩＤＥＭ）、１９８６年、ｐｐ、１２２〜１２６
参照）。

従来技術で仮定した２、４ｋＷという平均電力は５００
　Ｗ／ｃｍ２の電力損失をきたすことを意味しており、
この電力損失値は冷却効果を高めたとしても多分上限値
に相当する。しかしながら、いずれにしても適切ＧＴＯ
サイリスタ又はＦＣＴｈでは少なくとも２０ｃｍ”の面
積が必要とされるので、Ｊ−ＦＥＴの面積を何ら支障な
く幾分か増加することができる。

この寸法設定に対して、例えば、シーメンス社（Ｓｉｅ
ｍｅｎｓ）製造の型式Ｓ　ｌ０Ｖ−３１４に６８０及び
Ｓｌ百Ｖ−３１４に１０００の直列接続の２つのバリス
タは、第３Ａ図による回路のバリスタとして適している
。このときＩＡでの電圧は約４ｋＶで、静電容量は８０
ｐＦである。

陽極電圧の変化率が１０ｋＶ／μｓｅｃ、と（高く）見
積られることから、０．８Ａの変位電流が得られる。こ
の変位電流はＦＣＴｈを充電する際に流れ、このためＪ
−ＦＥＴはスイッチオンしない。このことに付は加える
と、２Ａの変位電流に対応して、Ｊ−ＦＥＴのゲート−
ドレイン間の静電容量は約２０　ｏｐＦである。従って
Ｊ−ＦＥＴの応答感度はゲート抵抗器ＲＧにより相応し
て低下される必要がある。

４Ａの応答しきい値に対し、電力損失を９．６Ｗ（直接
冷却によって容易に低減できる）に設定することにより
、２ｋＨｚの繰返し周波数とサイクル当り０．３μｓｅ
ｃ、の電気装荷時間とをバリスタに負荷することができ
る。

ここで、ＦＣＴｈ及びＪ−ＦＥＴ　（並びに付加的なア
バランシェ９５域又はアバランシェ・ダイオード）の集
積化について、第４図に示す構成例を使用して説明する
こととする。なお第４図において、対応する基板を断面
で示しである。

基板は横方向において３つの領域に区分けされている。

即ち、左側に配置された領域はＦＣＴｈ構遺体で、中央
に配置された領域はＪ−ＦＥＴ構造体、また右側に配置
された領域はアバランシェ・ダイオード構造体（ＡＤ）
である。

ＦＣＴｈ構造体は、トレンチによって分離された複数の
制御フィンガ９を備えた段型ゲートー陰極構造を存する
「埋込みゲート」型である。この種ＦＣＴｈは、例えば
、欧州特許出願公開明細書第０．１７８，３８７号から
既知である。

ＦＣＴｈ構遺体は、陽極Ａ１と陰極に１との間において
、ｐ゛型ドープ陽極領域７、ｎ−型ドープチャネル層５
、ｐ型ドープ・ゲート？ｉＪｌ域４及びｎ゛　ドープ陰
極領域２から成る積層構造を備えている。

陰極領域２は制御フィンガ９の上部に配置されている。

チャネル層５はこれらの制御フィンガ９に伸長して、そ
こで陰極領域２と隣接している。

ゲート領域４は各トレンチの底部と壁部とを取り囲んで
設けられ、制御フィンガ９へと伸びている前記チャネル
層５と共に電界効果可制御式長チャネルを形成している
。

ゲート領域４にはトレンチ底部にてゲート・コンタクト
３が設けられており、制御フィンガ９の上部にある陰極
領域２には対応陰極コンタクト１が設けられている。陽
極側では、大面積の陽極コンタクト８によって陽極領域
７との電気的接触がとれらている。

基板の中央領域にあるＪ−ＦＥＴ構造体は構造及び幾何
学的配置において、隣接するＦＣＴｈ構造体とは、ｎ゛
型ドープ・ドレイン領域１５がｐ。

型ドープ陽極領域と置き換っているという相違点で対比
される。

ＦＣＴｈ構造体におけるゲート領域４及び陰極領域２の
双方、並びにチャネル層５及び陽極コンタクト８は、Ｊ
−ＦＥＴ構造体においてそれぞれゲート領域１３、ソー
ス領域１１、チャネル層１４及びドレイン・コンタクト
１６として変わらずに連続している。

同様のことが付加的ｎ型ドープ・バッファ層６にも言え
る。即ち、このバッファ層６はチャネル層５及び１４の
下側に拡がって、陽極領域７とドレイン領域１５とを相
互に分離すると共に、前記チャネル層５．１４からも分
離している。

陽極コンタクト８及びドレイン・コンタクト１６を連続
して金属被覆層として形成したことにより、Ｊ−ＦＥＴ
のドレインＤはＦＣＴｈの陽極ＡＩに接続されている。

構成状況はゲート領域において相違している。

即ち、第３Ａ図かられかるように、Ｊ−ＦＥＴのゲー１
−Ｇ２はゲート抵抗器ＲＧを通してＦＣＴｈのゲートＧ
１に接続されてきる。このゲート抵抗器ＲＧは本来的に
同一レベルに位置している。

ＦＣＴｈ及びＪ−ＦＥＴのそれぞれのゲート・コンタク
ト３及び１２が、連続した金属被覆層として構成されず
、これらの間にて適切に選択された距離ｄのギャップを
有するように、便宜よく設けられている。このとき、こ
のギャップ下に形成されたゲー）　ＳＩＴ域４．１３の
部分が所要のゲート抵抗器ＲＧを構成している。。

適切なゲート抵抗器の構成例として、ここでは以下の諸
元を上げることができる。

即ち、ＲＧ＝５Ω、ｄ＝１．２５ｍｍ　　の場合、ｐ型
領域（４，１３）のドーピング濃度：Ｉ　Ｘ　１０　”
ｃｍ−’ ゲート領域（４，１３）の厚さ：１０１１ｍ１０１ｌ及
びＪ−ＦＥＴ間のエツジ長：００ｍｍ 過電圧センサとして外付はバリスタＶの代わりにアバラ
ンシェ・ダイオードＡＤを設ける場合、第４図に示すよ
うに（右側領域）、このダイオードもまたアバランシェ
領域の構成形態で以って基板に付加的に組込むことがで
きる。

このダイオード構造体は、陽極Ａ２及び陰極に２並びに
それぞれ対応する陽極コンタクト１７及び２２の間にお
いて、積層構造の４領域１８．１９．２０及び２１を備
えている。

第１の領域１８はｐ°型ドープ領域であり、隣接するＪ
−ＦＥＴのゲート６１域１３と連続している。

第２の領域１９はｎ−型ドープ領域であり、チャネル層
１４と連続しているが、適切な絶縁破壊電圧を得るため
に厚さが減少している。

第３の領域２０はｎ型ドープ領域であり、バッファ層６
と直接連続している。

また、第４の領域２１はｎ＋型ドープ領域であり、ドレ
イン領域１５と直接に連続している。

陽極コンタクト１７及び陰極コンタクト２２もまた、そ
れぞれゲート・コンタクト１２及びドレイン・コンタク
ト１６と連続している。

このようにして、第３Ａ図によるＦＣＴｈ、Ｊ−ＦＥＴ
及びＡＤの所要接続は最も簡単な方法でて達成される。

概して言えば、本発明によるターンオフ機構及び過電圧
保護手段を備えたサイリスタは、低コストで達成するこ
とができ、コンパクトに構成し得て、しかも集積化を容
易にし得る過電圧保護構成部品を利用できるようになす
ものである。

前述の技術を考慮すれば、本発明に関して多数の変更や
修正が可能であることは明らかである。

従って、添付した特許請求の範囲の諸項の範囲にもとる
ことなく、ここに特別に開示した以外にも本発明を実施
できることを了承すべきである。

〔発明の効果〕

以上、説明したように、本発明によれば、過電圧保護用
の付加的費用を要することなく低コストで、コンパクト
、かつ集積化が極めて容易なターンオフ機構及び過電圧
保護手段を備えたサイリスタを実現することができる。

【図面の簡単な説明】

第１Ａ図ないし第１Ｃ図は従来技術による通常型サイリ
スタにおける受動眼圧及び能動眼圧のための種々の構成
例を示す回路図、第２図は本発明の好ましい実施例によ
り、ターンオフ機構及び過電圧保護手段を備えたサイリ
スタにて可制御式抵抗体をＪ−ＦＥＴで構成した場合の
基本回路を示す回路図、第３Ａ図は本発明の好ましい実
施例による、サイリスタ・カスケード及び過電圧保護回
路を備えた完全サイリスタ段の構成例を示す回路図、第
３Ｂ図は第３Ａ図にて過電圧センサと可制御式抵抗体と
の間に付加的増幅段を設けた構成例を示す回路図、また
第４図はＦＣＴｈ、Ｊ−ＦＥＴ及びアバランシェ・ダイ
オードを共通基板に集積化した構成例を示す断面図であ
る。 Ａ１；陽極、ＡＴ；ターンオフ機構部分を備えがサイリ
スタ、Ｇ１；ゲート、ＪＦ、可制御式抵抗体（Ｊ−ＦＥ
Ｔ）　、Ｋｌ　；陰極、Ｏ８；過電圧センサ（バリスタ
又はアバランシェ・ダイオード）手続補正書（方式） ％式％ 特許庁長官　吉　１）文　毅　殿　　　　碧へ１、事件
の表示　　　昭和６３年特許願第３２５７２１号≧９発
明の名称　　　ターンオフ機構及び過電圧保護手段を備
えたサイリスタ ）、補正をする者 事件との関係　　出願人 １、代理人

Claims (1)

1. 【特許請求の範囲】 １、ターンオフ機構部分を備えたサイリスタ（ＡＴ）が
   陽極（Ａ１）、陰極（Ｋ１）及びゲート（Ｇ１）を有し
   てなるターンオフ機構及び過電圧保護手段を備えたサイ
   リスタにおいて、 （ａ）前記過電圧保護手段が可制御式抵抗体及び過電圧
   センサ（ＯＳ）を備え、 （ｂ）前記可制御式抵抗体がその陽極（Ａ１）と陰極（
   Ｋ１）との間にて前記ターンオフ機構部分を備えたサイ
   リスタ（ＡＴ）に並列接続され、かつ （ｃ）前記可制御式抵抗体が前記過電圧センサ（＠Ｏ＠
   Ｓ）によって駆動されてなる、ことを特徴とするターン
   オフ機構及び過電圧保護手段を備えたサイリスタ。 ２、（ａ）前記可制御式抵抗体がＪ−ＦＥＴ（ＪＦ）で
   構成され、 （ｂ）前記Ｊ−ＦＥＴ（ＪＦ）はそのドレイン（Ｄ）が
   前記ターンオフ機構部分を備えたサイリスタ（ＡＴ）の
   前記陽極（Ａ１）に接続され、そのソース（Ｓ）が前記
   陰極（Ｋ１）に接続され、かつ （ｃ）　前記過電圧センサ（ＯＳ）が前記Ｊ−ＦＥＴ、
   （ＪＦ）の前記ドレイン（Ｄ）と前記ゲート（Ｇ）との
   間に配置されてなる請求項１に記載のサイリスタ。 ３、前記過電圧センサ（＠Ｏ＠Ｓ）がバリスタ（Ｖ）又
   はアバランシェ・ダイオード（ＡＤ）で構成されてなる
   請求項２に記載のサイリスタ。 ４、前記ターンオフ機構部分を備えたサイリスタ（ＡＴ
   ）としてＧＴＯサイリスタが使用されてなる請求項３に
   記載のサイリスタ。 ５、前記ターンオフ機構部分を備えたサイリスタ（ＡＴ
   ）として電界制御式サイリスタＦＣＴｈが使用されてな
   る請求項３に記載のサイリスタ。 ６、前記ＦＣＴｈ及び前記Ｊ−ＦＥＴが共通基板にて相
   互に横方向に集積化されてなる請求項５に記載のサイリ
   スタ。 ７、（ａ）前記ＦＣＴｈは前記陽極（Ａ１）と前記陰極
   （Ｋ１）との間にて、ｐ＾＋型ドープ陽極領域（７）、
   ｎ＾−型ドープ・チャネル層（５）、ｐ＾＋型ドープ・
   ゲート領域（４）及びｎ＾＋型ドープ陰極領域（２）か
   ら成る積層構造体を備え、前記陰極領域（２）がトレン
   チによって分離された制御フィンガ（９）の上部に配置
   され、前記チャネル層（５）が前記制御フィンガ（９）
   を通して前記陰極領域（２）まで伸長し、かつ前記ゲー
   ト領域（４）が前記トレンチの底部及び壁部を取り囲ん
   で設けられ、 （ｂ）前記Ｊ−ＦＥＴ（ＪＦ）は前記ドレイン（Ｄ）と
   前記ソース（Ｓ）との間にて、ｎ＾＋型ドープ・ドレイ
   ン領域（１５）、ｎ＾−型ドープ・チャネル層（１４）
   、ｐ型ドープ・ゲート領域（１４）及びｎ＾＋型ドープ
   ・ソース領域（１１）から成る積層構造体を備え、前記
   ソース領域（１１）がトレンチによって分離された制御
   フィンガ（９）の上部に配置され、前記チャネル層（１
   ４）が前記制御フィンガ（９）を通して前記ソース領域
   まで伸長し、かつ前記ゲート領域（１３）が前記トレン
   チの底部及び壁部を取り囲んで設けられ、（ｃ）前記Ｆ
   ＣＴｈにて、陰極コンタクトが前記陰極領域（２）、前
   記トレンチ底部上のゲート・コンタクト（３）、及び前
   記陽極領域 （７）上の陽極コンタクト（８）に亘って配置され、 （ｄ）前記Ｊ−ＦＥＴ（ＪＦ）にて、ソース・コンタク
   ト（１０）が前記ソース領域、前記トレンチ底部上のゲ
   ート・コンタクト（１２）、及び前記ドレイン領域上の
   ドレイン・コンタクト（１６）に亘って配置されてなる
   請求項６に記載のサイリスタ。 ８、（ａ）前記ＦＣＴｈ及び前記Ｊ−ＦＥＴ（ＪＦ）の
   前記ゲート領域（４、１３）及び前記チャネル層（５、
   １４）は前記基板を通して拡がる共通ゲート領域及び共
   通チャネル領域の有限領域によってそれぞれ構成され、
   かつ （ｂ）前記ＦＣＴｈの前記陽極コンタクト（８）及び前
   記Ｊ−ＦＥＴ（ＪＦ）の前記ドレイン・コンタクト（１
   ６）は前記基板に亘って拡がる共通の金属被覆層の有限
   領域によって構成されてなる請求項７に記載のサイリス
   タ。 ９、前記基板を通して拡がると共に、前記陽極領域（８
   ）及び前記ドレイン領域（１５）を相互にかつそれぞれ
   の前記チャネル領域（５）及び（１４）から分離するｎ
   型ドープ・バッファ層（６）が前記共通チャネル層の真
   下に設けられてなる請求項８に記載のサイリスタ。 １０、（ａ）前記過電圧センサ（＠Ｏ＠Ｓ）がアバラン
   シェ・ダイオード（ＡＤ）で構成され、 （ｂ）前記アバランシェ・ダイオード（ＡＤ）もまた前
   記共通基板にて前記Ｊ−ＦＥＴ（ＪＦ）と横方向に隣接
   して集積化され、 （ｃ）前記アバランシェ・ダイオード（ＡＤ）は陽極（
   Ａ２）及び陰極（Ｋ２）を有すると共に、前記陽極側の
   陽極コンタクト（１７）及び前記陰極側の陰極コンタク
   ト　（２２）を有し、（ｄ）４領域（１８、１９、２０
   、２１）の積層体が前記陽極コンタクト（１７）と前記
   陰極コンタクト（２２）との間に設けられ、 （ｅ）前記第１の領域（１８）は前記共通ゲート領域と
   連続しているｐ＾＋型ドープ領域で構成され、前記第２
   の領域（１９）は厚さが減少した状態で前記共通チャネ
   ル層と連続しているｎ＾−型ドープ領域で、前記第３の
   領域（２０）は前記共通バッファ層（６）と連続してい
   るｎ型ドープ領域、また前記第４の領域（２１）は前記
   ドレイン領域（１５）と連続しているｎ＾＋型ドープ領
   域で構成され、かつ （ｆ）前記陽極コンタクト（１７）は前記Ｊ−ＦＥＴ（
   ＪＦ）の前記ゲート・コンタクト （１２）と連続していると共に、前記陰極コンタクトは
   前記Ｊ−ＦＥＴ（ＪＦ）の前記ドレイン・コンタクト（
   １６）と連続してなる請求項９に記載のサイリスタ。