JPS5858900B2 - ゲ−トタ−ンオフサイリスタのゲ−ト回路 - Google Patents

Description

【発明の詳細な説明】 本発明は特に、ｄｖ／ｄｔ耐量の向上化と高温時におけ
る順方向阻止耐圧特性の向上化とを図れるようにしたゲ
ートターンオフサイリスクのゲート回路に関する。

ｐｎｐｎ接合の制御極付整流素子（以後サイリスクと呼
称する）のアノードに正の電圧を急激に印加した場合、
電圧上昇率（ｄｖ／ｄｔ ）が大きすぎるとサイ９スタ
はターンオン状態となる。

このターンオンを起こす臨界電圧上昇率はそのサイリス
クツｄｖ／ｄｔ耐量と呼ばれ、この現象はｄｖ／ｄｔ効
果と呼ばれている。

実回路において使用する場合、ｄｖ／ｄｔ耐量は極力高
い方がよい。

したがって、従来ｄｖ／ｄｔ耐量を向上させるために種
々の手段が考えられている。

第１図はその代表的な例を示すもので、ｐ形層１．２お
よびｎ形層３，４を図示の如く４層接合したサイリスク
本体互の上記ｎ形層４の１部を除去してｐ形層２を直接
カソード電極６に接続するショーテッドエミッタ構造を
採用している。

なお図中１はゲート電極を示し、８はアノード電極を示
している。

上記構造を採用したサイリスクは、急峻な正の電圧がア
ノードに印加されると、この電圧印加によってｐ形層２
に流入する変位電流の一部がショーテッドエミッタ部分
を通してカソード電極６に流れるので、これによってｎ
形層４の注入効率を抑制味ｄｖ／ｄｔによる誤点弧を防
止している。

このような構造を採用することによってｄ ｖ ／ｄ
を耐量を大幅に向上させることができる。

しかし、上記構造は普通のサイリスタには適用できるが
、たとえばゲートターンオフサイ９スタ（以後ＧＴＯと
呼称する）やゲートアシステツドサイ９スタ（以後ＧＡ
Ｔと呼称する）のようにターンオフ時にゲート・カソー
ド間に負の電圧を印加しなければならないものではゲー
ト・カソード間が負電圧に対して逆阻止能力を必要とす
るため原理的に適用できない。

また、ＧＴＯやＧＡＴでは構造そのものを変えてもｄｖ
／ｄｔ耐量を大幅に向上させることは極めて困難である
。

すなわち、ＧＴＯやＧＡＴにおいては、クーンオフ時の
キャリア排出を効率よく行なわせるため、第２図に示す
ようにカソード電極６０幅を数μｍ〜数百μｍと狭く設
定させるを得ず、この結果ゲート面積が普通のサイリス
クに較べて非常に大きくなり、ゲート電極７の直下の中
央接合部で発生するｄｖ／ｄｔ効果による変位電流が非
常に大きく、この電流がｎ形層４に集中するのでｎ形層
４での電子の注入が促進され、普通のサイリスタに較べ
てｄｖ／ｄｔ耐量が低い。

そこで、ＧＴＯやＧＡＴのｄｖ／ｄｔ耐量を向上させる
手段として、従来、第３図ａ、ｂ、ｃに示すように回路
的に向上させようとする試みがなされている。

すなわち、第３図ａに示すものは、サイ９スタ２１のゲ
ートとカソードとの間にシャント抵抗９を接続してｄ
ｖ ／ｄ を効果によって生じた変位電流の一部をゲー
トを通して流すことによりｄｖ／ｄｔ耐量の増加を図っ
ている。

しかし、この手段であるとシャント抵抗９の値を十分小
さくしなければ効果がなく、このように小さくすると、
正常なゲートトリガー信号によって流れる主電流も分流
して流れるため、ラッチング電流や保持電流も増大し、
さらにシャント抵抗９にトリガー電流が分流して流れる
ためゲート電力も不必要に増大する欠点がある。

また、第３図すに示すようにゲート・カソード間にカソ
ード側が正になるように直流電源１０を接続してｄｖ／
ｄｉ効果によって生じる変位電流をゲートを通して流す
ことによりｄｖ／ｄｔ耐量を増加させる手段も考えられ
ている。

しかし、この手段も第３図ａに示したものと同様な欠点
がある。

これらの欠点を解消するため、第３図Ｃに示すようにゲ
ート・カソード間に半導体スイッチング素子、たとえば
トランジスタ１１を接続し、サイリスタ２１のターンオ
フ期間のみ上記トランジスタ１１をオンさせてゲート・
カソード間を短絡させることが考えられている。

しかし、この手段でも、トランジスタ１１等の順方向電
圧降下はサイリスタ２１のｐｎ接合のそれと同等以上あ
り、しかもトランジスタ１１等の接合面積はサイリスタ
２１のそれより小さいのが普通であるからして、ゲート
側に変位電流の多くを分流させることはできず、このた
めｄｖ／ｄｔ耐量の大幅な向上は望めない。

まして、サイリスクを直列に接続して使用した場合など
主電源側とゲート制御電源側とをパルストランスなどを
使って電気絶縁する必要があるのでゲート・カソード間
にトランジスタ１１などを介在させた場合にはこのトラ
ンジスタ１１の制御系も同様に電気絶縁する必要があり
絶縁系統が大損りになって実用的ではないなどの欠点も
ある。

本発明はこのような事情に鑑みてなされたもので、その
目的とするところは、簡単な構成であるにも拘わらず、
ＧＴＯのｄｖ／ｄｔ耐量および高温時における順方向阻
止耐圧特性を向上させ得るＧＴＯのゲート回路を提供す
ることにある。

本発明は、ＧＴＯのゲート・カソード間にトリガー回路
とは別に、オフ状態でアノードに正電圧が印加されたと
きに変位電流を分流させる回路として、抵抗とコンデン
サの並列回路と共に、上記コンデンサに対して直列にサ
イリスタの順方向電圧降下より低い順方向電圧降下を有
するダイオードを接続したことを基本とする。

以下、本発明の原理構成を第４図によって説明する。

第４図において、図中３１は直流電源であり、この直流
電源３１の両端には負荷３２およびこの負荷３２への電
力供給を制御するサイリスタ３３が直列に接続されてい
る。

そして、上記サイリスタ３３のゲート３４とカソード３
５とはトリガー回路３６の出力端に接続されている。

しかして、前記ゲ゛−ト３４とカソード３５との間には
本発明に係るゲート回路３７が接続されている。

このゲ゛−ト回路１１は、ゲート３４とカソード３５と
の間に抵抗３８と図示極性のダイオード３９とを直列に
接続するとともに前記抵抗３８の両端間にコンデンサ４
０を接続したものとなっている。

このような構成であると、サイリスタ３３がターンオフ
している期間に第５図ａに示すようにある上昇率をもっ
た順方向の電圧がアノード・カソード間に印加されると
、コンデンサ４０に流れる電流ｉｃはゲート・カソード
間の電圧の変化率に対応した電流となる。

つまりコンデンサ４０の容量をＣとし、ゲート・カソー
ド間の電圧をＶＧＫとするとｉ。

＝ｏｄｖ３Ｈとな６゜。ヵがっ□、ヨ、デ。ｉ サＣの容量が大きい程変位電流の多くをゲート３４側に
分流させることができ、サイリスタ３３のｄｖ／ｄｔ耐
量を増加させることができる。

一方、抵抗３８に流れる電流ｉＦＬは第５図Ｃに示すよ
うに印加電圧に比例し、かつ抵抗３８の値Ｒに反比例し
たものとなる。

したがって、抵抗３８の値Ｒを小さくすれば、それに応
じて変位電流の多くをゲート３４側に分流させることが
でき、サイリスタ３３のｄｖ／ｄｔ耐量を増加させるこ
とができる。

そして、コンデンサ４０を単独に設けた場合におけるそ
の容量Ｃとｄｖ／ｄｔ耐量との関係は第６図Ａ曲線で示
すようになり、また抵抗３８を単独に設けた場合におけ
るその値Ｒとｄｖ／ｄｔ耐量との関係は第６図Ｂ曲線で
示すようになる。

本発明においてはゲート・カソード間に抵抗３８とコン
デンサ４０とを並列に設けているので、同図２曲線で示
すようにそれぞれを単独に設けたときのｄｖ／ｄｉ耐量
以上のｄｖ／ｄｔ耐量が得られる。

そして、この場合、第６図から明らかなようにコンデン
サ４０の容量Ｃを増せば抵抗３８の値Ｒをそれ程小さく
しなくても十分なｄｖ／ｄｔ耐量が得られるので、ラッ
チング電流や保持電流の増加を招くことなくｄｖ／ｄｔ
耐量を向上させることができる。

また、抵抗３８の値をそれ程小さくする必要がないので
ゲート電力の不必要な増加を抑えることができ、また、
抵抗３８を通して高温時におけるもれ電流をゲート３４
側に分流させることができるので高温時における順方向
阻止耐圧特性も向上させることができる。

さらに、ゲート・カソード間に負電圧を印加したり、ス
イッチング素子を介在させる場合などに較べて回路構成
が簡単でかつ外部に接続されていないので電気絶縁も簡
単化できる利点もある。

またゲート・カソード間にコンデンサ４０が接続されて
いるので、ゲート３４に雑音が侵入した場合でも誤点弧
が起るのを防止できる。

なお、ＧＴＯ，ＧＡＴ等のサイリスクの場合、負のゲー
ト電流の立上りがコンデンサ４０を通り、ターンオフタ
イムが大きくなり、特に大電力用のＧＴＯでは許容最大
ターンオフ電流が減少する。

ダイオード３９は上記した現象の発生を防止するための
ものである。

そして、このダイオード３９としては、ｄｖ／ｄｔ効果
による変位電流の多くをゲート３４側に分流させるため
、サイ９スタ３８の順方向電圧降下より小さい値の順方
向電圧降下を有した、たとえばショットキィダイオード
等が用いられる。

また、正のゲート電流の一部は、コンデンサ４０に分流
するが、正のゲート電流は負のゲート電流より一般に小
さいのでパルスを発生させるときハイヤゲート回路を採
用すれば少ない電力でコンデンサ４０の存在によるオン
パルス電流の立上りの低下を防止できる。

第７図は本発明の実施例を示すもので、第４図と同一部
分は同一符号で示しである。

したがって、重複する部分の説明は省略する。

この実施例が第４図の原理構成と異なる点は、第１の抵
抗３８の他にコンデンサ４０への負のゲート電流による
充電の際の負荷となる第２の抵抗５２を有すること、及
び第１のダイオード３９の他にコンデンサ４０への負の
ゲート電流による充電電荷の放電を防止する第２のダイ
オード５１を抵抗３８に直列に挿入していることにある
。

このような構成であると、今この回路をＧＴＯに適用し
たものとすると、サイリスタ３３に負のゲート電流を供
給して上記サイ９スタ３３をターンオフさせたとき、負
のゲート電流供給期間を長めに設定しておけばコンデン
サ４０は第８図ａにも示すようにダイオード３９のアノ
ード側がプラスになるように充電され、この充電電荷は
ダイオード５１の存在によってそのまま維持される。

このため、サイリスタ３３がターンオフしている期間に
おいては、ゲート・カソード間に常に負電圧が印加され
ていることになる。

従って先の原理説明で明らかにした抵抗３８とコンデン
サ４０による変位電流の分流効果が、このコンデンサ４
０による負電圧で倍加され、ｄｖ／ｄｔ効果によって生
じた変位電流をなお一層ゲート３４側へ分流させること
ができ、ｄ ｖ ／ ｄ を耐量を一層向上させること
ができる。

したがって、特にＧＴＯなどのようにオン・オフ機能を
有するサイリスクに適用するとその効果が大きい。

以上詳述したように、本発明によれば簡単な構成である
にも拘わらず、確実にｄｖ／ｄｔ耐量の向上化と高温時
における順方向阻止耐圧の向上化とを図れ、しかも使い
易いサイリスクのゲート回路を提供できる。

【図面の簡単な説明】

第１図は普通のサイ９スタの縦断面図、第２図はＧＴＯ
の縦断面図、第３図ａ、ｂ、ｃはそれぞれｄｖ／ｄｔ耐
量を増加させる従来の手段を説明するための図、第４図
は本発明の一実施例の構成説明図、第５図は同実施例の
作用を説明するための図、第６図は同実施例のｄｖ／ｄ
ｔ耐量を説明するための図、第７図は本発明の他の実施
例の構成説明図、第８図は同実施例の作用を説明するた
めの図である。 ３３・・・・・・サイリスク、３７，３７ａ・・・・・
・ゲート回路、３８・・・・・・第１の抵抗、３９・・
・・・・第１のダイオード、４０・・・・・・コンデン
サ、５１・・・・・・第２のダイオード、５２・・・・
・・第２の抵抗。

Claims (1)

【特許請求の範囲】
1. １ ゲートターンオフサイリスクのゲートに一端が接続
   されたコンデンサと、このコンデンサの他端にアノード
   が接続されカソードが前記ゲートターンオフサイリスク
   のカソードに接続された、ゲートターンオフサイリスタ
   の順方向電圧降下より小さい順方向電圧降下を有する第
   １のダイオードと、前記ゲートターンオフサイリスタの
   ゲ゛−トにアノードが接続された第２のダイオードと、
   この第２のダイオードのカソードと前記第４のダイオー
   ドのアノードとの間に接続された第１の抵抗と、前記第
   １のダイオードに並列接続された第２の抵抗とを備えた
   ことを特徴とするゲートターンオフサイリスタのゲート
   回路。