JP2744015B2 - 半導体スイツチング装置 - Google Patents
半導体スイツチング装置Info
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- JP2744015B2 JP2744015B2 JP63147024A JP14702488A JP2744015B2 JP 2744015 B2 JP2744015 B2 JP 2744015B2 JP 63147024 A JP63147024 A JP 63147024A JP 14702488 A JP14702488 A JP 14702488A JP 2744015 B2 JP2744015 B2 JP 2744015B2
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- transistor
- electrode
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は自己消弧形半導体スイツチング装置に係り、
特に、低損失、高速化を可能とした半導体スイツチング
装置に関する。
特に、低損失、高速化を可能とした半導体スイツチング
装置に関する。
［従来の技術］ 半導体スイツチング装置に関する従来技術として、例
えば、特開昭52−60560号公報等に記載された技術が知
られている。
えば、特開昭52−60560号公報等に記載された技術が知
られている。
第２図は従来技術による半導体スイツチング装置の一
例を示す図である。第２図において、１は自己消弧形ス
イツチング素子（以下単に素子という）、２はトランジ
スタ、６はアノード端子、７はカソード端子、８はゲー
ト端子、９はベース端子、10はターンオン用電源、11は
ターンオフ用電源、12,12′はスイツチである。
例を示す図である。第２図において、１は自己消弧形ス
イツチング素子（以下単に素子という）、２はトランジ
スタ、６はアノード端子、７はカソード端子、８はゲー
ト端子、９はベース端子、10はターンオン用電源、11は
ターンオフ用電源、12,12′はスイツチである。
第２図に示す従来技術の半導体スイツチング装置は、
素子１をターンオンするためのターンオン用電源10を、
素子１のゲート・カソード間に接続し、素子１をターン
オフするためのターンオフ用電源11を、素子１のゲート
端子８とトランジスタ２のベース端子９との間に接続
し、トランジスタ２のコレクタと素子１のアノードとを
アノード端子６に、トランジスタ２のエミツタと素子１
のカソードとをカソード端子７に接続して構成されてい
る。
素子１をターンオンするためのターンオン用電源10を、
素子１のゲート・カソード間に接続し、素子１をターン
オフするためのターンオフ用電源11を、素子１のゲート
端子８とトランジスタ２のベース端子９との間に接続
し、トランジスタ２のコレクタと素子１のアノードとを
アノード端子６に、トランジスタ２のエミツタと素子１
のカソードとをカソード端子７に接続して構成されてい
る。
このように構成される半導体スイツチング装置におい
て、スイツチ12が閉じられると、素子１のゲート端子８
に、ターンオン用電源10からゲート電流が供給され、素
子１がターンオンする。これにより、図示スイツチング
装置は、素子１を介してオン状態に制御される。
て、スイツチ12が閉じられると、素子１のゲート端子８
に、ターンオン用電源10からゲート電流が供給され、素
子１がターンオンする。これにより、図示スイツチング
装置は、素子１を介してオン状態に制御される。
オン状態にある図示スイツチング装置をオフとする場
合、スイツチ12′が閉じられる。これにより、素子１の
ゲート端子８からゲート電流の引き抜きが行われ、素子
１は、オフ状態への移行される。このとき、ゲートの引
き抜き電流は、トランジスタ２のベースに流入するの
で、トランジスタ２がオン状態となる。これにより、素
子１のオフ状態への移行が急速に行われる。素子１がオ
フとなれば、素子１のゲート端子８から引き抜かれるベ
ース電流がなくなるので、トランジスタ２もオフ状態と
なり、図示スイツチング装置全体がオフ状態となる。
合、スイツチ12′が閉じられる。これにより、素子１の
ゲート端子８からゲート電流の引き抜きが行われ、素子
１は、オフ状態への移行される。このとき、ゲートの引
き抜き電流は、トランジスタ２のベースに流入するの
で、トランジスタ２がオン状態となる。これにより、素
子１のオフ状態への移行が急速に行われる。素子１がオ
フとなれば、素子１のゲート端子８から引き抜かれるベ
ース電流がなくなるので、トランジスタ２もオフ状態と
なり、図示スイツチング装置全体がオフ状態となる。
［発明が解決しようとする課題］ 前記従来技術は、素子１のターンオン用電源10の負極
側と、ターンオフ用電源11の正極側とが、トランジスタ
２のベース、エミツタ接合を介して接続されているた
め、両電源をそれぞれ独立に装置内に設けなければなら
ないという問題点があつた。このため、ターンオン用電
源の負極側と、ターンオフ用電源の正極側とが共通電極
となつている、通常用いられているターンオン・ターン
オフ用ゲート回路を使用することができないという問題
点があつた。
側と、ターンオフ用電源11の正極側とが、トランジスタ
２のベース、エミツタ接合を介して接続されているた
め、両電源をそれぞれ独立に装置内に設けなければなら
ないという問題点があつた。このため、ターンオン用電
源の負極側と、ターンオフ用電源の正極側とが共通電極
となつている、通常用いられているターンオン・ターン
オフ用ゲート回路を使用することができないという問題
点があつた。
本発明の目的は、前記従来技術の問題点を解決し、自
己消弧形スイツチング素子とトランジスタとを並列接続
した半導体スイツチング装置において、ターンオン用電
源の負極側とターンオフ用電源の正極側とが共通電極と
なつているターンオン、ターンオフ用ゲート回路を使用
できるようにしたオン電圧の低い、安全動作域の広い、
かつ、高速の半導体スイツチング装置を提供することに
ある。
己消弧形スイツチング素子とトランジスタとを並列接続
した半導体スイツチング装置において、ターンオン用電
源の負極側とターンオフ用電源の正極側とが共通電極と
なつているターンオン、ターンオフ用ゲート回路を使用
できるようにしたオン電圧の低い、安全動作域の広い、
かつ、高速の半導体スイツチング装置を提供することに
ある。
［課題を解決するための手段］ 本発明によれば、前記目的は、第２図に示す従来技術
において、ターンオン用電源の負極をトランジスタのベ
ース端子に接続して、ゲート回路におけるターンオン用
電源の負極と、ターンオフ用電源の正極とを共通電極と
できるようにし、かつ、トランジスタのベース端子と半
導体スイツチング装置のカソード端子との間、すなわ
ち、トランジスタのベース・エミツタ間に、ターンオン
用ゲート電流のバイパスを設けることにより達成され
る。
において、ターンオン用電源の負極をトランジスタのベ
ース端子に接続して、ゲート回路におけるターンオン用
電源の負極と、ターンオフ用電源の正極とを共通電極と
できるようにし、かつ、トランジスタのベース端子と半
導体スイツチング装置のカソード端子との間、すなわ
ち、トランジスタのベース・エミツタ間に、ターンオン
用ゲート電流のバイパスを設けることにより達成され
る。
［作用］ トランジスタのベース・エミツタ間にバイパスを設け
ると、ターンオン用のゲート電流は、スイツチング素子
のゲート端子に流入し、素子のカソードから流出し、バ
イパスを介して戻ることになり、素子をターンオンする
ことができる。もし、バイパスがない場合、ターンオン
用のゲート電流は、トランジスタのベース・エミツタ接
合により阻止されるので、素子をターンオンすることが
できない。
ると、ターンオン用のゲート電流は、スイツチング素子
のゲート端子に流入し、素子のカソードから流出し、バ
イパスを介して戻ることになり、素子をターンオンする
ことができる。もし、バイパスがない場合、ターンオン
用のゲート電流は、トランジスタのベース・エミツタ接
合により阻止されるので、素子をターンオンすることが
できない。
［実施例］ 以下、本発明による半導体スイツチング装置の実施例
を図面により詳細に説明する。
を図面により詳細に説明する。
第１図は本発明の第１の実施例を示す構成図である。
第１図において、３はターンオン、ターンオフ用ゲート
回路、４は抵抗、５はダイオードであり、他の符号は第
２図の場合と同一である。
第１図において、３はターンオン、ターンオフ用ゲート
回路、４は抵抗、５はダイオードであり、他の符号は第
２図の場合と同一である。
第１図において、自己消弧形スイツチング素子１は、
ターンオン及びターンオフ特性の優れている、SIサイリ
スタ、ゲートターンオフサイリスタ（GTO）等であり、
また、トランジスタ２は、ターンオフ特性の優れている
バイポーラトランジスタ、SIトランジスタ等であり、ト
ランジスタ特性を有する自己消弧形スイツチング素子で
あつてよい。
ターンオン及びターンオフ特性の優れている、SIサイリ
スタ、ゲートターンオフサイリスタ（GTO）等であり、
また、トランジスタ２は、ターンオフ特性の優れている
バイポーラトランジスタ、SIトランジスタ等であり、ト
ランジスタ特性を有する自己消弧形スイツチング素子で
あつてよい。
本発明の第１の実施例は、素子１及びトランジスタ２
のそれぞれのアノード側をアノード端子６に、カソード
側をカソード端子７に電気的に低抵抗接続して並列接続
し、素子１のゲート端子８とトランジスタ２のベース端
子９との間に、素子１をターンオン及びターンオフする
ゲート回路３を接続し、さらに、ベース端子９とカソー
ド端子７との間にバイパス用の抵抗４あるいはダイオー
ド５を接続して構成される。ゲート回路３は、その内部
に、ターンオン用の電源とターンオフ用の電源を有し、
ターンオン用電源の負極とターンオフ用電源の正極とが
共通に接続されて、この共通の電極がトランジスタ２の
ベース端子９に接続されている。
のそれぞれのアノード側をアノード端子６に、カソード
側をカソード端子７に電気的に低抵抗接続して並列接続
し、素子１のゲート端子８とトランジスタ２のベース端
子９との間に、素子１をターンオン及びターンオフする
ゲート回路３を接続し、さらに、ベース端子９とカソー
ド端子７との間にバイパス用の抵抗４あるいはダイオー
ド５を接続して構成される。ゲート回路３は、その内部
に、ターンオン用の電源とターンオフ用の電源を有し、
ターンオン用電源の負極とターンオフ用電源の正極とが
共通に接続されて、この共通の電極がトランジスタ２の
ベース端子９に接続されている。
次に、このように構成された本発明の第１の実施例の
動作を説明する。
動作を説明する。
ゲート回路３を用いて、ターンオン用ゲート電流を流
すと、このターンオン用ゲート電流は、素子１のゲート
端子８に流入し、素子１のカソード側、すなわち、カソ
ード端子７から流れ出し、抵抗４あるいはダイオード５
をバイパスしてゲート回路３に戻るように流れる。これ
により、素子１は、ターンオンする。この実施例のスイ
ツチング装置は、これにより、ターンオンが速く、しか
も、オン電圧が低い素子１を介して、アノード端子６及
びカソード端子７に接続される図示しない、電源に接続
された負荷に、負荷電流を流すことができる。
すと、このターンオン用ゲート電流は、素子１のゲート
端子８に流入し、素子１のカソード側、すなわち、カソ
ード端子７から流れ出し、抵抗４あるいはダイオード５
をバイパスしてゲート回路３に戻るように流れる。これ
により、素子１は、ターンオンする。この実施例のスイ
ツチング装置は、これにより、ターンオンが速く、しか
も、オン電圧が低い素子１を介して、アノード端子６及
びカソード端子７に接続される図示しない、電源に接続
された負荷に、負荷電流を流すことができる。
この負極電流の遮断は次のようにして行われる。
ゲート回路３を用いて、素子１のゲート端子８から素
子１のターンオフ用ゲート電流を流出させる。この電流
は、トランジスタ２のベースに流入し、そのエミツタか
ら流出するので、トランジスタ２がオン状態（低抵抗）
となる。一方、エミツタから流出した素子１のターンオ
フ用ゲート電流は、素子１のカソードに流入して、ゲー
ト端子８から流出してゲート回路３に戻る。このため、
素子１は、ゲート回路３によりゲート・カソード間が逆
バイアスされることになるので、素子１のゲート・カソ
ード間接合に空乏層が形成され、ターンオフ（高抵抗状
態）することになる。素子１を流れていた負荷電流は、
トランジスタ２に転流する。素子１がターンオフする
と、素子１のターンオフ用ゲート電流、すなわち、トラ
ンジスタ２のベース電流が流れなくなり、トランジスタ
２がオフ状態となつて、負荷電流が流れなくなる。
子１のターンオフ用ゲート電流を流出させる。この電流
は、トランジスタ２のベースに流入し、そのエミツタか
ら流出するので、トランジスタ２がオン状態（低抵抗）
となる。一方、エミツタから流出した素子１のターンオ
フ用ゲート電流は、素子１のカソードに流入して、ゲー
ト端子８から流出してゲート回路３に戻る。このため、
素子１は、ゲート回路３によりゲート・カソード間が逆
バイアスされることになるので、素子１のゲート・カソ
ード間接合に空乏層が形成され、ターンオフ（高抵抗状
態）することになる。素子１を流れていた負荷電流は、
トランジスタ２に転流する。素子１がターンオフする
と、素子１のターンオフ用ゲート電流、すなわち、トラ
ンジスタ２のベース電流が流れなくなり、トランジスタ
２がオフ状態となつて、負荷電流が流れなくなる。
前述の本発明の第１の実施例において、バイパスとし
て、抵抗４あるいはダイオード５を用いるとしたが、大
きなターンオン用ゲート電流を必要とする場合、バイパ
スとしてダイオード５を用いるのがよい。また、本発明
の前述の実施例において、高速なターンオフ動作を実現
するために、トランジスタ２のオン電圧を大きくするこ
とも可能であり、この場合に、半導体スイツチング装置
のオン状態では、素子１のみが動作しているので特に問
題を生じることがない。
て、抵抗４あるいはダイオード５を用いるとしたが、大
きなターンオン用ゲート電流を必要とする場合、バイパ
スとしてダイオード５を用いるのがよい。また、本発明
の前述の実施例において、高速なターンオフ動作を実現
するために、トランジスタ２のオン電圧を大きくするこ
とも可能であり、この場合に、半導体スイツチング装置
のオン状態では、素子１のみが動作しているので特に問
題を生じることがない。
前記本発明の第１の実施例において、素子１とトラン
ジスタ２とは、同一の半導体基板内に、そのカソード側
を共通として形成することができる。
ジスタ２とは、同一の半導体基板内に、そのカソード側
を共通として形成することができる。
第３図は本発明の第２の実施例を示す構成図である。
第３図において、13は逆ベース電流源13であり、他の符
号は第１図の場合と同一である。
第３図において、13は逆ベース電流源13であり、他の符
号は第１図の場合と同一である。
この第３図に示す本発明の第２の実施例は、逆ベース
電流源13の作用により、ターンオフ時における負荷電流
の減衰を速くすることができ、ターンオフ時の損失を著
しく低減させることができるものである。
電流源13の作用により、ターンオフ時における負荷電流
の減衰を速くすることができ、ターンオフ時の損失を著
しく低減させることができるものである。
この実施例における逆ベース電流源を具体的に示し、
かつ、ゲート回路内の電源を１つで済ませることのでき
る本発明の他の実施例を次に説明する。
かつ、ゲート回路内の電源を１つで済ませることのでき
る本発明の他の実施例を次に説明する。
第４図は本発明の第３の実施例を示す構成図である。
第４図において、14はSIサイリスタ、15,15′は直流電
源、16,16′はMOSFET,17はリアクトルであり、他の符号
は第３図の場合と同一である。
第４図において、14はSIサイリスタ、15,15′は直流電
源、16,16′はMOSFET,17はリアクトルであり、他の符号
は第３図の場合と同一である。
この実施例において、自己消弧形スイツチング素子１
として、静電誘導（SI）サイリスタ（耐圧1200V、実効
電流30A、オン電圧1.2V、ターンオン時間１μｓ）を用
いた。また、トランジスタ２として、pnpnの４層構造を
有し、ｐベース層のシート抵抗を従来のpnp形トランジ
スタに比較して、１桁以上小さくして、安全動作する電
圧、電流領域を大きく増大させた新しいトランジスタ
（耐圧1200V、実効電流10A）を用いた。
として、静電誘導（SI）サイリスタ（耐圧1200V、実効
電流30A、オン電圧1.2V、ターンオン時間１μｓ）を用
いた。また、トランジスタ２として、pnpnの４層構造を
有し、ｐベース層のシート抵抗を従来のpnp形トランジ
スタに比較して、１桁以上小さくして、安全動作する電
圧、電流領域を大きく増大させた新しいトランジスタ
（耐圧1200V、実効電流10A）を用いた。
第４図において、素子１をターンオン及びターンオフ
制御するゲート回路３は、ノーマリオン形サイリスタ1
4、直流電源15、MOSFET16及びリアクトル17とにより構
成され、また、トランジスタ２のベース端子９とカソー
ド端子７との間に接続される逆ベース電流源13は、直流
電源15′とMOSFET16′とにより構成されている。
制御するゲート回路３は、ノーマリオン形サイリスタ1
4、直流電源15、MOSFET16及びリアクトル17とにより構
成され、また、トランジスタ２のベース端子９とカソー
ド端子７との間に接続される逆ベース電流源13は、直流
電源15′とMOSFET16′とにより構成されている。
いま、SIサイリスタ14のゲート端子G2にゲート電圧が
印加されていない場合、このSIサイリスタ14はオン状態
となつており、素子１のゲート・カソード間には、電源
15により逆バイアス電圧（この実施例では、−15Vとす
る）が印加され、素子１は、オフ状態となつている。
印加されていない場合、このSIサイリスタ14はオン状態
となつており、素子１のゲート・カソード間には、電源
15により逆バイアス電圧（この実施例では、−15Vとす
る）が印加され、素子１は、オフ状態となつている。
この状態で、MOSFET16をオンとし、SIサイリスタ14→
リアクトル17→MOSFET16→直流電源15の閉回路に電流を
流しておき、SIサイリスタ14をオフにすると、リアクト
ル17に蓄積されていたエネルギーが、素子１のゲート端
子８→素子１のカソード→抵抗４（この実施例では、10
Ω）から成る回路を通つて放電されるので、素子１はタ
ーンオンする。
リアクトル17→MOSFET16→直流電源15の閉回路に電流を
流しておき、SIサイリスタ14をオフにすると、リアクト
ル17に蓄積されていたエネルギーが、素子１のゲート端
子８→素子１のカソード→抵抗４（この実施例では、10
Ω）から成る回路を通つて放電されるので、素子１はタ
ーンオンする。
SIサイリスタ14をオンすると、前述したように、素子
１はターンオフし、負荷電流iLを遮断することができ
る。この場合、直流電源15′（この実施例では、−5V）
とMOSFET16とからなる逆ベース電流源13は、トランジス
タ２のターンオフを速くする作用を行い、トランジスタ
２のターンオフ損失（コレクタ電流×電圧）を小さくす
る。
１はターンオフし、負荷電流iLを遮断することができ
る。この場合、直流電源15′（この実施例では、−5V）
とMOSFET16とからなる逆ベース電流源13は、トランジス
タ２のターンオフを速くする作用を行い、トランジスタ
２のターンオフ損失（コレクタ電流×電圧）を小さくす
る。
第４図に示す本発明の第３の実施例を、アノード端子
６とカソード端子７との間にスナバ回路を接続せずに、
Ｌ負荷で用いた場合のターンオフ波形の例を第５図に示
している。第５図において、電流iSITHY,iTRSは、第４
図に示すように、それぞれ、素子１及びトランジスタ２
に流れる負荷電流である。また、iBは、トランジスタ２
のベース電流である。
６とカソード端子７との間にスナバ回路を接続せずに、
Ｌ負荷で用いた場合のターンオフ波形の例を第５図に示
している。第５図において、電流iSITHY,iTRSは、第４
図に示すように、それぞれ、素子１及びトランジスタ２
に流れる負荷電流である。また、iBは、トランジスタ２
のベース電流である。
第５図の例は、iL＝150Aの場合を示しており、iB＝−
20Aを流すことにより、iTRSの減衰を非常に速くできる
ことを示している。この例では、負荷電流iLが、素子１
の実効電流の５倍、トランジスタ２の実効電流の15倍と
極めて大きくなつているが、第４図に示す本発明の実施
例は、このような場合にも、オフ電圧VA＝800Vで安全に
ターンオフさせることができる。
20Aを流すことにより、iTRSの減衰を非常に速くできる
ことを示している。この例では、負荷電流iLが、素子１
の実効電流の５倍、トランジスタ２の実効電流の15倍と
極めて大きくなつているが、第４図に示す本発明の実施
例は、このような場合にも、オフ電圧VA＝800Vで安全に
ターンオフさせることができる。
第４図に示す本発明の実施例の素子１と同一のチツプ
サイズ（7.5×6.2mm2）、耐圧1200V、実効電流30A、オ
ン電圧1.6V、ターンオン時間３μｓのGTOを用いた従来
技術のスイツチング装置を、前述と同様にＬ負荷、スナ
バレスで用いた場合、オフ電圧Ｖ≦600V,iL≦30Aであつ
た。すなわち、本発明の実施例によるスイツチング装置
は、従来技術の場合に比較して、オン電圧が低く、か
つ、安全動作域が広く、高速スイツチング可能なもので
ある。
サイズ（7.5×6.2mm2）、耐圧1200V、実効電流30A、オ
ン電圧1.6V、ターンオン時間３μｓのGTOを用いた従来
技術のスイツチング装置を、前述と同様にＬ負荷、スナ
バレスで用いた場合、オフ電圧Ｖ≦600V,iL≦30Aであつ
た。すなわち、本発明の実施例によるスイツチング装置
は、従来技術の場合に比較して、オン電圧が低く、か
つ、安全動作域が広く、高速スイツチング可能なもので
ある。
［発明の効果］ 以上説明したように、本発明によれば、簡易な従来か
らあるゲート回路を用いて、オン電圧が低く、かつ、安
全動作域が広く、高速スイツチング可能な半導体スイツ
チング装置を得ることができる。
らあるゲート回路を用いて、オン電圧が低く、かつ、安
全動作域が広く、高速スイツチング可能な半導体スイツ
チング装置を得ることができる。
第１図は本発明の第１の実施例を示す構成図、第２図は
従来技術の一例を示す構成図、第３図、第４図は本発明
の第２、第３の実施例を示す構成図、第５図は第３の実
施例のターンオフ特性を説明する波形図である。 １……自己消弧形スイツチング素子、２……トランジス
タ、３……ゲート回路、４……抵抗、５……ダイオー
ド、６……アノード端子、７……カソード端子、８……
ゲート端子、９……ベース端子、10……ターンオン用電
源、11……ターンオフ用電源、12,12′……スイツチ、1
3……逆ベース電流源、14……SIサイリスタ、15,15′…
…直流電源、16,16′……MOSFET、17……リアクトル。
従来技術の一例を示す構成図、第３図、第４図は本発明
の第２、第３の実施例を示す構成図、第５図は第３の実
施例のターンオフ特性を説明する波形図である。 １……自己消弧形スイツチング素子、２……トランジス
タ、３……ゲート回路、４……抵抗、５……ダイオー
ド、６……アノード端子、７……カソード端子、８……
ゲート端子、９……ベース端子、10……ターンオン用電
源、11……ターンオフ用電源、12,12′……スイツチ、1
3……逆ベース電流源、14……SIサイリスタ、15,15′…
…直流電源、16,16′……MOSFET、17……リアクトル。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭53−2089（ＪＰ，Ａ) 特開 昭60−211981（ＪＰ，Ａ) 特開 昭52−133549（ＪＰ，Ａ) 特開 昭58−118147（ＪＰ，Ａ) 特開 昭63−202122（ＪＰ，Ａ) 特開 昭56−84033（ＪＰ，Ａ) 特開 昭60−119130（ＪＰ，Ａ) 特開 昭61−230519（ＪＰ，Ａ) 特開 昭63−93218（ＪＰ，Ａ) 特開 昭52−60560（ＪＰ，Ａ) 実開 昭58−66735（ＪＰ，Ｕ) 実開 昭58−43188（ＪＰ，Ｕ)
Claims (3)
- 【請求項１】自己消弧形スイッチング素子とトランジス
タとを並列接続して構成される半導体スイッチング装置
において、自己消弧形スイッチング素子のゲート電極に
自己消弧形スイッチング素子をターンオンするためのタ
ーンオン用ゲート電流及びターンオフするためのターン
オフ用ゲート電流を流し、ターンオン用ゲート電流を流
すためのターンオン用電源の負極とターンオフ用ゲート
電流を流すためのターンオフ用電源の正極とが共通電極
になっており、自己消弧形スイッチング素子のターンオ
フ用ゲート電流をトランジスタのベース電極に流してト
ランジスタをオンさせるゲート回路を、自己消弧形スイ
ッチング素子のゲート電極とトランジスタのベース電極
との間に接続し、前記トランジスタのベース電極とエミ
ッタ電極との間に抵抗を接続し、かつ、前記自己消弧形
スイッチング素子とトランジスタとのアノード電極、コ
レクタ電極相互間、カソード電極、エミッタ電極相互間
を低抵抗接続したことを特徴とする半導体スイッチング
装置。 - 【請求項２】自己消弧形スイッチング素子とトランジス
タとを並列接続して構成される半導体スイッチング装置
において、自己消弧形スイッチング素子のゲート電極に
自己消弧形スイッチング素子をターンオンするためのタ
ーンオン用ゲート電流及びターンオフするためのターン
オフ用ゲート電流を流し、ターンオン用ゲート電流を流
すためのターンオン用電源の負極とターンオフ用ゲート
電流を流すためのターンオフ用電源の正極とが共通電極
になっており、自己消弧形スイッチング素子のターンオ
フ用ゲート電流をトランジスタのベース電極に流してト
ランジスタをオンさせるゲート回路を、自己消弧形スイ
ッチング素子のゲート電極とトランジスタのベース電極
との間に接続し、前記トランジスタのベース電極とエミ
ッタ電極との間にダイオードを逆方向接続し、かつ、前
記自己消弧形スイッチング素子とトランジスタとのアノ
ード電極、コレクタ電極相互間、カソード電極、エミッ
タ電極相互間を低抵抗接続したことを特徴とする半導体
スイッチング装置。 - 【請求項３】前記トランジスタのベース電極とエミッタ
電極との間に逆ベース電流源を接続したことを特徴とす
る特許請求の範囲第１項または第２項記載の半導体スイ
ッチング装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63147024A JP2744015B2 (ja) | 1988-06-16 | 1988-06-16 | 半導体スイツチング装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63147024A JP2744015B2 (ja) | 1988-06-16 | 1988-06-16 | 半導体スイツチング装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH022709A JPH022709A (ja) | 1990-01-08 |
| JP2744015B2 true JP2744015B2 (ja) | 1998-04-28 |
Family
ID=15420819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63147024A Expired - Lifetime JP2744015B2 (ja) | 1988-06-16 | 1988-06-16 | 半導体スイツチング装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2744015B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5684033A (en) * | 1979-12-12 | 1981-07-09 | Toyo Electric Mfg Co Ltd | Gate circuit of gate turn-off thyristor |
| JPS60119130A (ja) * | 1983-11-30 | 1985-06-26 | Mitsubishi Electric Corp | ゲ−トタ−ンオフサイリスタの駆動回路 |
| JPS61230519A (ja) * | 1985-04-05 | 1986-10-14 | Mitsubishi Electric Corp | ゲ−トタ−ンオフサイリスタの駆動回路 |
| JPS6393218A (ja) * | 1986-10-08 | 1988-04-23 | Hitachi Ltd | ゲ−トタ−ンオフサイリスタのタ−ンオフ回路 |
-
1988
- 1988-06-16 JP JP63147024A patent/JP2744015B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH022709A (ja) | 1990-01-08 |
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