JPS6145865B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は電界効果スイツチング素子に係り、１
つの半導体基板に電界効果サイリスタを逆並列に
構成したもので、双方向に大電流を高速に遮断す
ることができる新規な電界効果スイツチング素子
に関する。

電界効果サイリスタは従来のpnpn構造のサイ
リスタにくらべて高温特性が良好なこと、高速イ
スツチング動作が可能なこと、そのためターンオ
フ時に電流集中が起きないこと、dv／dt耐量が
大きいことなど種々の利点がある。しかしながら
従来の電界効果サイリスタには一方向のみの電流
しか遮断できない欠点があつた。

双方向性スイツチング素子として従来からよく
知られているものにトライアツクがある。トライ
アツクのターンオフは一対の主電極の電圧の極性
を反転することによつて行われるが、主電極間の
電圧極性の反転はオフ状態にある他方のpnpn構
造部に対しては逆方向から順方向への電圧印加と
なるので、転流時においてはオン状態にあるサイ
リスタ部のｎベース層中の過剰キヤリヤがオフ状
態にあるサイリスタ部のゲート領域に流れ、オフ
状態であるはずのサイリスタをトリガーすること
がよくある。この傾向は印加電圧の立上り上昇率
dv／dtが大きくなると著しくなり、ゲート信号
がなくてもオン状態に移行するようになつて電流
制御能力を失ない、いわゆる転流失販がおこる。

従来のトライアツクではこのdv／dt耐量を大
きくできない欠点があつた。

また逆方向にも、順方向電流に匹敵する大電流
を流すことができ、順方向には電流制御機能をも
つスイツチング素子として逆導通サイリスタがあ
る。しかしながら従来の逆導通サイリスタは次の
ような欠点があつた。すなわち逆方向通電時にダ
イオード部のｎベース層中に蓄積されたキヤリヤ
がサイリスタ部に流入してサイリスタをトリガー
し、電圧逆転時に阻止されるはずのサイリスタが
ターンオンする現象、いわゆる転流失販が生じる
ことがある。このような転流失販を防止して転流
能力を向上させるため、基本的にはサイリスタ部
の近くにはダイオード部の流さない構造が考えら
れているが、完全に分離しようとすると半導体基
体の有効利用面積が著しく低下してしまう欠点が
ある。

したがつて本発明の目的は低い制御用ゲート電
圧で大電流を双方向に制御する機能をもち、
dv／dt耐量および順方向阻止耐圧が共に高く、
ターンオフタイムが短く、オン電圧が小さく、転
流失販を起こさない双方向安定スイツチング素子
および逆導通スイツチング素子を提供することで
ある。

上記目的を達成するために本発明の特徴とする
ところは、半導体基体の一方の主面にp⁺エミツ
タ層およびn⁺エミツタ層が隣接して形成され、
他の主面の上記p⁺エミツタ層に対向する位置に
はn⁺エミツタ層が、また上記n⁺エミツタ層に対
向する位置にはp⁺エミツタ層がそれぞれ隣接し
て形成され、これら２つの主面には、上記p⁺，
n⁺層に共通の主電極がそれぞれ形成され、また
両主面近傍の高不純物濃度層の間に残存するベー
ス層中にはベース層と反対導電型のゲート領域が
各高濃度層から隔離して形成され、ゲート領域と
ベース層との間に形成されるpn接合が逆バイア
スされるときにベース層にひろがる空乏層によつ
て主電流が遮断される点である。

次に本発明を図面によつて説明する。

第１図は本発明の一実施例であり、１は半導体
基板よりなるｎ―ベース層、２および４は上記ベ
ース層１の上下両面に、上記半導体基板の両主面
に露出するように形成されたp⁺エミツタ層、３
および５は同じく上記ベース層１の上下両面に、
上記半導体基板の両主面に露出し、かつ上記各ｐ
＋エミツタ層と対向するように形成されたn⁺エ
ミツタ層、６はベース層１内にチヤンネル部７を
残すように埋置されたゲート層である。そして前
記チヤンネル部７は主電流通路となる。８および
９は主電流を双方向的に流すための電極であり、
８はｐ＋エミツタ層２、n⁺エミツタ層３に、ま
た９はp⁺エミツタ層４、n⁺エミツタ層５にそれ
ぞれ共通に接続されている。本実施例の動作につ
いて説明する。はじめにスイツチＳ_G1，Ｓ_G2を開
放した状態で電極８が正、電極９が負となるよう
に主電圧が印加された場合、図の右半分の領域
で、チヤンネル部７を通つて電極８から電極９に
向つて主電流が流れる。ここで、スイツチＳ_G1を
閉じて電極９が正、ゲート層６が負となるように
バイアス電圧Ｖ_Gを印加するとゲート層６とベー
ス層１間のpn接合が逆バイアスされる。その結
果、上記Pn接合からベース層１に空乏層が拡が
り、上記チヤンネル部７がピンチオフされて主電
流が阻止される。上記と反対に電極９が正、電極
８が負となるように主電圧が印加された場合に
は、図の左半分の領域に主電流が流れるがスイツ
チＳ_G1を開放したままでＳ_G2を閉じると上記主電
流が阻止される。本発明によるスイツチング素子
は上記のような双方向にスイツチング機能がある
だけでなく、半導体基体の両主面に露出するよう
に形成されているp⁺層２，４がn⁺層３，５によ
つてそれぞれ短絡されるので、公知のように順方
向阻止耐圧が上昇し、しかも導通時における主電
流通路がダイオードであるので、ｎベース層を厚
くしてもオン電圧は通常のサイリスタにくらべて
小さくなる特徴がある。

次に本発明のの特長をスイツチング動作に基づ
いて以下に説明する。第２図は本発明による双方
向電界効果サイリスタのスイツチング動作を示す
ものである。第１図に示されたように電極８と９
の間に交流電圧Ｖ_Sが印加され、ゲート層６にバ
イアス電圧が印加されない場合は、負荷抵抗Ｒ_D
によつて決まる第２図ａに示されたような正弦波
電流が流れる。第２図ａにおいて時刻t₁〜t₂間、
およびt₃〜t₄間は電極８が正、電極９が負である
場合であり、また時刻t₂〜t₃の間は電極８が負、
電極９が正となる場合であると仮定する。時刻t₁
〜t₂間、およびt₃〜t₄間の場合は電極８がサイリ
スタのアノード、電極９がサイリスタのカソード
となり、時刻t₂〜t₃間では電極８がサイリスタの
カソード、電極９がサイリスタのアノードとな
る。ここで、第２図ｂに示されたような電圧パル
スＶ_G1が、第１図に示されたスイツチＳ_G1をオ
ン、Ｓ_G2をオフとすることにより電極９とゲート
層６間に印加されると、第２図ｃに示すように時
刻t₁〜t₅間、t₆〜t₂間、t₃〜t₇間、t₈〜t₄間では電流
が阻止される。すなわち電極８がアノード、電極
９がカソードとなつた状態において、埋込みゲー
ト層６が電極（カソード）９に対して負となるよ
う逆バイアス電圧が印加されると、チヤンネル部
７が空え層によつてピンチオフされ、これがn⁺
層５からの電子注入に対して電位障壁となるので
主電流ｉ_Sが阻止される。しかし時刻t₂〜t₃の間に
おいては主電圧Ｖ_Sが反転し、電極９がアノー
ド、電極８がカソードとなるので、電極９、埋込
みゲート層６間に前記電圧パルスＶ_G1を印加して
も、電極９から埋込みゲート層６へ正孔の注入が
生じ、電極９，８間は導通状態となる。

また第２図ｄに示されたような電圧パルスＶ_G2
が、スイツチＳ_G1をオフ、スイツチＳ_G2をオンと
することにより印加されたとき、時刻t₂〜t₉間、
t₁₀〜t₃間では電流が阻止される。これは前記の場
合と同様に説明される。この場合の制御された電
流波形を第２図ｅに示す。以上の説明から明らか
なように電流阻止プロセスにおける制御パルスは
所与の瞬間においてカソードとして作用している
電極８または９と埋込みゲート層６との間に逆バ
イアス電圧を印加するものである。阻止を解除す
るためにはこれらの制御パルスをとり除けばよ
い、したがつて上記実施例で示したように電極８
と電極９間に主正弦波電流が流れるような電圧Ｖ
_Sが印加された場合、制御用電圧パルスＶ_G1，Ｖ_G
２が第２図ｂ，ｄに示されたように印加された場
合は、同図ｆに示されたように双方向に位相制御
された電流が流れる。

本発明によれば、ゲート層６に制御用電圧パル
スが印加されてから数μ秒以内にｎベース層１中
の過剰キヤリヤが掃き出され、一方ゲート層６と
n⁺エミツタ層３または５との間のn⁺npダイオー
ドが制御用電圧パルスによつて逆バイアスされる
ので、トライアツクにおけるような転流失販が生
じないことは明らかである。さらに転流時に、そ
れ以前に流れていた電流がトリガに寄与し、ゲー
ト近傍で最初にトリガされるトライアツクに比較
してdi／dt耐量が大きくなることも明らかであろ
う。

また明らかなように、第１図における双方向性
の制御電圧パルスＶ_G1，Ｖ_G2のいずれか一方のみ
を使用するようにすれば、逆導通電界効果サイリ
スタを得ることができる。このようにして得られ
る逆導通電界効果型サイリスタでは、阻止状態に
移行する時、ｎベース層中のキヤリアがごく短時
間でゲート層中に掃き出され、かつ制御用バイア
ス電圧Ｖ_Gによりn⁺npダイオードが逆バイアスさ
れているので、従来の逆導通サイリスタによく起
こる転流失販も生じない。

第３図は本発明の他の実施例である。同図にお
ける符号１〜９は第１図と同一でありダイオード
Ｄが新たにつけ加わつたものである。ダイオード
の逆耐圧は主電圧Ｖ_Sより高いものとする。電極
８が正、電極９が負となるよう主電圧Ｖ_Sが印加
された場合は、第１図で説明したとおり、スイツ
チＳ_G1をオンしてカソード電極９とゲート層６の
間にバイアス電圧Ｖ_Gを印加することにより主電
流が阻止される。また、電極９が正、電極８が負
となるように主電圧が印加された場合も、スイツ
チＳ_G1をオンすることにより主電流が阻止され
る。なぜならば、電源Ｖ_Gと電極９間にダイオー
ドＤが逆極性（主電圧Ｖ_Sに対して）に直列接続
されているため、スイツチＳ_G1がオンとなつても
電極９からゲート層６への正孔の注入は行なわれ
ず、一方、ｎベース層１とゲート層６間の接合が
逆バイアスされ、チヤンネル部７に空乏層が生じ
ているからである。

第４図は本発明のさらに他の実施例である。同
図において第１，３図と同一の符号は同一または
同等部分をあらわし、９Ａはp⁺層４に接続され
た電極、９Ｂはn⁺層５に接続された電極であ
り、これら電極は外部結線によつて接続されてい
る。Ｄはそその逆耐圧が主電圧Ｖ_Sより高いダイ
オード、１２はゲート電極、１３はゲート層n⁺
エミツタ層５、p⁺エミツタ層４を絶縁するため
のパツシベーシヨン膜である。この場合のスイツ
チング動作について説明する。電極８は正、電極
９Ａ，９Ｂが負となるように主電圧Ｖ_Sが印加さ
れた場合は、カソードとして作用している電極９
Ａ，９Ｂとゲート電極１２との間にゲート層６が
負となるよう、Ｓ_G1をオンして逆バイアス電圧を
印加することにより、第１，３図の場合と同様に
主電流が阻止される。また電極９Ａ，９Ｂが正、
電極８が負となるように主電圧が印加された状態
で、スイツチＳ_G1をオンにすると、ダイオードＤ
がなければ（Ｖ_S―Ｖ_G）の電圧によりn^-ベース
層１とｐゲート層６間に形成されるpn接合が順
バイアスされるため、チヤンネル部７に空乏層が
形成されず主電流が流れるが、本実施例では逆方
向にダイオードＤが挿入されているためにかかる
順バイアスは行われず、しかもn^-ベース層１と
ｐゲート層６間の接合がバイアス電圧Ｖ_Gによつ
て逆バイアスされてチヤンネル部７に空乏層が生
じるので、第３図の場合と同様に主電流が阻止さ
れる。また第４図の構造にすると、ゲート層の横
方向の抵抗が小さく、チヤンネル幅も任意に狭く
できるので低ゲート電圧で大電流が遮断できる特
徴がある。

以上において図示説明した実施例は、一対の電
界効果サイリスタ素子を逆並列に接続したスイツ
チング素子であるが、第５〜７図に示すようにこ
れらを複数対設けても全く同様の作用効果が得ら
れることは明らかである。この場合の動作は前述
の場合と全く同様であるので詳細な説明は省略す
る。

本発明においては、半導体基体の上下両主面に
形成される各p⁺，n⁺高不純物濃度層の面積およ
びゲート層の位置や大きさなどは任意に選定でき
るが、各主面に形成されるn⁺層とp⁺層の面積が
相等しく、かつゲート層から両主面側のそれぞれ
の高不純物濃度層とベース層との境界面（pn接
合）に至る距離が相等しいように構成すれば、正
逆方向の特性が相等しくなるので実用上便利であ
る。

【図面の簡単な説明】

第１図は本発明の１実施例の断面図、第２図は
その動作を説明するための波形図、第３図ないし
第７図はそれぞれ本発明の他の実施例の断面図で
ある。 １……ベース層、２，４……p⁺エミツタ層、
３，５……n⁺エミツタ層、６……ゲート層、７
……チヤンネル部、８，９……主電極、Ｖ_G……
バイアス電圧。

Claims (1)

1. 【特許請求の範囲】 １ 一導電型の半導体基体と、半導体基体の１主
   面に形成された一導電型および反対導電型の高不
   純物濃度層と、半導体基体の反対側主面の、前記
   １主面にある一導電型層に対向する位置に形成さ
   れた反対導電型高不純物濃度層と、前記反対側主
   面の、前記１主面にある反対導電型層に対向する
   位置に形成された一導電型高不純物濃度層と、前
   記両主面の各高不純物濃度層にそれぞれ設けられ
   た主電極を主面ごとに共通に接続する手段と、前
   記２つの主面に形成された高不純物濃度層の間に
   残存する半導体基体から成るベース層中にチヤン
   ネル部を残すように形成された反対導電型のゲー
   ト領域とゲート領域に連なる電極とを具備し、前
   記ゲート領域とベース層間に形成されたpn接合
   が逆バイアスされるときベース層にひろがる空乏
   層によつて上記両主面上の主電極間に流れる主電
   流が遮断されることを特徴とする電界効果スイツ
   チング素子。 ２ 少なくとも一方の主面に形成された一導電型
   および反対導電型の高不純物濃度層が互いに隣接
   して配設されたことを特徴とする第１項記載の電
   界効果スイツチング素子。 ３ 上記ゲート領域は、主面に略平行な板状をな
   す部分を有し、この板状部分から延びて１主面に
   露出する部分を介して１主面上のゲート電極と連
   なることを特徴とする第１項記載の電界効果スイ
   ツチング素子。 ４ ゲート領域と少なくとも１方の主電極との間
   にバイアス電圧を印加することにより、前記pn
   接合を逆バイアスすることを特徴とする第１〜第
   ３項のいずれかに記載の電界効果スイツチング素
   子。 ５ ゲート領域と１方の主電極との間に、バイア
   ス電源と直列接続され、バイアス電源に対して順
   方向にダイオードを介してバイアス電圧を印加す
   ることにより、前記pn接合を逆バイアスするこ
   とを特徴とする第１〜第３項のいずれかに記載の
   電界効果スイツチング素子。 ６ 各主面に形成された一導電型および反対導電
   型の高不純物濃度層の面積が相等しいことを特徴
   とする第１〜第５項のいずれかに記載の電界効果
   スイツチング素子。 ７ 上下両主面に形成された高不純物濃度層から
   ゲート領域とベース層間のpn接合に至る距離が
   相等しいことを特徴とする第１〜第６項のいずれ
   かに記載の電界効果スイツチング素子。