JPH0812992B2 - 半導体リレー回路 - Google Patents
半導体リレー回路Info
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- JPH0812992B2 JPH0812992B2 JP28946390A JP28946390A JPH0812992B2 JP H0812992 B2 JPH0812992 B2 JP H0812992B2 JP 28946390 A JP28946390 A JP 28946390A JP 28946390 A JP28946390 A JP 28946390A JP H0812992 B2 JPH0812992 B2 JP H0812992B2
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- JP
- Japan
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- gate
- semiconductor layer
- resistor
- mosfet
- source
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- Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、入出力間を光結合により絶縁した半導体リ
レー回路に関するものである。
レー回路に関するものである。
［従来の技術］ 第６図は従来の半導体リレー回路の回路図である。以
下、その回路構成について説明する。入力端子I1,I2間
には、LED（発光ダイオード）のような発光素子１が接
続されている。この発光素子１が発生する光信号は、フ
ォトダイオードアレイ２により受光される。フォトダイ
オードアレイ２は、発光素子１からの光信号を受光する
と、光起電力を発生する。フォトダイオードアレイ２の
第１の電極は、パワーMOSFET3のゲートに接続されてお
り、第２電極は抵抗R1,R2を介してパワーMOSFET3のソー
スに接続されている。パワーMOSFET3のドレイン及びソ
ースは、それぞれ出力端子O1,O2に接続されている。ま
た、パワーMOSFET3のゲートには制御回路４の一端が接
続されており、制御回路４の他端は抵抗R1,R2の接続点
に接続されている。この回路４は、フォトダイオードア
レイ２が光起電力を発生しているときには高インピーダ
ンス状態となり、フォトダイオードアレイ２が光起電力
を発生していないときには低インピーダンス状態となる
ように構成されている。
下、その回路構成について説明する。入力端子I1,I2間
には、LED（発光ダイオード）のような発光素子１が接
続されている。この発光素子１が発生する光信号は、フ
ォトダイオードアレイ２により受光される。フォトダイ
オードアレイ２は、発光素子１からの光信号を受光する
と、光起電力を発生する。フォトダイオードアレイ２の
第１の電極は、パワーMOSFET3のゲートに接続されてお
り、第２電極は抵抗R1,R2を介してパワーMOSFET3のソー
スに接続されている。パワーMOSFET3のドレイン及びソ
ースは、それぞれ出力端子O1,O2に接続されている。ま
た、パワーMOSFET3のゲートには制御回路４の一端が接
続されており、制御回路４の他端は抵抗R1,R2の接続点
に接続されている。この回路４は、フォトダイオードア
レイ２が光起電力を発生しているときには高インピーダ
ンス状態となり、フォトダイオードアレイ２が光起電力
を発生していないときには低インピーダンス状態となる
ように構成されている。
以下、上記回路の動作について説明する。入力端子I
1,I2間に入力信号が印加されると、発光素子１が光信号
を発生する。この光信号を受光して、フォトダイオード
アレイ２が光起電力を発生する。このとき、制御回路４
は高インピーダンス状態となっているので、フォトダイ
オードアレイ２からの光電流により、抵抗R1,R2を介し
てパワーMOSFET3のゲート・ソース間容量が充電され、
パワーMOSFET3のゲート・ソース間電圧が上昇する。フ
ォトダイオードアレイ２の直列個数は、パワーMOSFET3
のスレショルド電圧よりも高い光起電力を発生するよう
に設定されているので、パワーMOSFET3はドレイン・ソ
ース間が導通する。これにより、出力端子O1,O2間が導
通する。
1,I2間に入力信号が印加されると、発光素子１が光信号
を発生する。この光信号を受光して、フォトダイオード
アレイ２が光起電力を発生する。このとき、制御回路４
は高インピーダンス状態となっているので、フォトダイ
オードアレイ２からの光電流により、抵抗R1,R2を介し
てパワーMOSFET3のゲート・ソース間容量が充電され、
パワーMOSFET3のゲート・ソース間電圧が上昇する。フ
ォトダイオードアレイ２の直列個数は、パワーMOSFET3
のスレショルド電圧よりも高い光起電力を発生するよう
に設定されているので、パワーMOSFET3はドレイン・ソ
ース間が導通する。これにより、出力端子O1,O2間が導
通する。
ここで、パワーMOSFET3のゲート・ソース間電圧は、
ゲート・ソース間容量と抵抗R1,R2の時定数に応じた速
度で上昇して行くので、第５図に示すように、ターンオ
ン時の応答時間Tonは長くなる。また、出力信号が０％
から90％に上昇するまでの立ち上がり時間Tupも長くな
るので、立ち上がり特性は穏やかな勾配となる。
ゲート・ソース間容量と抵抗R1,R2の時定数に応じた速
度で上昇して行くので、第５図に示すように、ターンオ
ン時の応答時間Tonは長くなる。また、出力信号が０％
から90％に上昇するまでの立ち上がり時間Tupも長くな
るので、立ち上がり特性は穏やかな勾配となる。
次に、入力端子I1,I2間の入力信号を遮断すると、発
光素子１は光信号の発光を停止する。このため、フォト
ダイオードアレイ２は光起電力を発生しなくなる。この
とき、制御回路４は低インピーダンス状態となるので、
パワーMOSFET3のゲート・ソース間容量の蓄積電荷は、
制御回路４と抵抗R2を介して放電される。これにより、
パワーMOSFET3のゲート・ソース間電圧がスレショルド
電圧よりも低くなるので、パワーMOSFET3のドレイン・
ソース間は遮断状態となる。これにより、出力端子O1,O
2間は遮断状態となる。
光素子１は光信号の発光を停止する。このため、フォト
ダイオードアレイ２は光起電力を発生しなくなる。この
とき、制御回路４は低インピーダンス状態となるので、
パワーMOSFET3のゲート・ソース間容量の蓄積電荷は、
制御回路４と抵抗R2を介して放電される。これにより、
パワーMOSFET3のゲート・ソース間電圧がスレショルド
電圧よりも低くなるので、パワーMOSFET3のドレイン・
ソース間は遮断状態となる。これにより、出力端子O1,O
2間は遮断状態となる。
ここで、パワーMOSFET3のゲート・ソース間電圧は、
ゲート・ソース間容量と抵抗R2の時定数に応じた速度で
降下して行くので、第５図に示すように、ターンオフ時
の応答時間Toffは長くなる。また、出力信号が100％か
ら10％に降下するまでの立ち下がり時間Tdnも長くなる
ので、立ち下がり特性は穏やかな勾配となる。
ゲート・ソース間容量と抵抗R2の時定数に応じた速度で
降下して行くので、第５図に示すように、ターンオフ時
の応答時間Toffは長くなる。また、出力信号が100％か
ら10％に降下するまでの立ち下がり時間Tdnも長くなる
ので、立ち下がり特性は穏やかな勾配となる。
［発明が解決しようとする課題］ 上述の実施例では、立ち上がり時間Tupの調整に関与
している抵抗は抵抗R1とR2であり、立ち下がり時間Tdn
の調整に関与している抵抗は抵抗R2のみであった。した
がって、立ち上がり時間Tdnを調整するために、抵抗R2
の値を変えると、それに伴い、立ち上がり時間Tupも変
動するという欠点があった。
している抵抗は抵抗R1とR2であり、立ち下がり時間Tdn
の調整に関与している抵抗は抵抗R2のみであった。した
がって、立ち上がり時間Tdnを調整するために、抵抗R2
の値を変えると、それに伴い、立ち上がり時間Tupも変
動するという欠点があった。
本発明はこのような欠点に鑑みなされたものであり、
その目的とするところは、スイッチング時の立ち上がり
時間と立ち下がり時間をそれぞれ独立して調整可能な半
導体リレー回路を提供することにある。
その目的とするところは、スイッチング時の立ち上がり
時間と立ち下がり時間をそれぞれ独立して調整可能な半
導体リレー回路を提供することにある。
［課題を解決するための手段］ 本発明にあっては、上記の課題を解決するために、第
１図に示すように、入力信号に応答して光信号を発生す
る発光素子１と、発光素子１の発生する光信号を受光し
て光起電力を発生するフォトダイオードアレイ２と、フ
ォトダイオードアレイ２の発生する光起電力をゲート・
ソース間に印加されてドレイン・ソース間の出力信号を
制御するMOSFET3と、MOSFET3のゲート・ソース間に並列
的に接続され、前記光起電力の発生時に高インピーダン
ス状態となり、前記光起電力の消失時に低インピーダン
ス状態となる制御回路４とを有する半導体リレー回路に
おいて、フォトダイオードアレイ２からMOSFET3のゲー
ト・ソース間容量に充電電流を流す経路のうち、MOSFET
3のゲート・ソース間容量から制御回路４への放電電流
が流れない位置に直列的に挿入される第１の抵抗R1と、
MOSFET3のゲート・ソース間容量から制御回路４に放電
電流を流す経路のうち、前記充電電流と放電電流の両方
が流れる位置に直列的に挿入される第２の抵抗R2を備
え、第２の抵抗R2の両端に前記充電電流に対して順方向
で前記放電電流に対して逆方向となるように、整流素子
D1を並列的に接続したことを特徴とするものである。
１図に示すように、入力信号に応答して光信号を発生す
る発光素子１と、発光素子１の発生する光信号を受光し
て光起電力を発生するフォトダイオードアレイ２と、フ
ォトダイオードアレイ２の発生する光起電力をゲート・
ソース間に印加されてドレイン・ソース間の出力信号を
制御するMOSFET3と、MOSFET3のゲート・ソース間に並列
的に接続され、前記光起電力の発生時に高インピーダン
ス状態となり、前記光起電力の消失時に低インピーダン
ス状態となる制御回路４とを有する半導体リレー回路に
おいて、フォトダイオードアレイ２からMOSFET3のゲー
ト・ソース間容量に充電電流を流す経路のうち、MOSFET
3のゲート・ソース間容量から制御回路４への放電電流
が流れない位置に直列的に挿入される第１の抵抗R1と、
MOSFET3のゲート・ソース間容量から制御回路４に放電
電流を流す経路のうち、前記充電電流と放電電流の両方
が流れる位置に直列的に挿入される第２の抵抗R2を備
え、第２の抵抗R2の両端に前記充電電流に対して順方向
で前記放電電流に対して逆方向となるように、整流素子
D1を並列的に接続したことを特徴とするものである。
なお、第３図及び第４図に示すように、一導電型の第
１半導体層12の表面に反対導電型の第２半導体層13を形
成し、第２半導体層13の両端に高導電率の第１配線15と
第２配線14をそれぞれオーミック接続し、第２半導体層
13の一端にオーミック接続された第１配線15を第１半導
体層12にオーミック接続し、第１半導体層12と第２半導
体層13の間のPN接合により前記整流素子D1を構成し、前
記整流素子D1が逆バイアスされたときに、両端にそれぞ
れ第１配線15と第２配線14をオーミック接続した第２半
導体層13により前記整流素子D1と並列接続された第２の
抵抗R2を構成することが好ましい。
１半導体層12の表面に反対導電型の第２半導体層13を形
成し、第２半導体層13の両端に高導電率の第１配線15と
第２配線14をそれぞれオーミック接続し、第２半導体層
13の一端にオーミック接続された第１配線15を第１半導
体層12にオーミック接続し、第１半導体層12と第２半導
体層13の間のPN接合により前記整流素子D1を構成し、前
記整流素子D1が逆バイアスされたときに、両端にそれぞ
れ第１配線15と第２配線14をオーミック接続した第２半
導体層13により前記整流素子D1と並列接続された第２の
抵抗R2を構成することが好ましい。
［作 用］ 本発明にあっては、制御回路４とMOSFET3のゲート・
ソース間との間に挿入された第２の抵抗R2の両端に、MO
SFET3のゲート・ソース間容量の充電電流に対して順方
向で、前記容量の放電電流に対して逆方向となるよう
に、整流素子D1を並列的に接続したので、MOSFET3のゲ
ート・ソース間容量の充電電流は第１の抵抗R1により決
まり、放電電流は第２の抵抗R2により決まる。したがっ
て、立ち上がり時間Tonと立ち下がり時間Toffを独立し
て調整することができるものである。
ソース間との間に挿入された第２の抵抗R2の両端に、MO
SFET3のゲート・ソース間容量の充電電流に対して順方
向で、前記容量の放電電流に対して逆方向となるよう
に、整流素子D1を並列的に接続したので、MOSFET3のゲ
ート・ソース間容量の充電電流は第１の抵抗R1により決
まり、放電電流は第２の抵抗R2により決まる。したがっ
て、立ち上がり時間Tonと立ち下がり時間Toffを独立し
て調整することができるものである。
また、第２の抵抗R2をPN接合分離された半導体層13で
構成し、このPN接合により整流素子D1を構成すれば、半
導体集積回路の占有面積を増やすことなく、整流素子D1
を構成できるものである。
構成し、このPN接合により整流素子D1を構成すれば、半
導体集積回路の占有面積を増やすことなく、整流素子D1
を構成できるものである。
［実施例］ 第２図は本発明の一実施例の回路図である。以下、そ
の回路構成について説明する。入力端子I1,I2間には、L
ED（発光ダイオード）のような発光素子１が接続されて
いる。この発光素子１が発生する光信号は、フォトダイ
オードアレイ２により受光される。フォトダイオードア
レイ２は、発光素子１からの光信号を受光すると、光起
電力を発生する。フォトダイオードアレイ２の第１の電
極は、パワーMOSFET3のゲートに接続されており、第２
の電極は抵抗R1,R2を介してパワーMOSFET3のゲートに接
続されている。パワーMOSFET3のドレイン及びソース
は、それぞれ出力端子O1,O2に接続されている。また、
パワーMOSFET3のゲートにはデプリーション型の制御用M
OSFET4aのドレインが接続されている。制御用MOSFET4a
のソースは抵抗R1,R2の接続点に接続されており、ゲー
トは抵抗R1とフォトダイオードアレイ２の第２の電極の
接続点に接続されている。この制御用MOSFET4aは、フォ
トダイオードアレイ２が光起電力を発生しているときに
はドレイン・ソース間を介して流れる光電流により抵抗
R1に生じる電圧でバイアスされて高インピーダンス状態
となり、フォトダイオードアレイ２が光起電力を発生し
ていないときには低インピーダンス状態となる。また、
抵抗R2の両端には整流素子D1が並列接続されている。整
流素子D1は、パワーMOSFET3のゲート・ソース間容量の
充電電流に対して順方向で、放電電流に対して逆方向と
なるように接続されている。
の回路構成について説明する。入力端子I1,I2間には、L
ED（発光ダイオード）のような発光素子１が接続されて
いる。この発光素子１が発生する光信号は、フォトダイ
オードアレイ２により受光される。フォトダイオードア
レイ２は、発光素子１からの光信号を受光すると、光起
電力を発生する。フォトダイオードアレイ２の第１の電
極は、パワーMOSFET3のゲートに接続されており、第２
の電極は抵抗R1,R2を介してパワーMOSFET3のゲートに接
続されている。パワーMOSFET3のドレイン及びソース
は、それぞれ出力端子O1,O2に接続されている。また、
パワーMOSFET3のゲートにはデプリーション型の制御用M
OSFET4aのドレインが接続されている。制御用MOSFET4a
のソースは抵抗R1,R2の接続点に接続されており、ゲー
トは抵抗R1とフォトダイオードアレイ２の第２の電極の
接続点に接続されている。この制御用MOSFET4aは、フォ
トダイオードアレイ２が光起電力を発生しているときに
はドレイン・ソース間を介して流れる光電流により抵抗
R1に生じる電圧でバイアスされて高インピーダンス状態
となり、フォトダイオードアレイ２が光起電力を発生し
ていないときには低インピーダンス状態となる。また、
抵抗R2の両端には整流素子D1が並列接続されている。整
流素子D1は、パワーMOSFET3のゲート・ソース間容量の
充電電流に対して順方向で、放電電流に対して逆方向と
なるように接続されている。
以下、本実施例の動作について説明する。入力端子I
1,I2間に入力信号が印加されると、発光素子１が光信号
を発生する。この光信号を受光して、フォトダイオード
アレイ２が光起電力を発生する。このとき、フォトダイ
オードアレイ２から制御用MOSFET4aのドレイン・ソース
間を介して抵抗R1に流れる電流により抵抗R1の両端に電
圧が発生し、制御用MOSFET4aが高インピーダンス状態に
バイアスされる。また、フォトダイオードアレイ２から
の光電流により、整流素子D1と抵抗R1を介してパワーMO
SFET3のゲート・ソース間容量が充電され、パワーMOSFE
T3のゲート・ソース間電圧が上昇する。フォトダイオー
ドアレイ２の直列個数は、パワーMOSFET3のスレショル
ド電圧よりも高い光起電力を発生するように設定されて
いるので、パワーMOSFET3はドレイン・ソース間が導通
する。これにより、出力端子O1,O2間が導通する。ここ
で、パワーMOSFET3のゲート・ソース間電圧は、ゲート
・ソース間容量と抵抗R1の時定数に応じた速度で上昇し
て行くので、第５図に示すように、ターンオン時の応答
時間Tonは長くなる。また、出力信号が０％から90％に
上昇するまでの立ち上がり時間Tupも長くなるので、立
ち上がり特性は穏やかな勾配となる。したがって、例え
ば、出力端子O1,O2間にコンデンサが並列的に接続され
ていても、その電荷が急速に放電されることは防止でき
るので、電気的ノイズの発生が抑制される。なお、ター
ンオン時における応答時間Tonから立ち上がり時間Tupを
差し引いた時間は、パワーMOSFET3のゲート・ソース間
電圧がゼロレベルからスルショルドレベルに達するまで
に要する時間である。そして、その後の立ち上がり時間
Tupは、パワーMOSFET3のゲート・ソース間電圧がスルシ
ョルドレベルから飽和レベルに達するまでに要する時間
である。
1,I2間に入力信号が印加されると、発光素子１が光信号
を発生する。この光信号を受光して、フォトダイオード
アレイ２が光起電力を発生する。このとき、フォトダイ
オードアレイ２から制御用MOSFET4aのドレイン・ソース
間を介して抵抗R1に流れる電流により抵抗R1の両端に電
圧が発生し、制御用MOSFET4aが高インピーダンス状態に
バイアスされる。また、フォトダイオードアレイ２から
の光電流により、整流素子D1と抵抗R1を介してパワーMO
SFET3のゲート・ソース間容量が充電され、パワーMOSFE
T3のゲート・ソース間電圧が上昇する。フォトダイオー
ドアレイ２の直列個数は、パワーMOSFET3のスレショル
ド電圧よりも高い光起電力を発生するように設定されて
いるので、パワーMOSFET3はドレイン・ソース間が導通
する。これにより、出力端子O1,O2間が導通する。ここ
で、パワーMOSFET3のゲート・ソース間電圧は、ゲート
・ソース間容量と抵抗R1の時定数に応じた速度で上昇し
て行くので、第５図に示すように、ターンオン時の応答
時間Tonは長くなる。また、出力信号が０％から90％に
上昇するまでの立ち上がり時間Tupも長くなるので、立
ち上がり特性は穏やかな勾配となる。したがって、例え
ば、出力端子O1,O2間にコンデンサが並列的に接続され
ていても、その電荷が急速に放電されることは防止でき
るので、電気的ノイズの発生が抑制される。なお、ター
ンオン時における応答時間Tonから立ち上がり時間Tupを
差し引いた時間は、パワーMOSFET3のゲート・ソース間
電圧がゼロレベルからスルショルドレベルに達するまで
に要する時間である。そして、その後の立ち上がり時間
Tupは、パワーMOSFET3のゲート・ソース間電圧がスルシ
ョルドレベルから飽和レベルに達するまでに要する時間
である。
次に、入力端子I1,I2間の入力信号を遮断すると、発
光素子１は光信号の発光を停止する。このため、フォト
ダイオードアレイ２は光起電力を発生しなくなる。この
とき、制御用のMOSFET4aは低インピーダンス状態に戻る
ので、パワーMOSFET3のゲート・ソース間容量の蓄積電
荷は、制御用MOSFET4aと抵抗R2を介して放電される。こ
れにより、パワーMOSFET3のゲート・ソース間電圧がス
レショルド電圧よりも低くなるので、パワーMOSFET3の
ドレイン・ソース間は遮断状態となる。これにより、出
力端子O1,O2間は遮断状態となる。
光素子１は光信号の発光を停止する。このため、フォト
ダイオードアレイ２は光起電力を発生しなくなる。この
とき、制御用のMOSFET4aは低インピーダンス状態に戻る
ので、パワーMOSFET3のゲート・ソース間容量の蓄積電
荷は、制御用MOSFET4aと抵抗R2を介して放電される。こ
れにより、パワーMOSFET3のゲート・ソース間電圧がス
レショルド電圧よりも低くなるので、パワーMOSFET3の
ドレイン・ソース間は遮断状態となる。これにより、出
力端子O1,O2間は遮断状態となる。
ここで、パワーMOSFET3のゲート・ソース間電圧は、
ゲート・ソース間容量と抵抗R2の時定数に応じた速度で
降下して行くので、第５図に示すように、ターンオフ時
の応答時間Toffは長くなる。また、出力信号が100％か
ら10％に降下するまでの立ち下がり時間Tdnも長くなる
ので、立ち下がり特性は穏やかな勾配となる。したがっ
て、例えば、出力端子O1又はO2間にインダクタンス成分
が直列的に接続されていても、その電流が急激に遮断さ
れることは防止できるので、電気的ノイズの発生が抑制
される。
ゲート・ソース間容量と抵抗R2の時定数に応じた速度で
降下して行くので、第５図に示すように、ターンオフ時
の応答時間Toffは長くなる。また、出力信号が100％か
ら10％に降下するまでの立ち下がり時間Tdnも長くなる
ので、立ち下がり特性は穏やかな勾配となる。したがっ
て、例えば、出力端子O1又はO2間にインダクタンス成分
が直列的に接続されていても、その電流が急激に遮断さ
れることは防止できるので、電気的ノイズの発生が抑制
される。
なお、ターンオフ時における応答時間Toffから立ち下
がり時間Tdnを差し引いた時間は、パワーMOSFET3のゲー
ト・ソース間電圧が最大レベルから飽和レベルに降下す
るまでに要する時間である。そして、その後の立ち下が
り時間Tdnは、パワーMOSFET3のゲート・ソース間電圧が
飽和レベルからスレショルドレベルに降下するまでに要
する時間である。
がり時間Tdnを差し引いた時間は、パワーMOSFET3のゲー
ト・ソース間電圧が最大レベルから飽和レベルに降下す
るまでに要する時間である。そして、その後の立ち下が
り時間Tdnは、パワーMOSFET3のゲート・ソース間電圧が
飽和レベルからスレショルドレベルに降下するまでに要
する時間である。
また、第３図は整流素子D1とその並列抵抗R2を構成す
るための半導体集積回路の断面構造を示しており、第４
図はその平面形状を示している。第３図は第４図のＡ−
Ａ′線についての断面構造を示している。半導体基板10
の表面に酸化シリコンよりなる絶縁膜11を介して誘電体
分離されたＰ型半導体層12の表面に、Ｎ型の半導体層13
が形成されている。Ｎ型の半導体層13は細長く蛇行する
ように拡散されており、その両端にはアルミニウム配線
14,15が接続されている。一方のアルミニウム配線14は
抵抗R1に接続されている。他方のアルミニウム配線15は
出力端子O2に接続されると共に、Ｐ型の半導体層12にも
接続されている。アルミニウム配線14の電位がアルミニ
ウム配線15の電位よりも高いときには、Ｐ型半導体層12
とＮ型半導体層13の間のPN接合は逆バイアスされ、アル
ミニウム配線14の電位がアルミニウム配線15の電位より
も低いときには、前記PN接合は順バイアスされる。これ
により、整流素子D1が構成される。また、前記PN接合が
逆バイアスされているときには、アルミニウム配線14か
らＮ型の半導体層13の拡散抵抗を介してアルミニウム配
線15に電流が流れる。これにより抵抗R2が構成される。
抵抗R2の抵抗値は、Ｎ型半導体層13の不純物濃度と長さ
及び幅に応じてほぼ決まる。
るための半導体集積回路の断面構造を示しており、第４
図はその平面形状を示している。第３図は第４図のＡ−
Ａ′線についての断面構造を示している。半導体基板10
の表面に酸化シリコンよりなる絶縁膜11を介して誘電体
分離されたＰ型半導体層12の表面に、Ｎ型の半導体層13
が形成されている。Ｎ型の半導体層13は細長く蛇行する
ように拡散されており、その両端にはアルミニウム配線
14,15が接続されている。一方のアルミニウム配線14は
抵抗R1に接続されている。他方のアルミニウム配線15は
出力端子O2に接続されると共に、Ｐ型の半導体層12にも
接続されている。アルミニウム配線14の電位がアルミニ
ウム配線15の電位よりも高いときには、Ｐ型半導体層12
とＮ型半導体層13の間のPN接合は逆バイアスされ、アル
ミニウム配線14の電位がアルミニウム配線15の電位より
も低いときには、前記PN接合は順バイアスされる。これ
により、整流素子D1が構成される。また、前記PN接合が
逆バイアスされているときには、アルミニウム配線14か
らＮ型の半導体層13の拡散抵抗を介してアルミニウム配
線15に電流が流れる。これにより抵抗R2が構成される。
抵抗R2の抵抗値は、Ｎ型半導体層13の不純物濃度と長さ
及び幅に応じてほぼ決まる。
このような半導体集積回路を用いれば、整流素子D1を
構成するために占有面積を増大する必要がなく、チップ
面積を小さくすることができるので、歩留まりが向上す
るものである。
構成するために占有面積を増大する必要がなく、チップ
面積を小さくすることができるので、歩留まりが向上す
るものである。
［発明の効果］ 請求項１記載の発明にあっては、光結合により入出力
間を絶縁した半導体リレー回路において、出力用のMOSF
ETのゲート・ソース間容量に充電電流を流す経路のう
ち、MOSFETのゲート・ソース間容量から制御回路への放
電電流が流れない位置に直列的に挿入される第１の抵抗
と、MOSFETのゲート・ソース間容量から制御回路に放電
電流を流す経路のうち、前記充電電流と放電電流の両方
が流れる位置に直列的に挿入される第２の抵抗を備え、
第２の抵抗の両端に前記充電電流に対して順方向で前記
放電電流に対し逆方向となるように、整流素子を並列的
に接続したものであるから、スイッチング時の立ち上が
り、立ち下がり特性を第１及び第２の抵抗により個別に
制御可能となるという効果がある。
間を絶縁した半導体リレー回路において、出力用のMOSF
ETのゲート・ソース間容量に充電電流を流す経路のう
ち、MOSFETのゲート・ソース間容量から制御回路への放
電電流が流れない位置に直列的に挿入される第１の抵抗
と、MOSFETのゲート・ソース間容量から制御回路に放電
電流を流す経路のうち、前記充電電流と放電電流の両方
が流れる位置に直列的に挿入される第２の抵抗を備え、
第２の抵抗の両端に前記充電電流に対して順方向で前記
放電電流に対し逆方向となるように、整流素子を並列的
に接続したものであるから、スイッチング時の立ち上が
り、立ち下がり特性を第１及び第２の抵抗により個別に
制御可能となるという効果がある。
請求項２記載の発明にあっては、PN接合分離された半
導体層により第２の抵抗を構成し、このPN接合を整流素
子として利用したので、半導体集積回路の占有面積を増
やすことなく整流素子を構成することができるという効
果がある。
導体層により第２の抵抗を構成し、このPN接合を整流素
子として利用したので、半導体集積回路の占有面積を増
やすことなく整流素子を構成することができるという効
果がある。
第１図は本発明の基本構成を示す回路図、第２図は本発
明の一実施例の回路図、第３図は同上に用いる半導体集
積回路の要部断面構造を示す斜視図、第４図は同上の平
面図、第５図は同上の動作波形図、第６図は従来例の回
路図である。 １は発光素子、２はフォトダイオードアレイ、３はMOSF
ET、４は制御回路、R1は第１の抵抗、R2は第２の抵抗、
D1は整流素子である。
明の一実施例の回路図、第３図は同上に用いる半導体集
積回路の要部断面構造を示す斜視図、第４図は同上の平
面図、第５図は同上の動作波形図、第６図は従来例の回
路図である。 １は発光素子、２はフォトダイオードアレイ、３はMOSF
ET、４は制御回路、R1は第１の抵抗、R2は第２の抵抗、
D1は整流素子である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮島 久和 大阪府門真市大字門真1048番地 松下電工 株式会社内 (72)発明者 宮本 靖典 大阪府門真市大字門真1048番地 松下電工 株式会社内 (56)参考文献 特開 昭63−153916（ＪＰ，Ａ) 実開 昭62−185492（ＪＰ，Ｕ)
Claims (2)
- 【請求項１】入力信号に応答して光信号を発生する発光
素子と、発光素子の発生する光信号を受光して光起電力
を発生するフォトダイオードアレイと、フォトダイオー
ドアレイの発生する光起電力をゲート・ソース間に印加
されてドレイン・ソース間の出力信号を制御するMOSFET
と、MOSFETのゲート・ソース間に並列的に接続され、前
記光起電力の発生時に高インピーダンス状態となり、前
記光起電力の消失時に低インピーダンス状態となる制御
回路とを有する半導体リレー回路において、フォトダイ
オードアレイからMOSFETのゲート・ソース間容量に充電
電流を流す経路のうち、MOSFETのゲート・ソース間容量
から制御回路への放電電流が流れない位置に直列的に挿
入される第１の抵抗と、MOSFETのゲート・ソース間容量
から制御回路に放電電流を流す経路のうち、前記充電電
流と放電電流の両方が流れる位置に直列的に挿入される
第２の抵抗を備え、第２の抵抗の両端に前記充電電流に
対して順方向で前記放電電流に対して逆方向となるよう
に、整流素子を並列的に接続したことを特徴とする半導
体リレー回路。 - 【請求項２】一導電型の第１半導体層の表面に反対導電
型の第２半導体層を形成し、第２半導体層の両端に高導
電率の第１配線と第２配線をそれぞれオーミック接続
し、第２半導体層の一端にオーミック接続された第１配
線を第１半導体層にオーミック接続し、第１半導体層と
第２半導体層の間のPN接合により前記整流素子を構成
し、前記整流素子が逆バイアスされたときに、両端にそ
れぞれ第１配線と第２配線をオーミック接続した第２半
導体層により前記整流素子と並列接続された第２の抵抗
を構成したことを特徴とする請求項１記載の半導体リレ
ー回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28946390A JPH0812992B2 (ja) | 1990-10-26 | 1990-10-26 | 半導体リレー回路 |
| US07/648,862 US5151602A (en) | 1990-02-15 | 1991-01-31 | Semiconductor relay circuit using photovoltaic diodes |
| CA002035496A CA2035496C (en) | 1990-02-15 | 1991-02-01 | Semiconductor relay circuit using photovoltaic diodes |
| EP91200228A EP0442561B1 (en) | 1990-02-15 | 1991-02-05 | Semiconductor relay circuit |
| DE69119261T DE69119261T2 (de) | 1990-02-15 | 1991-02-05 | Halbleiter-Relais-Schaltung |
| KR1019910002335A KR950000320B1 (ko) | 1990-02-15 | 1991-02-12 | 반도체 릴레이회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28946390A JPH0812992B2 (ja) | 1990-10-26 | 1990-10-26 | 半導体リレー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04167617A JPH04167617A (ja) | 1992-06-15 |
| JPH0812992B2 true JPH0812992B2 (ja) | 1996-02-07 |
Family
ID=17743597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28946390A Expired - Lifetime JPH0812992B2 (ja) | 1990-02-15 | 1990-10-26 | 半導体リレー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812992B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11845913B2 (en) | 2011-05-20 | 2023-12-19 | Ecolab Usa Inc. | Non-corrosive oven degreaser concentrate |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0522988Y2 (ja) * | 1986-05-19 | 1993-06-14 | ||
| JPS63153916A (ja) * | 1986-08-11 | 1988-06-27 | Matsushita Electric Works Ltd | 半導体スイツチ回路 |
-
1990
- 1990-10-26 JP JP28946390A patent/JPH0812992B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11845913B2 (en) | 2011-05-20 | 2023-12-19 | Ecolab Usa Inc. | Non-corrosive oven degreaser concentrate |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04167617A (ja) | 1992-06-15 |
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