JP2847908B2 - ソリッドステートリレー - Google Patents
ソリッドステートリレーInfo
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- JP2847908B2 JP2847908B2 JP2146549A JP14654990A JP2847908B2 JP 2847908 B2 JP2847908 B2 JP 2847908B2 JP 2146549 A JP2146549 A JP 2146549A JP 14654990 A JP14654990 A JP 14654990A JP 2847908 B2 JP2847908 B2 JP 2847908B2
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- mosfet
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- gate
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はソリッドステートリレーに関し、特にMOSFET
の出力素子とするソリッドステートリレーに関する。
の出力素子とするソリッドステートリレーに関する。
従来、この種のソリッドステートリレー（SSR）の回
路としては、発光ダイオードやフォトダイオードアレー
およびサイリスタやダイオードと出力用のMOSFETトラン
ジスタとを用いた回路が知られている。例えば、米国特
許4754175等の回路が高速動作の可能な例として知られ
ている。
路としては、発光ダイオードやフォトダイオードアレー
およびサイリスタやダイオードと出力用のMOSFETトラン
ジスタとを用いた回路が知られている。例えば、米国特
許4754175等の回路が高速動作の可能な例として知られ
ている。
第５図はかかる従来の一例を示すソリッドステートリ
レーの回路図である。
レーの回路図である。
第５図に示すように、従来のソリッドステートリレー
回路は、入力端子1,2間に印加された入力電流により発
光ダイオード（LED）３が発光し、フォトダイオードア
レー４に光起電力が発生させる。これにより、ダイオー
ド７および５を通してMOSFET8のゲートとソース及びバ
ックゲート間に光電圧が印加されるので、MOSFET8はON
となり、出力端子9,10の間が閉成される。また、入力電
流が無くなった場合は、フォトダイオードアレー４のア
ノードとカソード間の電極が自然放電により低下する
が、MOSFET8のゲートとバックゲート間の電圧は放電経
路が無いため、電圧はそのまま維持される。このため、
ダイオード７及びダイオード５に電位差が生ずる。この
電位差により、サイリスタ６のゲートに電流が流れ、サ
イリスタ６がONする。かかるサイリスタ６は一度ONする
と、自己保持特性によりアノードとカソード間にON電圧
（１〜2V程度）以上の電圧が印加されている間は低抵抗
のON状態を保ちつづける。従って、MOSFET8のゲートと
バックゲート間にたまった電荷は急激に放電され、ゲー
ト電圧は低下してMOSFET8はOFFし、出力端子9,10間は開
かれる。
回路は、入力端子1,2間に印加された入力電流により発
光ダイオード（LED）３が発光し、フォトダイオードア
レー４に光起電力が発生させる。これにより、ダイオー
ド７および５を通してMOSFET8のゲートとソース及びバ
ックゲート間に光電圧が印加されるので、MOSFET8はON
となり、出力端子9,10の間が閉成される。また、入力電
流が無くなった場合は、フォトダイオードアレー４のア
ノードとカソード間の電極が自然放電により低下する
が、MOSFET8のゲートとバックゲート間の電圧は放電経
路が無いため、電圧はそのまま維持される。このため、
ダイオード７及びダイオード５に電位差が生ずる。この
電位差により、サイリスタ６のゲートに電流が流れ、サ
イリスタ６がONする。かかるサイリスタ６は一度ONする
と、自己保持特性によりアノードとカソード間にON電圧
（１〜2V程度）以上の電圧が印加されている間は低抵抗
のON状態を保ちつづける。従って、MOSFET8のゲートと
バックゲート間にたまった電荷は急激に放電され、ゲー
ト電圧は低下してMOSFET8はOFFし、出力端子9,10間は開
かれる。
第６図は第５図に示すリレーの動作波形図である。
第６図に示すように、第５図の回路において、MOSFET
8をONさせる場合には、サイリスタ６がOFFであるため、
フォトダイオードアレー４で生じた光起電力をロスを生
ずることなくMOSFET8に印加され、またOFFされる場合に
は、サイリスタ６の動作により、OFF時にきわめて高速
に動作する。一方、ON時においては、入力端子1,2間に
入力される電流にほぼ比例して動作時間が決まるため、
入力電流によりON時間のコントロールが可能であるが、
原理的にOFF時ほど高速には動作しない。
8をONさせる場合には、サイリスタ６がOFFであるため、
フォトダイオードアレー４で生じた光起電力をロスを生
ずることなくMOSFET8に印加され、またOFFされる場合に
は、サイリスタ６の動作により、OFF時にきわめて高速
に動作する。一方、ON時においては、入力端子1,2間に
入力される電流にほぼ比例して動作時間が決まるため、
入力電流によりON時間のコントロールが可能であるが、
原理的にOFF時ほど高速には動作しない。
上述した従来のSSRの回路においては、ロスが少なく
高速動作を行なえるという利点があるが、その反面高速
動作のために出力端子9,10に接続された回路に変動を与
え、ノイズが生じやすくなるという問題がある。この問
題を解決するためには、出力素子のMOSFET8がゆっくり
と開閉すれば良い。このように、ゆっくりと動くSSRの
回路の例としては、米国特許4227098等の回路が知られ
ている。
高速動作を行なえるという利点があるが、その反面高速
動作のために出力端子9,10に接続された回路に変動を与
え、ノイズが生じやすくなるという問題がある。この問
題を解決するためには、出力素子のMOSFET8がゆっくり
と開閉すれば良い。このように、ゆっくりと動くSSRの
回路の例としては、米国特許4227098等の回路が知られ
ている。
第７図はかかる従来の他の例を示すソリッドステート
リレーの回路図である。
リレーの回路図である。
第７図に示すように、この回路はサイリスタおよびダ
イオードの代りにフォトダイオードアレー４に並列に抵
抗15を接続したものである。この抵抗15によってMOSFET
8のゲートとバックゲート間に集積された電荷を徐々に
放電するために、MOSFET8をゆっくりとOFFさせることが
できる。しかしながら、このMOSFET8をONさせる場合に
おいては、抵抗15が常時MOSFET8のゲートとバックゲー
ト間に入っているので、ロスが生じ、MOSFET8をONさせ
るために入力端子1,2から入力する電流を著しく増加さ
せねばならないという問題がある。
イオードの代りにフォトダイオードアレー４に並列に抵
抗15を接続したものである。この抵抗15によってMOSFET
8のゲートとバックゲート間に集積された電荷を徐々に
放電するために、MOSFET8をゆっくりとOFFさせることが
できる。しかしながら、このMOSFET8をONさせる場合に
おいては、抵抗15が常時MOSFET8のゲートとバックゲー
ト間に入っているので、ロスが生じ、MOSFET8をONさせ
るために入力端子1,2から入力する電流を著しく増加さ
せねばならないという問題がある。
このため、ある程度ロスを減らして、しかもゆっくり
動作させることが可能な回路として米国特許4390790等
が知られる回路がある。
動作させることが可能な回路として米国特許4390790等
が知られる回路がある。
第８図はかかる従来の他の例を示すソリッドステート
リレーの回路図である。
リレーの回路図である。
第８図に示すように、こ回路はフォトダイオードアレ
ー４に並列にディプレッション型MOSFET18を接続し、こ
のMOSFET18のゲートとソース間にフォトダイオードアレ
ー４とは別のフォトダイオードアレー16と抵抗17とを並
列に接続して構成される。このような回路構成により、
ON時にはフォトダイオードアレー16にLED3の光が当り、
光起電力が発生してディプレッション型MOSFET18をOFF
させるので、ON時におけるロスを減らすことができる。
一方、OFF時には、LED3が消灯して抵抗17によりディプ
レッション型MOSFET18のゲートとソース間に蓄積された
電荷を放電する。すなわち、ディプレッション型MOSFET
18がONし、MOSFET8のゲートとバックゲート間に蓄積さ
れた電荷が放電され、SSRはOFFとなる。この時、ディプ
レッション型MOSFET18は抵抗17の放電によって徐々にON
するため、MOSFET8についても比較的ゆるやかにOFFす
る。
ー４に並列にディプレッション型MOSFET18を接続し、こ
のMOSFET18のゲートとソース間にフォトダイオードアレ
ー４とは別のフォトダイオードアレー16と抵抗17とを並
列に接続して構成される。このような回路構成により、
ON時にはフォトダイオードアレー16にLED3の光が当り、
光起電力が発生してディプレッション型MOSFET18をOFF
させるので、ON時におけるロスを減らすことができる。
一方、OFF時には、LED3が消灯して抵抗17によりディプ
レッション型MOSFET18のゲートとソース間に蓄積された
電荷を放電する。すなわち、ディプレッション型MOSFET
18がONし、MOSFET8のゲートとバックゲート間に蓄積さ
れた電荷が放電され、SSRはOFFとなる。この時、ディプ
レッション型MOSFET18は抵抗17の放電によって徐々にON
するため、MOSFET8についても比較的ゆるやかにOFFす
る。
第９図は第８図に示すリレーの動作波形図である。
第９図に示すように、この場合は比較的ゆるやかにMO
SFET8をOFFすることができる。
SFET8をOFFすることができる。
上述した従来のソリッドステートリレーは、第７図の
回路を改良することにより、実用的な回路となっている
が、その反面新たに第二のフォトダイオードアレー16
と、ディプレッション型MOSFET18とを設けなければなら
ず、実装面上もコスト的にもかなり不利になる。また、
上述したように、本回路はディプレッション型MOSFET18
のON状態の変化を使っているため、バラツキ等の問題も
多く、OFF時間をコントロールすることが困難である。
従って、タイミングを要求される回路や波形の正確さを
要求される回路には使用できないという問題がある。
回路を改良することにより、実用的な回路となっている
が、その反面新たに第二のフォトダイオードアレー16
と、ディプレッション型MOSFET18とを設けなければなら
ず、実装面上もコスト的にもかなり不利になる。また、
上述したように、本回路はディプレッション型MOSFET18
のON状態の変化を使っているため、バラツキ等の問題も
多く、OFF時間をコントロールすることが困難である。
従って、タイミングを要求される回路や波形の正確さを
要求される回路には使用できないという問題がある。
本発明の目的は、かかる任意のタイミングで動作され
ること、ノイズの影響を防止すること、および安定動作
を保証すうことを実現できるソリッドステートリレーを
提供することにある。
ること、ノイズの影響を防止すること、および安定動作
を保証すうことを実現できるソリッドステートリレーを
提供することにある。
本発明のソリッドステートリレーは、入力端子に接続
された発光素子と、前記発光素子から光を受けて光電圧
を発生するフォトダイオードアレーと、前記フォトダイ
オードアレーから発生した光電圧により動作する出力端
子に接続されたMOSFETとを有するソリッドステートリレ
ーにおいて、前記フォトダイオードアレーのアノードに
接続された第一のダイオードと、カソードが前記フォト
ダイオードアレーのカソードに接続された第二のダイオ
ードと、前記第一のダイオードのカソードおよびアノー
ドにそれぞれアノードおよびＮゲートが接続され且つＰ
ゲートが前記第二のダイオードのカソードに接続された
サイリスタと、前記サイリスタのカソードおよび前記第
二のダイオードのアノード間に接続された抵抗と、前記
サイリスタのアノードがゲートに接続され且つバックゲ
ートあるいはバックゲートに接続されたソースが前記第
二のダイオードのアノードに接続されたMOSFETとを有し
て構成される。
された発光素子と、前記発光素子から光を受けて光電圧
を発生するフォトダイオードアレーと、前記フォトダイ
オードアレーから発生した光電圧により動作する出力端
子に接続されたMOSFETとを有するソリッドステートリレ
ーにおいて、前記フォトダイオードアレーのアノードに
接続された第一のダイオードと、カソードが前記フォト
ダイオードアレーのカソードに接続された第二のダイオ
ードと、前記第一のダイオードのカソードおよびアノー
ドにそれぞれアノードおよびＮゲートが接続され且つＰ
ゲートが前記第二のダイオードのカソードに接続された
サイリスタと、前記サイリスタのカソードおよび前記第
二のダイオードのアノード間に接続された抵抗と、前記
サイリスタのアノードがゲートに接続され且つバックゲ
ートあるいはバックゲートに接続されたソースが前記第
二のダイオードのアノードに接続されたMOSFETとを有し
て構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第一の実施例を示すソリッドステー
トリレーの回路図である。
トリレーの回路図である。
第１図に示すように、本実施例は発光ダイオード（LE
D）３と、この発光ダイオード３の光を受けて光起電力
を発生するフォトダイオードアレー４と、このフォトダ
イオードアレーに発生した光起電力により動作するMOSF
ET8と、発光ダイオード３の消灯時にMOSFET8をOFFさせ
るためのサイリスタ６と、ダイオード５および７と、サ
イリスタ６の導通電流をコントロールするための抵抗11
とを有している。
D）３と、この発光ダイオード３の光を受けて光起電力
を発生するフォトダイオードアレー４と、このフォトダ
イオードアレーに発生した光起電力により動作するMOSF
ET8と、発光ダイオード３の消灯時にMOSFET8をOFFさせ
るためのサイリスタ６と、ダイオード５および７と、サ
イリスタ６の導通電流をコントロールするための抵抗11
とを有している。
かかるソリッドステートリレーにおいて、入力端子1,
2間に電流を流してLED3を発光させると、LED3からの光
によりフォトダイオードアレー４に光起電力が発生し、
ダイオード７および５を通ってMOSFET8のゲートおよび
ソース間に電圧が印加されるので、MOSFET8がONして出
力端子9,10間が導通する。この時、サイリスタ６はダイ
オード７および５の順方向の電圧降下によりＰゲート及
びＮゲートが共に逆バイアスされるので、OFF状態とな
っており、フォトダイオードアレー４で生じた光電流が
損失なくMOSFET8のゲートに流れ込む。逆に、LED3が消
灯した場合には、フォトダイオードアレー４の自己放電
によりフォトダイオードアレー４のアノードとカソード
間の電圧が低下するが、MOSFET8のゲートとソース間の
電圧はダイオード７および５によって電流の流れが阻止
されて低下しないため、サイリスタ６のＰゲートとＮゲ
ートが順方向にバイアスされ、導通状態になる。この
時、サイリスタ６を通った電流は抵抗11を通る。このた
め、この抵抗11により流れる電流が制限され、OFF時間
と波形の傾きをコントロールできる。
2間に電流を流してLED3を発光させると、LED3からの光
によりフォトダイオードアレー４に光起電力が発生し、
ダイオード７および５を通ってMOSFET8のゲートおよび
ソース間に電圧が印加されるので、MOSFET8がONして出
力端子9,10間が導通する。この時、サイリスタ６はダイ
オード７および５の順方向の電圧降下によりＰゲート及
びＮゲートが共に逆バイアスされるので、OFF状態とな
っており、フォトダイオードアレー４で生じた光電流が
損失なくMOSFET8のゲートに流れ込む。逆に、LED3が消
灯した場合には、フォトダイオードアレー４の自己放電
によりフォトダイオードアレー４のアノードとカソード
間の電圧が低下するが、MOSFET8のゲートとソース間の
電圧はダイオード７および５によって電流の流れが阻止
されて低下しないため、サイリスタ６のＰゲートとＮゲ
ートが順方向にバイアスされ、導通状態になる。この
時、サイリスタ６を通った電流は抵抗11を通る。このた
め、この抵抗11により流れる電流が制限され、OFF時間
と波形の傾きをコントロールできる。
第２図は第１図に示すリレーの動作波形図である。
第２図に示すように、抵抗11の値5MΩ,2.5MΩにより
入力電流（I1）に対する出力電圧（VR）の立ち下り時間
が変化する。このように、従来の回路（第８図）に比
べ、固定的な抵抗値で、電流の制御を行なうため、動作
のバラツキが少ない。また、計算から容易に動作時間を
求めることができるため、設計時にタイミング調整を自
由に行なうことが可能になるという効果がある。
入力電流（I1）に対する出力電圧（VR）の立ち下り時間
が変化する。このように、従来の回路（第８図）に比
べ、固定的な抵抗値で、電流の制御を行なうため、動作
のバラツキが少ない。また、計算から容易に動作時間を
求めることができるため、設計時にタイミング調整を自
由に行なうことが可能になるという効果がある。
第３図は本発明の第二の実施例を示すソリッドステー
トリレーの回路図である。
トリレーの回路図である。
第３図に示すように、本実施例も、前述した第一の実
施例と同様に、入力端子1,2に流れ込む電流によりLED3
が発光し、フォトダイオードアレー４に光起電力が発生
する。この時、フォトダイオードアレー４から抵抗12と
ダイオード５および７を通してMOSFET8のゲートに光電
流が流れる。それ故抵抗12よりも流れる電流が制限され
るため、ON時においても動作時間のコントロールが容易
に行なえるようになる。通常、ON時において動作時間の
調整を行なうためには、入力電流で制御するのがもっと
も容易であるが、動作時間を伸ばすためには、入力電流
が小さくなりノイズの影響を受けたり、内部ロス等によ
り動作が不安定になりやすい。すなわち、数ms程度の動
作時間を必要とする場合は、このような抵抗を付加しな
ければ安定な動作を実現できない。また、OFF時につい
ては、前述した第一の実施例の同一の動作となる。従っ
て、本実施例では抵抗11,12を適当な値に選ぶことによ
り、任意のON,OFFの動作時間を自由に得ることができる
ため、遅延等のタイミング調整を必要とする場合には、
非常に有用である。
施例と同様に、入力端子1,2に流れ込む電流によりLED3
が発光し、フォトダイオードアレー４に光起電力が発生
する。この時、フォトダイオードアレー４から抵抗12と
ダイオード５および７を通してMOSFET8のゲートに光電
流が流れる。それ故抵抗12よりも流れる電流が制限され
るため、ON時においても動作時間のコントロールが容易
に行なえるようになる。通常、ON時において動作時間の
調整を行なうためには、入力電流で制御するのがもっと
も容易であるが、動作時間を伸ばすためには、入力電流
が小さくなりノイズの影響を受けたり、内部ロス等によ
り動作が不安定になりやすい。すなわち、数ms程度の動
作時間を必要とする場合は、このような抵抗を付加しな
ければ安定な動作を実現できない。また、OFF時につい
ては、前述した第一の実施例の同一の動作となる。従っ
て、本実施例では抵抗11,12を適当な値に選ぶことによ
り、任意のON,OFFの動作時間を自由に得ることができる
ため、遅延等のタイミング調整を必要とする場合には、
非常に有用である。
第４図は第１図に示すMOSFETに代るスイッチ回路図で
ある。
ある。
第４図に示すように、MOSFET8に代えてMOSFET13,14を
逆直列に接続すれば、ACおよびDCのいずれの負荷に対し
てもスイッチ動作が可能になる。
逆直列に接続すれば、ACおよびDCのいずれの負荷に対し
てもスイッチ動作が可能になる。
以上説明したように、本発明のソリッドステートリレ
ーは、従来のソリッドステート回路内に動作を制御する
抵抗を設けることにより、任意のタイミングで動作させ
ることができ、ノイズの影響を出さずに且つ安定した動
作を保証することができるという効果がある。
ーは、従来のソリッドステート回路内に動作を制御する
抵抗を設けることにより、任意のタイミングで動作させ
ることができ、ノイズの影響を出さずに且つ安定した動
作を保証することができるという効果がある。
第１図は本発明の第一の実施例を示すソリッドステート
リレーの回路図、第２図は第１図に示すリレーの動作波
形図、第３図は本発明の第二の実施例を示すソリッドス
テートリレーの回路図、第４図は第１図に示すMOSFETに
代るスイッチ回路図、第５図は従来の一例を示すソリッ
ドステートリレーの回路図、第６図は第５図に示すリレ
ーの動作波形図、第７図および第８図はそれぞれ従来の
他の例を示すソリッドステートリレーの回路図、第９図
は第８図に示すリレーの動作波形図である。 1,2……入力端子、３……発光ダイオード（LED）、４…
…フォトダイオードアレー、5,7……ダイオード、６…
…サイリスタ、8,13,14……MOSFET、9,10……出力端
子、11,12……抵抗。
リレーの回路図、第２図は第１図に示すリレーの動作波
形図、第３図は本発明の第二の実施例を示すソリッドス
テートリレーの回路図、第４図は第１図に示すMOSFETに
代るスイッチ回路図、第５図は従来の一例を示すソリッ
ドステートリレーの回路図、第６図は第５図に示すリレ
ーの動作波形図、第７図および第８図はそれぞれ従来の
他の例を示すソリッドステートリレーの回路図、第９図
は第８図に示すリレーの動作波形図である。 1,2……入力端子、３……発光ダイオード（LED）、４…
…フォトダイオードアレー、5,7……ダイオード、６…
…サイリスタ、8,13,14……MOSFET、9,10……出力端
子、11,12……抵抗。
Claims (2)
- 【請求項１】入力端子に接続された発光素子と、前記発
光素子から光を受けて光電圧を発生するフォトダイオー
ドアレーと、前記フォトダイオードアレーから発生した
光電圧により動作する出力端子に接続されたMOSFETとを
有するソリッドステートリレーにおいて、前記フォトダ
イオードアレーのアノードに接続された第一のダイオー
ドと、カソードが前記フォトダイオードアレーのカソー
ドに接続された第二のダイオードと、前記第一のダイオ
ードのカソードおよびアノードにそれぞれアノードおよ
びＮゲートが接続され且つＰゲートが前記第二のダイオ
ードのカソードに接続されたサイリスタと、前記サイリ
スタのカソードおよび前記第二のダイオードのアノード
間に接続された抵抗と、前記サイリスタのアノードがゲ
ートに接続され且つバックゲートあるいはバックゲート
に接続されたソースが前記第二のダイオードのアノード
に接続されたMOSFETとを有することを特徴とするソリッ
ドステートリレー。 - 【請求項２】前記フォトダイオードアレーのアノードお
よび前記第一のダイオードのアノード間に抵抗を設けた
ことを特徴とする請求項１記載のソリッドステートリレ
ー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2146549A JP2847908B2 (ja) | 1990-06-05 | 1990-06-05 | ソリッドステートリレー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2146549A JP2847908B2 (ja) | 1990-06-05 | 1990-06-05 | ソリッドステートリレー |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0440013A JPH0440013A (ja) | 1992-02-10 |
| JP2847908B2 true JP2847908B2 (ja) | 1999-01-20 |
Family
ID=15410175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2146549A Expired - Fee Related JP2847908B2 (ja) | 1990-06-05 | 1990-06-05 | ソリッドステートリレー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2847908B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04271515A (ja) * | 1991-02-26 | 1992-09-28 | Nec Corp | ソリッドステートリレー |
| JP2743874B2 (ja) * | 1995-06-29 | 1998-04-22 | 日本電気株式会社 | ソリッドステートリレー |
-
1990
- 1990-06-05 JP JP2146549A patent/JP2847908B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0440013A (ja) | 1992-02-10 |
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