JP3571842B2 - 半導体装置の駆動方法及び半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置の駆動方法および半導体装置に関する。
【0002】
【従来の技術】
図16は、従来の光駆動型半導体装置の概略構成を示す模式図である。
この光駆動型半導体装置は、大きく分けて、負荷抵抗2に接続された出力用の電圧駆動型スイッチング素子としてのNチャネルエンハンスメント型パワーMOSFET(metal oxide semiconductor field effect transistor) 1と、このパワーMOSFET1を光駆動する光駆動部4と、パワーMOSFET1のゲート電圧源であるゲート用電源部3とから構成されている。
【0003】
光駆動部4は、光駆動用発光ダイオード9により駆動される光駆動用フォトダイオードアレイ8と、ゲート電荷放電用抵抗10と、CMOS(complementary metal oxide semiconductor) ロジック5とから構成されている。CMOSロジック5はPチャネルデプレッション型MOSFET6aとNチャネルエンハンスメント型MOSFET7aとからなる。また、ゲート用電源部3は、外部ゲート用電源11から構成されている。
【0004】
この光駆動型半導体装置の動作は以下の通りである。
すなわち、光駆動用発光ダイオード9から光が発せられていない時には、Pチャネルデプレッション型MOSFET6aとNチャネルエンハンスメント型MOSFET7aとの共通ゲートは接地電位となるので、Pチャネルデプレッション型MOSFET6aは導通し、Nチャネルエンハンスメント型MOSFET7aは非導通となる。その結果、ゲート用電源部3から正バイアスがパワーMOSFET1のゲートに印加され、パワーMOSFET1が導通となる。
【0005】
一方、光駆動用発光ダイオード9が発光している時には、上記共通ゲートが光駆動用フォトダイオードアレイ8による光起電力で正バイアスされ、MOSFET6aは非導通となり、MOSFET7aが導通となる。その結果、パワーMOSFET1のゲートに蓄積されていた電荷はMOSFET7aを通って排出され、パワーMOSFET1は非導通となる。
【0006】
しかしながら、この種の従来の光駆動型半導体装置には以下のような問題があった。すなわち、CMOSロジック5の切り替え時に過渡的にMOSFET6aとMOSFET7aとが同時に導通し、これらMOSFET6a,7aを通じて短絡電流が回路中に流れ、パワーMOSFET1のゲート充放電が遅れてしまう。このため、高速な光駆動が困難となる。また、直流送電などでパワーMOSFET1の代わりに例えば電圧駆動型サイリスタを多数直列接続する場合では、各ゲート用電源部の間を絶縁トランスで絶縁する必要があり、装置が大型化してしまう。
【0007】
図17は、従来の別の光駆動型半導体装置の概略構成を示す模式図である。
この光駆動型半導体装置では、ゲート用電源部3として、フォトダイオードアレイ12による光起電力を利用している。
【0008】
すなわち、発光ダイオード電源15により発光ダイオードアレイ14が発光されると、その光をフォトダイオードアレイ12が受ける。これによりフォトダイオードアレイ12で生じる光起電力によってゲート電源用充電コンデンサ13が充電される。このように構成すれば、電圧駆動型サイリスタなどを多数直列接続する場合でも、各フォトダイオードアレイ12間を容易に絶縁させることができるので、絶縁トランスを用いる必要はない。
【0009】
しかしながら、この種の従来の光駆動型半導体装置には以下のような問題があった。すなわち、フォトダイオードアレイ12における光電変換の効率が非常に低いためにコンデンサ13を充電する電流が小さくなる。このため、ゲート電源用充電コンデンサ13の充電に時間がかかり、パワーMOSFET1を高速で光駆動することができなくなってしまう。
【0010】
さらに、図16や図17のような光駆動型半導体装置では、電圧立ち上がり率dv/dtが急峻であったり、複数のパワーMOSFET1を直列接続した場合に高圧側のパワーMOSFETのアノード電圧が変動したりすると、パワーMOSFET1が誤点弧してしまい、信頼性が低い。
【0011】
【発明が解決しようとする課題】
このように、従来の光駆動型半導体装置にあっては、CMOSロジックの過渡短絡により、パワーMOSFETやIGBT(insulated−gate bipolar transistor) 等の絶縁ゲート構造を有する電圧駆動型スイッチング素子のゲート充放電が遅れ、高速な光駆動が困難であるという問題があった。また、電圧駆動型スイッチング素子を多数直列接続すると装置が大型化するという問題があった。
【0012】
さらに、電圧駆動型スイッチング素子の誤点弧が起きやすく、動作の信頼性が低いという問題もあった。
本発明は上記実状に鑑みてなされたもので、その目的は、スイッチング素子を高速で駆動でき、装置全体の小型化が可能な半導体装置の駆動方法及び半導体装置を提供することにある。
また、本発明の他の目的は、スイッチング素子の動作の信頼性が高い半導体装置の駆動方法及び半導体装置を提供することにある。
【0013】
【課題を解決するための手段】
本発明に係る半導体装置の駆動方法は、電圧駆動型スイッチング素子と、前記電圧駆動型スイッチング素子の陰極と陽極との間に接続されて電圧が印加される降圧回路と、前記電圧駆動型スイッチング素子のゲートを充電するためのエンハンスメント型MOSFET充電スイッチング素子と、前記電圧駆動型スイッチング素子のゲートを放電するためのデプレッション型MOSFET放電スイッチング素子と、前記充電スイッチング素子及び放電スイッチング素子を駆動する光起電素子とを有する駆動回路を備えた半導体装置の駆動方法であって、前記電圧駆動型スイッチング素子の陰極と陽極との間に電圧を印加し、前記電圧駆動型スイッチング素子の陰極と陽極との間の前記印加電圧を受ける前記降圧回路から安定化した中間電圧を発生し、前記光起電素子によって発生される光起電力を用いて前記充電スイッチング素子及び放電スイッチング素子を駆動することにより前記安定化した中間電圧を前記電圧駆動型スイッチング素子に供給することを特徴とする。
【0017】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
(第1実施形態)
図1は、本発明の第1実施形態に係る光駆動型半導体装置の概略構成を示す模式図である。なお、図16に示す従来の光駆動型半導体装置内の構成要素と同一の構成要素については同一符号を付し、詳細な説明を省略する(後述する各実施形態についても同様)。
【0018】
第1実施形態の光駆動型半導体装置(図1)が従来の光駆動型半導体装置(図16)と異なる点は、光駆動部4およびゲート用電源部3の構成にある。
すなわち、第1実施形態における光駆動部4は、従来における光駆動部4に、光駆動用フォトダイオードアレイ8の光起電力の極性を反転するためのインバータ用スイッチとしてのゲート容量の小さいNチャネルエンハンスメント型MOSFET17とインバータ用抵抗18とを付加した構成になっている。光駆動用フォトダイオードアレイ8は光・電圧変換手段を構成している。
【0019】
また、この第1実施形態によるゲート用電源部3は、パワーMOSFET1の図示しない高電圧側主電極(アノード側電極)と低電圧側主電極(カソード側電極)との間に設けられた低圧側コンデンサ20および高速に充電される高圧側コンデンサ19と、これらコンデンサ19,20に並列に接続された高圧側分圧抵抗21および低圧側分圧抵抗22と、パワーMOSFET1がターンオンする際にコンデンサ19の電荷がパワーMOSFET1へ放電されるのを防止するためのダイオード23とから構成されている。
【0020】
また、パワーMOSFET1のゲートにゲート耐圧を越えるゲート電圧が印加されるのを防止するために、パワーMOSFET1のゲートと接地(低電圧側)との間にはゲート電圧クランプ用ツェナーダイオード24が接続されている。なお、図1ではカソード側が接地されているが、実際に複数のパワーMOSFET1が直列に多段接続されている場合には、最端部を除いてカソード側は接地されず低電圧側となる。
【0021】
この第1実施形態によれば、光駆動用発光ダイオード9が発光した場合には、パワーMOSFET1が導通となり、光駆動用発光ダイオード9が発光していない場合には、パワーMOSFET1が非導通となるノーマリオフ型の光駆動方法を実現できる。
【0022】
また、この第1実施形態によれば、パワーMOSFET1の主電極間から中間電圧を取り出す電源自給方式を採っているので、外部から絶縁トランスを介してゲート電圧を供給する必要がなく、また、図17に示す従来の光駆動型半導体装置の場合とは異なり、高周波駆動に向かない光起電力を利用する必要もない。
【0023】
特に、この第1実施形態によれば、MOSFET17のゲート容量が小さいため、より高速にパワーMOSFET1を光駆動することができるという効果を奏する。
【0024】
さらに、この第1実施形態によれば、高速に充電されるコンデンサ19を使用しているため、例えばコンデンサ19に代えてオン電圧の高い高耐圧スイッチング素子を使用した場合に比べ、コンデンサ20をより高速に充電することができるという効果を奏する。
(第2実施形態)
図2は、本発明の第2実施形態に係る光駆動型半導体装置の概略構成を示す模式図である。
【0025】
第2実施形態の光駆動型半導体装置(図2)が第1実施形態の光駆動型半導体装置(図1)と異なる点は、光駆動部4内の構成にある。すなわち、第2実施形態における光駆動部4内の構成は、図16に示す従来の光駆動部4内のMOSFET6aとMOSFET7aとを入れ換えたものとなっている。換言すれば、光駆動部4内では、図16に示すPチャネルデプレッション型MOSFET6aの代わりに、Nチャネルエンハンスメント型MOSFET6が使用される。一方、図16に示すNチャネルエンハンスメント型MOSFET7aの代わりに、ノーマリオン型素子の一種であるPチャネルデプレッション型MOSFET7が使用される。
【0026】
図3は、この第2実施形態による光駆動方法を示すタイミングチャートである。
光駆動用発光ダイオード9に例えばパルス電圧を印加して電流iLED を流して発光させ、この光を図示しない光ファイバー等を介してフォトダイオードアレイ8に照射して、図2のA点に光起電力VA を発生させる。これにより、Nチャネルエンハンスメント型MOSFET6とPチャネルデプレッション型MOSFET7との共通ゲートであるA点の電圧VA が上昇し始める。
【0027】
このとき、NチャネルMOSFET6のしきい値電圧Vthn とPチャネルMOSFET7のしきい値電圧Vthp との間でVthn >Vthp >0という関係が成り立つように構成されていれば、PチャネルMOSFET7が非導通となってから、NチャネルMOSFET6が導通となる。
【0028】
したがって、PチャネルMOSFET7に電流i3 が流れなくなってから、NチャネルMOSFET6を通して電流i2 =iGon が流れ始める。この結果、パワーMOSFET1のゲートは効率的に充電され、点Cの電圧Vc (パワーMOSFET1のゲート電圧)はしきい値電圧以上まで増加され、パワーMOSFET1はターンオンする。
【0029】
一方、電流iLED を0にすると光が消え、フォトダイオードアレイ8の光起電力VA は0となる。しきい値電圧Vthn 及びVthp に関して前述の関係が成り立っていれば、まず、NチャネルMOSFET6が非導通となってから、PチャネルMOSFET7が導通となる。
【0030】
したがって、NチャネルMOSFET6に電流i2 が流れなくなってから、PチャネルMOSFET7に電流i3 =iGoffが流れ始める。この結果、パワーMOSFET1のゲートに蓄積されている電荷が効率的に排出されて、ゲート電圧Vc はしきい値電圧以下まで低下し、パワーMOSFET1はターンオフする。
【0031】
このように、しきい値電圧Vthn 及びVthp に関して前述した関係が成り立つように構成することにより、望ましいタイミングで効率的にパワーMOSFET1を光駆動することができる。また、MOSFET6,7の一方のMOSFETのターンオフ時間以上経過してから他方のMOSFETがターンオンするようなゲート遅延回路を実装すれば、さらに確実に短絡電流の発生を阻止でき、より効率的な光駆動を実現できる。
【0032】
図4は、望ましくない光駆動方法の例を示すタイミングチャートである。
いま、しきい値電圧Vthn 及びVthp に関してVthp >Vthn >0の関係が成り立っている。この場合、しきい値電圧Vthn とVthp との関係が不適であるので、発光させるとNチャネルMOSFET6が導通してからPチャネルMOSFET7が非導通となる。また、消光すると、PチャネルMOSFET7が導通してからNチャネルMOSFET6が非導通となる。
【0033】
このため、発光および消光の際に、図4におけるi2 とi3 に斜線で示したように、NチャネルMOSFET6およびPチャネルMOSFET7を通って短絡電流が流れてしまう。その結果、発光する際には短絡電流が流れている間はゲートが充電されないのでパワーMOSFET1においてターンオン遅れが生じ、消光する際には短絡電流が流れている間はゲートから電荷が排出されないのでターンオフ遅れを生じてしまう。
【0034】
図5は、図2に示すゲート用電源部の他の構成例を示す図である。
同図のゲート用電源部3aでは、低圧側コンデンサ20の両端電圧が一定電圧以上に増加するのを防止するために、抵抗体21とカソードK’との間にコンデンサ電圧クランプ用ツェナーダイオード25を設けている。なお、ツェナーダイオード25を通してある程度の漏れ電流は発生するが、直列に接続されている抵抗体21の値が非常に大きいので、実用的には無視できる範囲に収まる。
【0035】
図6は、図2に示すゲート用電源部の更なる他の構成例を示す図である。
このゲート用電源部3bは、図2に示すゲート用電源部3に、バイポーラトランジスタ26およびベース電圧クランプ用ツェナーダイオード27を付加した構成になっている。すなわち、抵抗体21と抵抗体22との接続点にバイポーラトランジスタ26のコレクタを接続し、ゲート用電源部3bの出力側にバイポーラトランジスタ26のエミッタを接続し、バイポーラトランジスタ26のベースとカソードK’との間にはベース電位を固定するためのツェナーダイオード27を接続している。
【0036】
このゲート用電源部3bによれば、コンデンサ19とコンデンサ20との間の中間電圧が変動しても、バイポーラトランジスタ26のベース電圧はツェナーダイオード27によって一定に保たれるため、安定した電圧が出力端子Gout から出力される。
【0037】
図7は、図2に示すゲート用電源部の更なる他の構成例を示す図である。
このゲート用電源部3cは、図2に示すゲート用電源部3内の高圧側コンデンサ19および低圧側コンデンサ20との間に逆流防止用ダイオード23が接続されている。図5および図6に示した逆流防止用ダイオード23は、出力用スイッチング素子と同程度の耐圧を有する必要があり、サイズが大きくなる。これに対し、図7に示す逆流防止用ダイオードは、ゲート耐圧程度(数十ボルト程度)の耐圧を有しているだけでよいので、ゲート用電源部3をコンパクトに形成することが可能となる。
【0038】
この第2実施形態によれば、前述の第1実施形態で述べた効果に加え、さらに以下のような効果を奏する。すなわち、光駆動用発光ダイオード9が発光していない期間に、パワーMOSFET1の主電極間に印加される電圧に立ち上がり(時間的変化)が起こってドレイン・ゲート間の寄生容量を充電するミラー電流(Miller current)が流れたとしても、速やかに電荷が外部に排出されるので、ゲート電圧の上昇によって誤った瞬時点呼がなされてしまうという問題は起こらない。
【0039】
さらに、ゲート用電源部3内にコンデンサ電圧クランプ用ツェナーダイオード25が設けられているので、出力端子Gout から出力される電圧が所定電圧値以上に増加するのを防止することができる。また、ゲート用電源部3内にバイポーラトランジスタ26およびベース電圧クランプ用ツェナーダイオード27を設けた場合は、出力端子Gout から出力される電圧の変動を抑え、これを安定化させることができる。また、高圧側コンデンサ19と低圧側コンデンサ20との間に逆流防止用ダイオード23を接続した場合は、そのサイズを小さくすることが可能となるので、ゲート用電源部3をコンパクトに形成することができる。
(第3実施形態)
図8は、本発明の第3実施形態に係る光駆動型半導体装置の概略構成を示す模式図である。
【0040】
第3実施形態の光駆動型半導体装置(図8)が第2実施形態の光駆動型半導体装置(図2)と異なる点は、出力端子Gout の出力を安定にするために、降圧回路33によりゲート用電源部3を構成していることにある。
【0041】
降圧回路33は、例えば、パワーMOSFET1の主電極間電圧(例えば450V程度)からいったん200V程度に降圧し、コンデンサに充電して電圧を安定化させ、さらに15V程度のゲート電圧まで降圧する回路を内在している。
【0042】
図8の光駆動型半導体装置では、パワーMOSFET1と光駆動部4を一つのパッケージ16に実装し、降圧回路33は基板としてパッケージ16の近傍に配置している。一方、図9に示すように、降圧回路33を高密度に集積化して、ゲート用電源部3までもパッケージ16内に実装しても良い。
【0043】
この第3実施形態によれば、前述の第2実施形態の場合と同様に、出力端子Gout から出力される電圧を安定化させることができる。また、降圧回路33を高密度に集積化することにより、ゲート用電源部をパッケージ化することができる。
(第4実施形態)
図10は、本発明の第4実施形態に係る光駆動型半導体装置の概略構成を示す模式図である。
【0044】
この第4実施形態は、図1に示した光駆動型半導体装置を一つのパッケージ16に実装した例である。また、電圧駆動型スイッチング素子としてパワーMOSFETの代わりにIGBTを用いている。
【0045】
同図中には、ゲート配線の必要のない素子である逆並列ダイオード29が示されている。この逆並列ダイオード29の周囲にはゲートパッドが外側になるように8個のIGBT28−1〜28−8が配列されており、光駆動部4が1チップ化されている。このように逆並列ダイオード29、IGBT28−1〜28−8を配列することにより、IGBT28−1〜28−8のゲート配線を取り出し易くしている。また、ゲート用電源部3も1チップ化されており、パッケージ16の上部に実装されている。
【0046】
また、パッケージ16の外部から光ファイバー31によって駆動用の光信号がパッケージ16に導かれ、パッケージ16の内部ではライトガイド32により1チップ化された光駆動部4の内部のフォトダイオードアレイまで光信号が導かれている。
【0047】
これらチップ間の配線はIGBTチップの周囲を通って配線されている。パッケージ16の右部には、IGBT28−1〜28−8にその仕様を越えるゲート電圧が印加されたり、過大な電流が流れたりした場合に、それを検知して処理するための故障信号検出・処理部37が設けられ、故障信号出力端子35を通してパッケージ16の外部へ故障信号を出力している。また、IGBT28−1〜28−8のゲート電位が外部で検知できるように、電気ゲート端子34が付けられている。
【0048】
このパッケージ16は、通常のボンディングで配線を行なうタイプのものでも良いが、このような配置を取ることにより、圧接型パッケージとすることも容易にできる。
【0049】
圧接型パッケージとすることにより、IGBT28−1〜28−8および逆並列ダイオード29の両面の主電極から電流および熱が取り出せるので、大電流通電に適し、高周波駆動しても熱を効率良く排出させることができる。
【0050】
図11に、図10の1チップ化された光駆動部4の一構成例を示す。また、図12に、図10の1チップ化されたゲート用電源部3(ダイオード23を除く)の一構成例を示す。低圧側コンデンサ20は電極201 と絶縁膜202 と電極203 により構成されている。高圧側コンデンサ19は電極191 と絶縁膜192 とこの絶縁膜192 に裏面に設けられた図示しない電極により構成されている。電極203 と電極191 とは、共通した一つの電極として構成されている。
【0051】
この第4実施形態の光駆動型半導体装置は、IGBT28−1〜28−8がパッケージ16の外部から光ファイバー31によって導かれる光信号によって駆動されるので、電磁ノイズに対して強いものとなる。
【0052】
また、前述の各実施形態と同様に、ゲート電圧を主電極間から中間電圧を取り出す電源自給方式によって供給しているため、パッケージ16の外部からゲート電源を供給する必要がない。したがって、素子を多数個直列した場合でも絶縁トランスで電位を浮かしてそれぞれの素子にゲート電源を供給する必要がなく、装置を小型化することができる。
【0053】
また、光起電力を利用してゲート電源を供給する場合のように充電電流が小さくて高周波駆動に対応できないという問題も発生しない。
また、IGBT28−1〜28−8のゲート電位を検出するための電気ゲート端子34が設けられているので、このようなパッケージを多数直列または並列接続した場合に、パッケージ間の駆動タイミングを合わせることが容易になる。
【0054】
一般に、光ファイバー31に光信号を送り出す装置全体の駆動回路で制御信号が発生してから、それぞれのパッケージの中のIGBT28−1〜28−8のゲートパッドに制御信号が到達するまでの時間遅れは、途中の電気配線や電気回路での遅延が異なるためにパッケージごとにずれることが多い。
【0055】
これを補正するため、制御回路より制御信号を送ってからそれぞれのパッケージのIGBT28−1〜28−8のゲートパッドに電圧が印加されるまでの時間遅れを測定し、最終的にすべてのパッケージのIGBT28−1〜28−8が同時に駆動されるように制御信号を送るタイミングをパッケージごとにずらす作業を行なう。これをゲートチェックという。
【0056】
ゲートチェックはIGBT28−1〜28−8の主電極間に電圧を印加しない状態で行なうので、電気ゲート端子34に絶縁トランスなしで配線を接続してIGBT28のゲートパッド直近でゲート電圧のチェックを行なうことができる。
【0057】
これによって、光ファイバー31端子だけでは分からないパッケージ16の内部のIGBT28−1〜28−8のゲート電圧印加状態をパッケージ16の外部からチェックすることが可能となる。
(第5実施形態)
図13は、本発明の第5実施形態に係る光駆動型半導体装置(絶縁ゲート型サイリスタ)の素子周辺部構造を示す断面図である。
【0058】
同図に示すように、絶縁ゲート型サイリスタのカソード電極205とアノード電極206との間には、高抵抗のn型ベース層201やp型エミッタ層204、その他各種の層が形成されている。n型ベース層201内には、p型ベース層202、p+ 型層221、p− 型リサーフ層222、およびn+ 型ストッパ層223が形成されている。また、このn型ベース層201の上方には、絶縁膜224,225,228、電極226、高抵抗フィールドプレート227、並びに高圧側コンデンサ19を構成する電極191 ,絶縁膜192 ,電極193 および低圧側コンデンサ20を構成する電極201 ,絶縁膜202 ,電極203 が形成されている。なお、電極203 と電極191 とは、共通した一つの電極として構成されている。
【0059】
この第5実施形態の絶縁ゲート型サイリスタにおいては、高耐圧を得るために素子周辺部に設けられる接合終端領域の高抵抗フィールドプレート227上に絶縁膜228を介して高圧側コンデンサ19および低圧側コンデンサ20が形成されている。また、ゲート電源部は、前述の第2実施形態で使用した図7の構成を採用してコンパクトにしてある。
【0060】
上記高耐圧素子の接合終端領域は数百μmにも達するので、この領域を有効利用することで中間電圧を取り出すためのコンデンサをモノリシックに形成することが可能となる。
【0061】
この第5実施形態によれば、高抵抗フィールドプレート227には微弱な電流が流れて電界をシールドするので、その上に形成されたコンデンサの電極電位がその下の半導体層内部の電位に影響を及ぼすことはない。さらに、充電用スイッチング素子、放電用スイッチング素子、光起電素子をチップの別の領域に形成すれば、1チップで全ての機能を備えた素子を実現することができる。
(第6実施形態)
図14は、本発明の第6実施形態に係る光駆動型半導体装置の概略構成を示す模式図である。
【0062】
この第6実施形態の光駆動型半導体装置においては、高電圧をスイッチングするために出力用のパワーMOSFET1が2個直列接続されている。光駆動部41 ,42 の各々は、第2実施形態で説明した図2の光駆動部4と同じ構成である。ただし、第2実施形態では低電圧側端子K”がカソード端子Kに接続されている場合を説明したが、この第6実施形態では低電圧側端子K”はカソード端子Kに接続されておらず、代わりに光駆動部41 の端子Gin1(−)がゲート用電源部32 の端子Gout2(−) に接続されている。
【0063】
また、ゲート電源部31 内においては、図の上方から高圧側コンデンサ191 ’、高圧側分圧抵抗211 ’、逆流防止用ダイオード231 、中間コンデンサ191 、中間分圧抵抗211 、低圧側コンデンサ201 、低圧側分圧抵抗221 の順で接続されている。これらの分圧抵抗の抵抗値は、パワーMOSFET1がオフとなっている状態で高圧側分圧抵抗211 ’と低圧側分圧抵抗221 との両端電圧が15V程度となる。なお、ゲート電源部32 内の構成は、上述のゲート電源部31 内の構成と同じであるため、その説明を省略する。
【0064】
直列接続の低圧側に位置しているパワーMOSFET12 に対応するゲート用電源部32 の端子Gout2(−) は、パワーMOSFET11 に対応する光駆動部41 の端子Gin1(−)に接続されている。
【0065】
このような構成とすることにより、パワーMOSFET11 のゲート端子G1 には、オフ状態で負バイアスが印加されることになるため、たとえアノード端子A1 の電圧が変動しても、パワーMOSFET11 は誤点弧を起こすことがない。なお、低圧側に位置しているパワーMOSFET12 においては、さらにその低圧側から負バイアスを取り出すことができないため、カソード端子K2 と端子Gin2(−)との間に負バイアス用電源38を接続している。この場合、一番低圧側に接続されているカソード端子K2 は接地されているので、絶縁トランスを介在させる必要がなく、装置が大きくなってしまうこともない。
【0066】
また、逆流防止用ダイオード232 は、パワーMOSFET12 がオフからオンになった場合に、端子Gout2(−) にK1 より高い電圧が発生することがないように、高圧側コンデンサ192 ’の低圧側に接続されている。この場合、第2実施形態で使用した図7のように、逆流防止用ダイオード232 を中間コンデンサ192 の低圧側に接続してもよい。
【0067】
また、ゲート用電源部31 ,32 は、前述の第2実施形態で使用した図6と同様な構成を採用しており、端子Gout(+)における電圧を安定化している。これは、もし図2に示すようにゲート電圧クランプ用ツェナーダイオード24を使用すれば、ゲート端子Gに十分な負バイアスが印加できなくなるためである。
【0068】
なお、この第6実施形態では、2個のパワーMOSFET11 ,12 が直列接続された場合を説明したが、本発明は3個以上の素子を直列接続した場合にももちろん適用することが可能である。また、光駆動の代わりに電気駆動する場合にも、上述の構成と同様の構成で負バイアス用電圧を取り出すことができる。
【0069】
この第6実施形態によれば、パワーMOSFET11 のゲート端子G1 には、オフ状態で負バイアスが印加されることになるため、たとえアノード端子A1 の電圧が変動してもパワーMOSFET11 が誤点弧を起こすことがなく、信頼性の高い光駆動型半導体装置を実現することができる。
(第7実施形態)
図15は、本発明の第7実施形態に係る光駆動型半導体装置の概略構成を示す模式図である。
【0070】
この第7実施形態が第2実施形態(図2)と異なるのは、ゲート用電源部3の低圧側端子K’とカソード端子Kとの間に光駆動用発光ダイオード9’が接続されている点と、光駆動部4内のPチャネルデプレッション型MOSFET7とカソード端子Kとの間に光駆動用フォトダイオードアレイ8’が接続されている点にある。また、ゲート用電圧部3の構成としては、第2実施形態における図6に示すゲート用電圧部の構成を採用している。これは、もし図2に示すゲート用電圧部の構成のようにゲート電圧クランプ用ツェナーダイオード24を使用すると、光駆動用フォトダイオードアレイ8’に起電力が生じてもツェナーダイオード24が順バイアスされ、ループ電流が流れてしまい、ゲート端子Gに十分な負バイアスを印加できなくなるからである。
【0071】
この第7実施形態の構成において、パワーMOSFET1のアノード端子A−カソード端子K間において所定の電圧立ち上がり率dv/dtで電圧が印加されると、コンデンサ19,20を通じて光駆動用発光ダイオード9’に変位電流C×(dv/dt)が流れ、当該光駆動用発光ダイオード9’が発光する。なお、上記の“C”は、コンデンサ19および20の合成容量である。光駆動用発光ダイオード9’が発した光は、光ファイバなどを通じて光駆動用フォトダイオードアレイ8’に照射される。これにより、光駆動用フォトダイオードアレイ8’から起電力が発生する。この場合、Pチャネルデプレッション型MOSFET7が導通するため、パワーMOSFET1のゲート端子Gには、負バイアスが印加される。
【0072】
このため、この第7実施形態によれば、急峻な電圧立ち上がり率dv/dtで電圧印加されても、従来のように誤点弧することもなく、パワーMOSFET1をオフ状態に保つことができ、信頼性の高い光駆動型半導体装置を実現することができる。
【0073】
なお、光駆動の代わりに電気駆動する場合にも、上述の構成と同様の構成で負バイアス用電源を取り出すことができる。
本発明は上述した各実施形態に限定されるものではなく、種々の変形実施が可能である。例えば、上記実施形態では、電圧駆動型スイッチング素子として、パワーMOSFETやIGBT、絶縁ゲート型サイリスタを用いたが、これに代えて他の電圧駆動型スイッチング素子を用いても同様の効果が得られる。また、上記実施形態では、パワーMOSFETの低電圧側主電極が接地される場合について説明したが、本発明は3相インバータなどのように最端部が接地されない場合にも適用できる。
【0074】
【発明の効果】
以上詳述したように本発明によれば、スイッチング素子を高速で駆動でき、装置全体の小型化が可能な半導体装置の駆動方法及び半導体装置を提供することができる。
また、本発明によれば、スイッチング素子の動作の信頼性が高い半導体装置の駆動方法及び半導体装置を提供することができる。
【図面の簡単な説明】
【図1】本発明の第1実施形態に係る光駆動型半導体装置の概略構成を示す模式図。
【図2】本発明の第2実施形態に係る光駆動型半導体装置の概略構成を示す模式図。
【図3】図2に示す光駆動型半導体装置の光駆動方法を説明するためのタイミングチャート。
【図4】図3に示すタイミングチャートと対比させた、望ましくない光駆動方法を示すタイミングチャート。
【図5】図2に示す光駆動型半導体装置におけるゲート用電源部の他の構成例を示す図。
【図6】図2に示す光駆動型半導体装置におけるゲート用電源部の更なる別の構成例を示す図。
【図7】図2に示す光駆動型半導体装置におけるゲート用電源部の更なる別の構成例を示す図。
【図8】本発明の第3実施形態に係る光駆動型半導体装置の概略構成を示す模式図。
【図9】図8に示す光駆動型半導体装置の変形例を示す模式図。
【図10】本発明の第4実施形態に係る光駆動型半導体装置の概略構成を示す模式図。
【図11】図10に示す光駆動型半導体装置における光駆動部の1チップ化された一構成例を示す図。
【図12】図10に示す光駆動型半導体装置におけるゲート用電源部の1チップ化された一構成例を示す図。
【図13】本発明の第5実施形態に係る光駆動型半導体装置(絶縁ゲート型サイリスタ)の素子周辺部構造を示す断面図。
【図14】本発明の第6実施形態に係る光駆動型半導体装置の概略構成を示す模式図。
【図15】本発明の第7実施形態に係る光駆動型半導体装置の概略構成を示す模式図。
【図16】従来の光駆動型半導体装置の概略構成を示す模式図。
【図17】従来の別の光駆動型半導体装置の概略構成を示す模式図。
【符号の説明】
1…パワーMOSFET(電圧駆動型半導体素子)
2…負荷抵抗
3…ゲート用電源部(制御用電圧源)
4…光駆動部
5…CMOSロジック
6…Nチャネルエンハンスメント型MOSFET又はPチャネルデプレッション型MOSFET
7…Pチャネルデプレッション型MOSFET又はNチャネルエンハンスメント型MOSFET
6a…Pチャネルデプレッション型MOSFET
7a…Nチャネルエンハンスメント型MOSFET
8…光駆動用フォトダイオードアレイ
9…光駆動用発光ダイオード
10…ゲート電荷放電用抵抗
11…外部ゲート用電源
12…フォトダイオードアレイ
13…ゲート電源用充電コンデンサ
14…発光ダイオードアレイ
15…発光ダイオード電源
16…パッケージ
17…Nチャネルエンハンスメント型MOSFET
18…インバータ用抵抗
19…高圧側コンデンサ
20…低圧側コンデンサ
21…高圧側分圧抵抗
22…低圧側分圧抵抗
23…ダイオード
24…ゲート電圧クランプ用ツェナーダイオード
25…コンデンサ電圧クランプ用ツェナーダイオード
26…バイポーラトランジスタ
27…ベース電圧クランプ用ツェナーダイオード
28−1〜28−8…IGBT
29…逆並列ダイオード
30…ゲート配線
31…光ファイバー
32…ライトガイド
33…降圧回路
34…電気ゲート端子
35…故障信号出力端子
37…故障信号検出処理部
201…n型ベース層
202…p型ベース層
204…p型エミッタ層
205…カソード電極
206…アノード電極
221…p+ 型層
222…p− リサーフ型層
223…n+ ストッパ型層
224,225,228…絶縁膜
226…電極
227…高抵抗フィールドプレート
Claims (5)
- 電圧駆動型スイッチング素子と、前記電圧駆動型スイッチング素子の陰極と陽極との間に接続されて電圧が印加される降圧回路と、前記電圧駆動型スイッチング素子のゲートを充電するためのエンハンスメント型MOSFET充電スイッチング素子と、前記電圧駆動型スイッチング素子のゲートを放電するためのデプレッション型MOSFET放電スイッチング素子と、前記充電スイッチング素子及び放電スイッチング素子を駆動する光起電素子とを有する駆動回路を備えた半導体装置の駆動方法であって、
前記電圧駆動型スイッチング素子の陰極と陽極との間に電圧を印加し、
前記電圧駆動型スイッチング素子の陰極と陽極との間の前記印加電圧を受ける前記降圧回路から安定化した中間電圧を発生し、
前記光起電素子によって発生される光起電力を用いて前記充電スイッチング素子及び放電スイッチング素子を駆動することにより前記安定化した中間電圧を前記電圧駆動型スイッチング素子に供給することを特徴とする半導体装置の駆動方法。 - 陰極と陽極との間に電圧が印加される電圧駆動型スイッチング素子と、
前記電圧駆動型スイッチング素子の陰極と陽極との間に接続され、前記電圧を受けて安定化した中間電圧を発生する降圧回路と、
前記降圧回路によって発生される前記安定化した中間電圧を用いて前記電圧駆動型スイッチング素子のゲートを充電するためのエンハンスメント型MOSFET充電スイッチング素子と、
前記電圧駆動型スイッチング素子のゲートを放電するためのデプレッション型MOSFET放電スイッチング素子と、
前記充電スイッチング素子及び放電スイッチング素子を駆動するための光起電力を発生する光起電素子と
を具備したことを特徴とする半導体装置。 - 前記降圧回路は、前記電圧駆動型スイッチング素子のゲートに分圧を供給する、互いに直列接続された少なくとも二つの回路素子を有する分圧回路を含むことを特徴とする請求項2に記載の半導体装置。
- 前記降圧回路は、
前記電圧駆動型スイッチング素子のゲートに分圧を供給する、互いに直列接続された少なくとも二つの抵抗器と、
前記少なくとも二つの抵抗器の一つと並列に接続される少なくとも一つの容量体と、
前記少なくとも一つの容量体と直列に接続されるダイオードと
を有する分圧回路を含むことを特徴とする請求項2に記載の半導体装置。 - 前記降圧回路は、
前記電圧駆動型スイッチング素子のゲートに分圧を供給する、互いに直列接続された少なくとも二つの容量体と、
前記少なくとも二つの容量体と直列に接続されるダイオードと
を有する分圧回路を含むことを特徴とする請求項2に記載の半導体装置。
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