JPS62261219A - ソリツドステ−トリレ− - Google Patents

ソリツドステ−トリレ−

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JPS62261219A
JPS62261219A JP61104397A JP10439786A JPS62261219A JP S62261219 A JPS62261219 A JP S62261219A JP 61104397 A JP61104397 A JP 61104397A JP 10439786 A JP10439786 A JP 10439786A JP S62261219 A JPS62261219 A JP S62261219A
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light emitting
load
emitting diode
light
triac
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Yuzo Iwasaki
岩崎　祐蔵
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Omron Tateisi Electronics Co
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の分野］ この発明はソリッドステートリレーに関し、とくに電界
効果トランジスタ（以下ｒＦＥＴＪと記す）を用いたソ
リッドステートリレーの改良に関するものである。
［従来技術とその問題点］ 一般に、ソリッドステートリレーは入力回路と出力回路
とをフォトカブラで電気的に絶縁し、入力回路に印加さ
れる電気信号に応じて出力回路に接続された負荷を開閉
するように構成されている。
このようなソリッドステートリレーにおいて、負荷開閉
用の素子としては、従来からトライアック等の半導体ス
イッチング素子が用いられているが、最近では、ＦＥＴ
が使用されるようになってきている。これは、ＦＥＴが
従来のトチイアツクに比べて導通時の抵抗値が小さく、
したがって通電にともなう発熱も少ないため、放熱フィ
ンも小さなものでよく、装置を小型化できるという利点
があるためである。
第３図はこの種のＦＥＴを用いた従来のソリッドステー
トリレーの回路を示している。
図において、ｌ、２は１対の入力端子、３．は電流Ｍ１
限用の抵抗、４は抵抗３と直列に接続された発光ダイオ
ード、５は発光ダイオード４と光結合されたフォトダイ
オードであって、フォトダイオード５は複数個が直列に
接続されており、発光ダイオード４とフォトダイオード
５とによってフォトカプラ６が構成されている。入力回
路１ｏ。
と出力回路２００とは、このフォトカプラ６を介して電
気的に絶縁されている。７はフォトダイオード５と並列
に接続された抵抗である。
８．９は直列に接続された１対のＦＥＴで、ＦＥＴ８の
ゲートはフォトダイオード５のカソードと抵抗７との接
続点に接続されているとともに、ＦＥＴ９のゲートと共
通に接続されている。また、ＦＥＴ８のソースはフォト
ダイオード５の７ノードと抵抗７との接続点に接続され
ているとともに、ＦＥＴ９のソースと共通に接続されて
いる。１０．１１はそれぞれＦＥＴ８．９のソース・ド
レイン間に接続されたダイオード、１２は負荷、１３は
電源で、負荷１２および電源１３はＦＥＴ８．９に直列
に接続されている。
つぎに、第３図の回路の動作を説明する。
いま、入力端子１，２間に入力信号がないときには、発
光ダイオード４は発光せず、したがってフォトダイオー
ド５に起電力は発生しない、このため、ＦＥＴ８．９は
ともに作動せず、ＯＦＦ状態であるから、負荷１２への
通電は行なわれない。
入力端子１．２間に入力信号が印加されると、抵抗３を
通じて発光ダイオード４に′ｗｔ、流が流れるため、発
光ダイオード４が発光する。この発光は、フォトカプラ
６を介してフォトダイオード５へ伝達され、フォトダイ
オード５は光を受けて起電力を発生する。このため、抵
抗７の両端に電圧が生じ、この電圧がＦＥＴ８．９の各
ソース・ゲート間に印加される。
したがって、電源１３の正の半波の期間においてはＦＥ
Ｔ８がＯＮＮ懲悪なり、電源１３からＦＥＴ８およびダ
イオード１１を介して負荷１２に通電が行なわれる。一
方、電源１３の負の半波の期間においてはＦＥＴ９がＯ
Ｎ状態となり、電源１３からＦＥＴ９およびダイオ−１
１０を介して負荷１２に通電が行なわれる。このように
して、入力回路１００に信号が印加されている期間、負
荷１２は導通状態を維持する。
第４図は以上の動作を示す波形図であって、同図（ａ）
は電源電圧、（ｂ）は入力端子１，２間に印加される入
力信号、（ｃ）は負荷１２に流れる電流の波形をそれぞ
れ示している。
しかしながら、上述した従来のものにあっては、入力信
号がなくなってフォトダイオード５の起電力が消失する
と、ＦＥＴ８．９がただちにＯＦＦとなるため、第４図
（ａ）に示した電源電圧波形のピークＰ付近で入力信号
がＯＦＦした場合、負荷？ｌｔ流も急激にＯＦＦとなる
。
このため、負荷１２がインダクタンス分を含む誘導負荷
のような場合には、いわゆる逆起電力が発生し、これに
よってＦＥＴ８．９やダイオードｉｏ、ｘｉが破壊した
り、ノイズを発生して通信機器へ悪影響を与えるという
問題点がある。
［発明の目的］ この発明は上記のような従来の問題点を解消するだめに
なされたもので、電源電圧のピーク付近で入力信号が０
ＦＦＬ、ても逆起電力が発生せず。
素子の破壊や、ノイズ発生のない信頼性の高いソリッド
ステートリレーを提供することを目的としている。
［発明の構成と効果］ この発明にかかるソリッドステートリレーは。
入力端子間に直列に接続された第１．第２の発光素子と
、上記第１の発光素子と光結合された受光素子と、負荷
端子間に接続され上記受光素子の発生する起電力によっ
て作動して負荷を開閉する電界効果トランジスタと、上
記負荷端子間に上記電界効果トランジスタと並列に接続
され、上記第２の発光素子の作動にもとづいてＯＮ、０
ＦＦｆｆＪＩ御される半導体スイッチング素子と、上記
第２の発光素子と並列に接続された時定数回路とを備え
たことを＃徴としている。
このように構成したことにより、この発明によれば、入
力信号がなくなってＦＥＴがＯＦＦとなっても、時定数
回路の放ｉｔ′ｉ流によって第２の発光素子が発光状態
を維持するので、半導体スイッチング素子がＯＮとなり
、負荷電流がゼロになるまでこのＯＮ状態が継続する。
したがって、たとえ電源電圧のピーク付近で入力信号が
ＯＦＦしたとしても、負荷電流は急激にＯＦＦとはなら
ないから、逆起電力の発生が抑制され、素子の破壊やノ
イズの発生を確実に防止することができる。
［実施例の説明］ 以下、この発明の実施例を図面にしたがって説明する。
第１図はこの発明によるンリツドステートリレーの実施
例を示す回路図である。
図において、１，２は１対の入力端子、３は電流制限用
の抵抗、４は抵抗３と直列に接続された発光ダイオード
、５は発光ダイオード４と光結合されたフォトダイオー
ドであって、フォトダイオード５は複数個が直列に接続
されており１発光ダイオード４とフォトダイオード５と
によってフォトカプラ６が構成されている。入力回路１
００と出力回路２００とは、このフォトカプラ６を介し
て電気的に絶縁されている。
１４は発光ダイオード４と直列に接続されたダイオード
、１５は抵抗３１発光ダイオード４．ダイオード１４と
直列に接続された発光ダイオードで、発光ダイオード１
５には、抵抗１６およびコンデンサ１７の直列体からな
る時定数回路２４が並列に接続されている。７はフォト
ダイオード５に並列に接続された抵抗である。
８．９は直列に接続された１対のＦＥＴで、ＦＥＴ８の
ゲートはフォトダイオード５のカソードと抵抗７との接
続点に接続されているとともに、ＦＥＴ９のゲートと共
通に接続されている。また、ＦＥＴ８のソースはフォト
ダイオード５の７ノードと抵抗７との接続点に接続され
ているとともに、ＦＥＴ９のソースと共通に接続されて
いる。１０．１１はそれぞれＦＥＴ８．９のソース中ド
レイン間に接続されたダイオード、１２は負荷、１３は
電源で、負荷１２および電源１３はＦＥＴ８．９に直列
に接続されている。
１８は発光ダイオード１５と光結合をなすフォトトライ
アック、１９はこのフォトトライアック１８によって制
御されるトライアックであって、トライアック１９は負
荷端子２５．２６間にＦＥＴ８．９と並列に接続されて
いる。フオ））ライアツク１８は、その主電極の一方が
抵抗２０を介して、負荷端子２５．２６間に接続された
抵抗２２とコンデンサ２３の接続点に、また他方がトラ
イアック１９のゲートにそれぞれ接続されている。トラ
イアック１９のゲートと主電極間には抵抗２１が接続さ
れている。
つぎに、第１図の回路の動作を説明する。
いま、入力端子１，２間に入力信号がないときには、発
光ダイオード４は発光せず、したがってフォトダイオー
ド５に起電力は発生しない、このため、ＦＥＴ８．９は
ともに作動せず、ＯＦＦ状悪である。また発光ダイオー
ド１５も発光しないから、フォトトライアック１８およ
びトライアック１９もまたＯＦＦ状態である。さらに、
抵抗２２とコンデンサ２３のインピーダンス値はきわめ
て大きいため、抵抗２２．コンデンサ２３にも電流は流
れない、その結果、負荷１２への通電は行なわれない。
入力端子１．２間に入力信号が印加されると。
抵抗３を通じて発光ダイオード４に電流が流れるため、
発光ダイオード４が発光する。この発光は、フォトカプ
ラ６を介してフォトダイオード５へ伝達され、フォトダ
イオード５は光を受けて起電力を発生する。このため、
抵抗７の両端に電圧が生じ、この電圧がＦＥＴ８．９の
各ソース・ゲート間に印加される。
したがって、電源１３の正の半波の期間においてはＦＥ
ＴＢがＯＮ状態となり、電源１３からＦＥＴ８およびダ
イオード１１を介して負荷１２に通電が行なわれる。一
方、電源１３の負の半波の期間においてはＦＥＴ９がＯ
Ｎ状態となり、電源１３からＦＥＴ９およびダイオード
１０を介して負荷１２に通電が行なわれる。
なお、この期間中、入力信号の印加によって、時定数回
路２４のコンデンサ１７に充電が行なわれるとともに、
発光ダイオード１５が発光する。
発光ダイオード１５の発光によって、フォトトライアッ
ク１８がＯＮＬ、トライアック１９をＯＮさせよ′うと
するが、ＦＥＴ８．９のＯＮ時の抵抗値がきわめて小さ
いので、負荷電流はＦＥＴ８　。
９に全部流れ、フォトトライアック１８を介してトライ
アック１９のゲートには電流が流れない。
したがって、トチイアツク１９はＯＦＦのままである。
入力信号がなくなると、発光ダイオード４の発光が停止
し、フォトダイオード５の起電力は消失する。このため
、ＦＥＴ８．９はＯＦＦとなる。
このとき１時定数回路２４のコンデンサ１７に充電され
ている電荷が抵抗１６１発光ダイオード１５を介して放
電するため、この放電電流によって発光ダイオード１５
は発光を継続する。その結果、フォトトライアック１８
がＯＮ状態となり、電源１３から抵抗２２．２０および
フォトトライアック１８を介してトライアック１９のゲ
ートに電流が供給され、トライアック１９はＯＮとなる
。このＯＮ状態は、トライアック１９の保持特性のため
に、負荷電流がゼロになるまで維持される。
第２図は以上の動作を示す波形図であって、同図（ａ）
は゛電源電圧、（ｂ）は入力端子１，２間に印加される
入力信号、（ｃ）は負荷１２に流れる電流の波形をそれ
ぞれ示している。
このようにして、上記回路においては、第２図（ａ）の
電源電圧のピークＰ付近で入力信号がなくな）でも、こ
の時点で負荷電流はゼロとはならず、Ｚの時点まで負荷
電流が継続するから、ＯＦＦ時における電流変化の割合
が小さく、負荷１２が誘導負荷の場合の逆起電力による
素子の破壊やノイズ発生を防止することが可能となる。
な、お、上記実施例では、入力信号のＯＮ時については
問題にしていないが、これは、ＯＮ時はＯＦＦ時に比較
して誘導負荷による逆起電力の影響はないので、あえて
考慮する必要がないからである。
また、上記実施例では、トライアック１９をフォトトラ
イアック１８によって制御するようにしたが、フォトト
ライアック１８が十分な通電容量を有するものであれば
、トライアック１９の代わりにフォトトチイアツク１８
で直接負荷電流を開閉するようにしてもよい。
さらに、上記実施例では、半導体スイッチング素子とし
てトライアック１９を用いた例を示したが、ＳＣＲ（シ
リコン制御整流素子）を用いてもよい。
【図面の簡単な説明】
第１図はこの発明によるソリッドステートリレーの実施
例を示す回路図、第２図は第１図の回路の動作を説明す
るための波形図であって、（ａ）は電源電圧、（ｂ）は
入力信号、（Ｃ）は負荷電流の波形図、第３図は従来の
ソリッドステートリレーを示す回路図、第４図は第３図
の回路の動作を説明するための波形図であって、（ａ）
は電源電圧、（ｂ）は入力信号、（Ｃ）は負荷電流の波
形図である。 １．２・・・入力端子、４・・・発光ダイオード（第１
の発光素子）、５・・・フォトダイオード（受光素子）
、８．９・・・電界効果トランジスタ、１５・・・発光
ダイオード（第２の発光素子）、１９・・・トライアッ
ク（半導体スイッチング素子）、２４・・・時定数回路
、２５．２６・・・負荷端子。 第３図 第４図

Claims (1)

    【特許請求の範囲】
  1. （１）入力端子間に直列に接続された第１、第２の発光
    素子と、上記第１の発光素子と光結合された受光素子と
    、負荷端子間に接続され上記受光素子の発生する起電力
    によつて作動して負荷を開閉する電界効果トランジスタ
    と、上記負荷端子間に上記電界効果トランジスタと並列
    に接続され、上記第２の発光素子の作動にもとづいてＯ
    Ｎ、ＯＦＦ制御される半導体スイツチング素子と、上記
    第２の発光素子と並列に接続された時定数回路とを備え
    たことを特徴とするソリツドステートリレー。
JP61104397A 1986-05-07 1986-05-07 ソリツドステ−トリレ− Expired - Lifetime JP2503417B2 (ja)

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US07/044,482 US4745311A (en) 1986-05-07 1987-05-01 Solid-state relay
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