JP3469045B2 - 電力半導体装置及び電源装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、突入電流及び過電
圧を抑制する機能を有した電力半導体装置及び電源装置
に関するものである。

【０００２】

【従来の技術】従来、交流負荷を制御する電力半導体装
置としてソリッド・ステート・リレー（以下ＳＳＲと称
する）が頻繁に利用されている。これは、発光ダイオー
ドにフォトサイリスタやフォトトライアックを組み合わ
せたものであり、光信号による無接点リレーを実現させ
ている。

【０００３】図１９に示すように、ＳＳＲ１０１は、赤
外発光ダイオード１３０、フォトトライアック１４０及
びトライアック１５０から構成されている。赤外発光ダ
イオード１３０から放射された赤外光はフォトトライア
ック１４０で受光され、この結果、フォトトライアック
１４０に流れる電流がトリガー電流としてトライアック
１５０のゲートに流れ込んでトライアック１５０がター
ン・オンし、ＳＳＲ１０１の出力側に接続される交流電
源１２０によって負荷１７０に電流が流れる。

【０００４】ところが、ＳＳＲ１０１及び負荷１７０に
は交流電源１２０の電源投入時に図２０に示すような突
入電流が流入し、例えば負荷１７０がランプの場合、定
常電流の約１０倍の突入電流が流れ、ランプの消費電力
が１０００Ｗで交流電源電圧が１００Ｖのとき、定常電
流が１０Ａ位で突入電流が１００Ａ位になる。このよう
な大きい突入電流は、ＳＳＲ１０１を構成する各回路素
子や負荷１７０に悪影響を及ぼすので好ましくない。

【０００５】この突入電流を抑制するために、ゼロクロ
ス動作で電流値を制限するか、図２１あるいは図２２に
示すように、電流制限抵抗１６０を負荷１７０と直列に
接続して突入電流をＳＳＲ１０１及び負荷１７０の定格
以内になるように抑制する。

【０００６】また、図２３に示すように、電流制限抵抗
１６０をＳＳＲ１０１に内蔵せずに外付けする場合もあ
る。これらの電流制限方法により、図２４に示すように
突入電流を抑制することができる。

【０００７】また、電源投入時には過電圧も発生し、こ
の過電圧を抑制するために、一般的にスナバー回路、バ
リスター等の保護素子によってＳＳＲ１０１等の電力半
導体装置及び負荷１７０を保護している。しかし、これ
らによっても過電圧を抑制することができない場合があ
り、そのときは図２１に示すようにゼロクロス回路１９
０を設け、電圧の位相を制御し、電源投入時の電圧の瞬
時値がＳＳＲ１０１等の電力半導体装置及び負荷１７０
の定格以内になるように抑制する。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来の突入電流の抑制方法のうち、ゼロクロス動作でトラ
イアック１５０をターン・オンする方法では、ある程度
突入電流を抑制することができるものの、突入電流にみ
あった電流容量が大きめのＳＳＲ１０１及び負荷１７０
とするか、更に、ＳＳＲ１０１及び負荷１７０の保護の
ために電流制限抵抗１６０を使用する必要がある。ま
た、電流制限抵抗１６０を設けると、常に電流制限抵抗
１６０に負荷電流が流れ、消費電力が大きくなる。

【０００９】一方、電源投入時に発生する過電圧を抑制
するために設けるスナバー回路、バリスター等の保護素
子により過電圧を抑制することができる電力半導体装置
は限られており、この際に行われるゼロクロス動作によ
る電圧位相制御方法も負荷によっては適用が難しい。

【００１０】本発明は、上記従来の問題点に鑑みなされ
たものであって、その目的は、電源投入時に発生する突
入電流及び過電圧を極力抑制すると共に、負荷を含む装
置全体の低消費電力化を図ることのできる電力半導体装
置及び電源装置を提供することにある。

【００１１】

【課題を解決するための手段】請求項１に係る発明の電
力半導体装置は、上記課題を解決するために、電源投入
時から発光するように駆動される第１の発光素子、上記
第１の発光素子と並列に設けられる第２の発光素子、及
び上記電源の投入から一定時間後に発光するように上記
第２の発光素子の発光を遅延させる発光遅延手段を有す
る入力側回路と、上記第１の発光素子から放射される光
を受光することにより導通する第１の受光素子、上記第
１の受光素子から出力される電流がトリガー電流として
流入することにより導通する第１の負荷電流制御素子、
上記第２の発光素子から放射される光を受光することに
より導通する第２の受光素子、上記第２の受光素子から
出力される電流がトリガー電流として流入することによ
り導通する第２の負荷電流制御素子、及び上記第１の負
荷電流制御素子に直列に接続され上記第１の負荷電流制
御素子と上記第２の負荷電流制御素子との間に接続され
る抵抗を有すると共に上記入力側回路と電気的に絶縁分
離された出力側回路とを備えていることを特徴としてい
る。

【００１２】上記の発明によれば、まず入力側回路に設
けられている第１の発光素子から放射される光が第１の
受光素子をトリガーし、第１の受光素子に電流が流れ
る。この電流は第１の負荷電流制御素子をトリガーし、
第１の負荷電流制御素子が導通状態になる。すると、負
荷電流は、電源、負荷、第１の負荷電流制御素子及び第
１の負荷電流制御素子に直列に接続される抵抗で構成さ
れるループを流れる。

【００１３】次に、入力側回路に設けられている発光遅
延手段によって電源の投入から一定時間後に第２の発光
素子を発光させると、第２の発光素子から放射される光
が出力側回路に設けられている第２の受光素子をトリガ
ーし第２の受光素子に電流が流れる。この電流は第２の
負荷電流制御素子をトリガーし、第２の負荷電流制御素
子は導通状態になる。これにより、負荷電流は、定常状
態に達したときには、電源、負荷及び第２の負荷電流制
御素子で構成されるループを流れる。

【００１４】上記本発明の電力半導体装置は、上記課題
を解決するために、さらに、上記電源は交流電源であ
り、上記出力側回路は上記交流電源の出力電圧がゼロと
なる位相で上記第１の受光素子を導通させる第１のゼロ
クロス回路と、上記交流電源の上記出力電圧がゼロとな
る位相で上記第２の受光素子を導通させる第２のゼロク
ロス回路とをさらに有していることを特徴としている。

【００１５】上記の発明によれば、第１の発光素子から
放射された光が第１の受光素子をトリガーした状態で、
第１のゼロクロス回路によって交流電源の電圧が０にな
る瞬間に第１の受光素子に電流を流す。この電流を第１
の負荷電流制御素子に流入させると負荷電流制御素子は
導通状態になる。すると、負荷電流は、交流電源、負
荷、第１の負荷電流制御素子及び第１の負荷電流制御素
子に直列に接続される抵抗で構成されるループを流れ
る。

【００１６】次に、入力側回路に設けられている発光遅
延手段によって電源の投入から一定時間後に第２の発光
素子を発光させると、第２の発光素子から放射される光
が出力側回路に設けられている第２の受光素子をトリガ
ーする。この状態で、第２のゼロクロス回路によって交
流電源の電圧が０になる瞬間に第２の受光素子に電流を
流すと、この電流は第２の負荷電流制御素子に流入し、
第２の負荷電流制御素子は導通状態になる。これによ
り、電流は、定常状態に達したときには、交流電源、負
荷及び第２の負荷電流制御素子で構成されるループを流
れる。

【００１７】請求項２に係る発明の電源装置は、上記課
題を解決するために、交流電源電流の正の半波を整流す
る整流回路と負の半波を整流する整流回路とからなる全
波整流回路を用いて整流し、負荷に直流電流を供給する
電源装置において、上記両整流回路の各々が、電源投入
時から発光するように駆動される第１の発光素子、上記
第１の発光素子と並列に設けられる第２の発光素子、及
び上記電源の投入から一定時間後に発光するように上記
第２の発光素子の発光を遅延させる発光遅延手段を有す
る入力側回路と、上記第１の発光素子から放射される光
を受光することにより導通する第１の受光素子、上記第
１の受光素子から出力される電流がトリガー電流として
流入することにより導通する第１の整流素子、上記第２
の発光素子から放射される光を受光することにより導通
する第２の受光素子、上記第２の受光素子から出力され
る電流がトリガー電流として流入することにより導通す
る第２の整流素子、及び上記第１の整流素子に直列に接
続され上記第１の整流素子と上記第２の整流素子との間
に接続される抵抗を有すると共に上記入力側回路と電気
的に絶縁分離された出力側回路とを含む電力半導体装置
を備えていることを特徴としている。

【００１８】上記の発明によれば、電源装置は交流電源
電流の正の半波を整流する整流回路と負の半波を整流す
る整流回路とからなる全波整流回路を内蔵しており、２
つの上記整流回路の各々に電力半導体装置を用いる。各
電力半導体装置の動作は以下のようになる。まず、第１
の発光素子から放射される光が第１の受光素子をトリガ
ーし、第１の受光素子に電流が流れる。この電流は第１
の整流素子をトリガーし、第１の整流素子が導通状態に
なる。すると、第１の整流素子のアノードが正電位でカ
ソードが負電位のとき、電力半導体装置の出力側回路の
電流入力端子→第１の整流素子→第１の整流素子に直列
に接続される抵抗→電力半導体装置の出力側回路の電流
出力端子の経路で電源電流が流れる。

【００１９】次に、電力半導体装置の入力側回路に設け
られている発光遅延手段によって電源の投入から一定時
間後に第２の発光素子を発光させると、第２の発光素子
から放射される光は第２の受光素子をトリガーし第２の
受光素子に電流が流れる。この電流は第２の整流素子を
トリガーし、第２の整流素子は導通状態になる。する
と、第２の整流素子のアノードが正電位でカソードが負
電位のとき、電力半導体装置の出力側回路の電流入力端
子→第２の整流素子→電力半導体装置の出力側回路の電
流出力端子の経路で電源電流が流れる。

【００２０】上記本発明の電源装置は、上記課題を解決
するために、さらに、上記出力側回路は、上記電源の出
力電圧がゼロとなる位相で上記第１の受光素子を導通さ
せる第１のゼロクロス回路と、上記交流電源の上記出力
電圧がゼロとなる位相で上記第２の受光素子を導通させ
る第２のゼロクロス回路とをさらに有することを特徴と
している。

【００２１】上記の発明によれば、全波整流回路に用い
られる各電力半導体装置は以下の動作を行う。第１の発
光素子から放射された光が第１の受光素子をトリガーし
た状態で、第１のゼロクロス回路によって交流電源の電
圧が０になる瞬間に第１の受光素子に電流を流す。この
電流を第１の整流素子に流入させると第１の整流素子は
導通状態になる。すると、第１の整流素子のアノードが
正電位でカソードが負電位のとき、電力半導体装置の出
力側回路の電流入力端子→第１の整流素子→第１の整流
素子に直列に接続される抵抗→電力半導体装置の出力側
回路の電流出力端子の経路で電源電流が流れる。

【００２２】次に、出力側回路に設けられている発光遅
延手段によって電源の投入から一定時間後に第２の発光
素子を発光させる。第２の発光素子から放射された光が
第２の受光素子をトリガーした状態で、第２のゼロクロ
ス回路によって交流電源電圧が０になる瞬間に第２の受
光素子に電流を流す。この電流を第２の整流素子に流入
させると第２の整流素子は導通状態になる。すると、第
２の整流素子のアノードが正電位でカソードが負電位の
とき、電力半導体装置の出力側回路の電流入力端子→第
２の整流素子→電力半導体装置の出力側回路の電流出力
端子の経路で電源電流が流れる。

【００２３】電力半導体装置は、外部電源から電圧が印
加され、トリガー電流によって導通する整流素子を含む
と共に、外部の負荷に流れる電流を上記整流素子によっ
てスイッチングする電力半導体装置において、上記外部
電源の電圧が上昇して所定のしきい値電圧を越えると上
記整流素子に上記トリガー電流を流す導通状態から非導
通状態へ変化する第１の整流素子導通制御素子と、上記
第１の整流素子導通制御素子が導通状態から非導通状態
へ変化すると同時に非導通状態から導通状態へ変化して
上記整流素子に流れる電流を遮断する第２の整流素子導
通制御素子とを有するように構成することもできる。

【００２４】上記の構成によれば、第１の整流素子導通
制御素子に印加される電圧がしきい値電圧よりも低くな
るような外部電源電圧の場合は、第１の整流素子導通制
御素子が導通状態であると共に、第２の整流素子導通制
御素子が非導通状態にある。

【００２５】従って、第１の整流素子導通制御素子が整
流素子にトリガー電流を流すため、整流素子は導通状態
となり、外部の負荷に電流が供給される。一方、第１の
整流素子導通制御素子に印加される電圧がしきい値電圧
よりも高くなるような外部電源電圧の場合は、第１の整
流素子導通制御素子が非導通状態であると共に、第２の
整流素子導通制御素子が導通状態であり、整流素子に流
れる電流を遮断するため、整流素子は非導通状態とな
り、外部の負荷に電流が供給されない。

【００２６】電力半導体装置は、外部電源から電圧が印
加され、トリガー電流によって導通する整流素子を含む
と共に、外部の負荷に流れる電流を上記整流素子によっ
てスイッチングする電力半導体装置において、上記外部
電源の電圧が上昇して所定のしきい値電圧を越えると上
記整流素子に上記トリガー電流を流す導通状態から非導
通状態へ変化する第１の整流素子導通制御素子と、上記
第１の整流素子導通制御素子が導通状態から非導通状態
へ変化すると同時に導通状態から非導通状態へ変化して
上記整流素子に流れる電流を遮断する第２の整流素子導
通制御素子とを有するように構成することもできる。

【００２７】上記の構成によれば、第１の整流素子導通
制御素子に印加される電圧がしきい値電圧よりも低くな
るような外部電源電圧の場合は、第１の整流素子導通制
御素子が導通状態であると共に、第２の整流素子導通制
御素子が導通状態にある。従って、第１の整流素子導通
制御素子が整流素子にトリガー電流を流すため、整流素
子は導通状態となり、外部の負荷に電流が供給される。
一方、第１の整流素子導通制御素子に印加される電圧が
しきい値電圧よりも高くなるような外部電源電圧の場合
は、第１の整流素子導通制御素子が非導通状態であると
共に、第２の整流素子導通制御素子が非導通状態であ
り、整流素子に流れる電流を遮断するため、整流素子は
非導通状態となり、外部の負荷に電流が供給されない。

【００２８】

【発明の実施の形態】〔基礎形態〕 本発明の基礎となった電力半導体装置の実施の一形態に
ついて図１ないし図４に基づいて説明すれば、以下の通
りである。

【００２９】図１に示すように、本実施の形態の電力半
導体装置としてのＳＳＲ１は以下に述べるような入力側
回路と出力側回路とから構成される。入力側回路は、発
光素子としての赤外発光ダイオード３及びこれに直列に
接続される発光遅延手段としての遅延回路８を有してい
る。また、出力側回路は、ＳＳＲ１の２つの出力端子の
間に並列に接続される負荷電流制御素子としてのトライ
アック５と抵抗６、及びトライアック５のゲートとＴ２
端子との間に接続される受光素子としてのフォトトライ
アック４を有している。

【００３０】また、ＳＳＲ１の出力側回路には、外部に
設けられる電源としての交流電源２及びスイッチＳＷを
内蔵する負荷としての負荷回路７が接続されている。

【００３１】上記の構成のＳＳＲ１の動作について以下
に説明する。

【００３２】まず、負荷回路７のスイッチＳＷを投入す
ると、負荷電流は、交流電源２、抵抗６及び負荷回路７
で構成される第１のループを流れ、突入電流は抵抗６に
よって抑制される。

【００３３】次に、図示しない駆動回路からの駆動信号
が遅延回路８によって遅延されて赤外発光ダイオード３
に供給されると赤外発光ダイオード３が発光し、これか
ら放射される光がトリガーとなってフォトトライアック
４に電流が流れる。さらにこの電流がトライアック５の
ゲートにトリガー電流として流れ込むとトライアック５
がターン・オンする。この結果、負荷電流は、交流電源
２、トライアック５及び負荷回路７で構成される第２の
ループを流れる。従って、負荷回路７に流れる電流が定
常状態に達したときには、抵抗６には負荷電流が流れ
ず、ＳＳＲ１及び負荷回路７を含む装置全体の低消費電
力化を図ることができる。

【００３４】また、ＳＳＲ１は、図１の二点鎖線で示す
ように、抵抗６をＳＳＲ１のパッケージ内に挿入せずに
外付けしても上記と同様の動作を行う。

【００３５】次に、図２に示すように、フォトトライア
ック４のゲートにゼロクロス回路９を接続すると、フォ
トトライアック４からトライアック５にトリガー電流を
供給するタイミングが、交流電源２の電圧が０になるタ
イミングと同じになる。従って、第２のループに電流を
流し始める際、トライアック５及び負荷回路７に印加さ
れる電圧の初期値が０となるため、出力側回路及び負荷
回路７に発生するノイズが小さくなり、出力側回路及び
負荷回路７を保護することができる。

【００３６】また、ＳＳＲ１は、図２の二点鎖線で示す
ように、抵抗６をＳＳＲ１のパッケージ内に挿入せずに
外付けしても上記と同様の動作を行う。

【００３７】なお、本実施の形態においては電源として
交流電源を用いたが、これに限らず、直流電源を用いて
もよい。

【００３８】例えば、図３に示すように、電源として直
流電源２２、受光素子としてフォトトランジスタ４４、
負荷電流制御素子としてトランジスタ５５を用いる。こ
の構成では、負荷回路７のスイッチＳＷを投入した直後
は、直流電源２２→負荷回路７→抵抗６の経路で負荷電
流が流れ、抵抗６により突入電流を抑制することができ
る。

【００３９】次に、図示しない駆動回路からの駆動信号
が遅延回路８によって遅延されて赤外発光ダイオード３
に供給されると赤外発光ダイオード３が発光し、これか
ら放射される光によってフォトトランジスタ４４に電流
が流れる。さらにこの電流がトランジスタ５５のベース
に流れ込むとトランジスタ５５がＯＮ状態になる。この
結果、負荷電流は、直流電源２２→負荷回路７→トラン
ジスタ５５の経路で流れる。従って、負荷回路７に流れ
る電流が定常状態に達したときには、抵抗６に負荷電流
が流れず、ＳＳＲ１及び負荷回路７を含む装置全体の低
消費電力化を図ることができる。

【００４０】また、ＳＳＲ１は、図３の二点鎖線で示す
ように、抵抗６をＳＳＲ１のパッケージ内に挿入せずに
外付けしても上記と同様の動作を行う。

【００４１】また、直流電源を用いた他の例として、図
４に示すように、直流電源２２、受光素子としてフォト
トランジスタ４４、負荷電流制御素子としてノーマリオ
フ型のＭＯＳＦＥＴ５７を用いる。また、フォトトラン
ジスタ４４のエミッタとＭＯＳＦＥＴ５７のドレインと
の間には抵抗６６が接続されている。

【００４２】この構成では、負荷回路７のスイッチＳＷ
を投入した直後は、直流電源２２→負荷回路７→抵抗６
の経路で負荷電流が流れ、抵抗６により突入電流を抑制
することができる。

【００４３】次に、図示しない駆動回路からの駆動信号
が遅延回路８によって遅延されて赤外発光ダイオード３
に供給されると赤外発光ダイオード３が発光し、これか
ら放射される光によってフォトトランジスタ４４が導通
する。すると、ＭＯＳＦＥＴ５７のゲートの電位が上昇
し、しきい値を越えるとＭＯＳＦＥＴ５７が導通状態に
なる。この結果、負荷電流は、直流電源２２→負荷回路
７→ＭＯＳＦＥＴ５７の経路で流れる。従って、負荷回
路７に流れる電流が定常状態に達すると、抵抗６に電流
が流れず、ＳＳＲ１及び負荷回路７を含む装置全体の低
消費電力化を図ることができる。

【００４４】また、ＳＳＲ１は、図４の二点鎖線で示す
ように、抵抗６をＳＳＲ１のパッケージ内に挿入せずに
外付けしても上記と同様の動作を行う。

【００４５】〔実施の形態１〕 本発明の電力半導体装置の実施の一形態について図５な
いし図８を用いて説明すれば、以下の通りである。な
お、説明の便宜上、前記の基礎形態の図面に示した構成
要素と同一の機能を有する構成要素については、同一の
符号を付し、その説明を省略する。

【００４６】図５に示すように、本実施の形態の参考の
ための電力半導体装置としてのＳＳＲ２１は、以下に述
べるような入力側回路と出力側回路とから構成される。
本構成は、本発明の範囲には含まれない。入力側回路
は、第１の発光素子としての赤外発光ダイオード１３、
赤外発光ダイオード１３に並列に接続される第２の発光
素子としての赤外発光ダイオード３、及び赤外発光ダイ
オード３に直列に接続される発光遅延手段としての遅延
回路８を有している。また、出力側回路は、２つの出力
端子の間に並列に接続されている第１の負荷電流制御素
子としてのトライアック１５と第２の負荷電流制御素子
としてのトライアック５、トライアック１５のゲートと
Ｔ２端子との間に接続される第１の受光素子としてのフ
ォトトライアック１４、トライアック５のゲートとＴ２
端子との間に接続される第２の受光素子としてのフォト
トライアック４、及びトライアック５のＴ１端子とトラ
イアック１５のＴ１端子との間に接続される抵抗１６を
有している。

【００４７】さらに、ＳＳＲ２１の出力側回路には外部
に設けられる電源としての交流電源２及び負荷１７が接
続されている。

【００４８】上記の構成のＳＳＲ２１の動作について以
下に説明する。

【００４９】まず、図示しない駆動回路からの駆動信号
によって赤外発光ダイオード１３が発光し、これから放
射される光がトリガーとなってフォトトライアック１４
に電流が流れる。この電流がトライアック１５のゲート
にトリガー電流として流れ込むとトライアック１５がタ
ーン・オンする。この結果、負荷電流は、交流電源２、
トライアック１５、抵抗１６及び負荷１７で構成される
第１のループで流れ始め、突入電流は抵抗１６によって
抑制される。

【００５０】次に、図示しない駆動回路からの駆動信号
が遅延回路８によって遅延されて赤外発光ダイオード３
に供給されると赤外発光ダイオード３が発光し、これか
ら放射される光がトリガーとなってフォトトライアック
４に電流が流れる。この電流がトライアック５のゲート
にトリガー電流として流れ込むとトライアック５がター
ン・オンする。この結果、負荷電流は、交流電源２、ト
ライアック５及び負荷１７で構成される第２のループを
流れる。従って、負荷１７に流れる電流が定常状態に達
したときには、抵抗１６に負荷電流が流れず、負荷１７
を含む装置全体の低消費電力化を図ることができる。

【００５１】また、ＳＳＲ２１は、図５の二点鎖線で示
すように、抵抗１６をＳＳＲ２１のパッケージ内に挿入
せずに外付けしても上記と同様の動作を行う。

【００５２】次に、図６に示すように、フォトトライア
ック１４のゲートにゼロクロス回路１９を接続すると、
フォトトライアック１４からトライアック１５にトリガ
ー電流を供給するタイミングが、交流電源２の電圧が０
になるタイミングと同じになる。従って、第１のループ
に電流が流れ始める際、トライアック１５及び負荷１７
に印加される電圧の初期値が０となるため、出力側回路
及び負荷１７に発生するノイズが小さくなり、出力側回
路及び負荷１７を保護することができる。

【００５３】また、フォトトライアック４のゲートにゼ
ロクロス回路９を接続すると、フォトトライアック４か
らトライアック５にトリガー電流を供給するタイミング
が、交流電源２の電圧が０になるタイミングと同じにな
る。従って、第２のループに電流が流れ始める際、トラ
イアック５及び負荷１７に印加される電圧の初期値が０
となるため、出力側回路及び負荷１７に発生するノイズ
が小さくなり、出力側回路及び負荷１７を保護すること
ができる。

【００５４】また、ＳＳＲ２１は、図６の二点鎖線で示
すように、抵抗１６をＳＳＲ２１のパッケージ内に挿入
せずに外付けしても上記と同様の動作を行う。

【００５５】なお、本実施の形態においては電源として
交流電源を用いたが、これに限らず、直流電源を用いて
もよい。ただし、本発明の範囲には含まれない。

【００５６】例えば、図７に示すように、電源として直
流電源２２、第１の受光素子としてフォトトランジスタ
４５、第２の受光素子としてフォトトランジスタ４４、
第１の負荷電流制御素子としてトランジスタ５６、第２
の負荷電流制御素子としてトランジスタ５５を用いる。
この構成では、まず、図示しない駆動回路からの駆動信
号により赤外発光ダイオード１３が発光すると、これか
ら放射される光を受光することによってフォトトランジ
スタ４５に電流が流れる。この電流がトランジスタ５６
のベースに流れ込むとトランジスタ５６がＯＮ状態にな
り、直流電源２２→負荷回路１７→トランジスタ５６→
抵抗１６の経路で負荷電流が流れ、抵抗１６により突入
電流を抑制することができる。

【００５７】次に、図示しない駆動回路からの駆動信号
が遅延回路８によって遅延されて赤外発光ダイオード３
に供給されると赤外発光ダイオード３が発光し、これか
ら放射される光を受光することによってフォトトランジ
スタ４４に電流が流れる。この電流がトランジスタ５５
のベースに流れ込むとトランジスタ５５がＯＮ状態にな
る。この結果、負荷電流は、直流電源２２→負荷１７→
トランジスタ５５の経路で流れる。従って、負荷１７に
流れる電流が定常状態に達したときには、抵抗１６に負
荷電流が流れず、ＳＳＲ２１及び負荷１７を含む装置全
体の低消費電力化を図ることができる。

【００５８】また、ＳＳＲ２１は、図７の二点鎖線で示
すように、抵抗１６をＳＳＲ２１のパッケージ内に挿入
せずに外付けしても上記と同様の動作を行う。

【００５９】また、直流電源を用いた他の例として、図
８に示すように、直流電源２２、第１の受光素子として
フォトトランジスタ４５、第２の受光素子としてフォト
トランジスタ４４、第１の負荷電流制御素子としてノー
マリオフ型のＭＯＳＦＥＴ５８、第２の負荷電流制御素
子としてノーマリオフ型のＭＯＳＦＥＴ５７を用いる。
また、フォトトランジスタ４５のエミッタとＭＯＳＦＥ
Ｔ５８のドレインとの間には抵抗６７が、フォトトラン
ジスタ４４のエミッタとＭＯＳＦＥＴ５７のドレインと
の間には抵抗６６が接続されている。

【００６０】この構成では、まず、図示しない駆動回路
からの駆動信号により赤外発光ダイオード１３が発光す
ると、これから放射される光を受光することによってフ
ォトトランジスタ４５が導通する。すると、ＭＯＳＦＥ
Ｔ５８のゲートの電位が上昇し、しきい値を越えるとＭ
ＯＳＦＥＴ５８が導通状態となる。この結果、直流電源
２２→負荷１７→ＭＯＳＦＥＴ５８→抵抗１６の経路で
負荷電流が流れ、抵抗１６により突入電流を抑制するこ
とができる。

【００６１】次に、図示しない駆動回路からの駆動信号
が遅延回路８によって遅延されて赤外発光ダイオード３
に供給されると赤外発光ダイオード３が発光し、これか
ら放射される光を受光することによってフォトトランジ
スタ４４が導通する。すると、ＭＯＳＦＥＴ５７のゲー
トの電位が上昇し、しきい値を越えるとＭＯＳＦＥＴ５
７が導通状態になる。この結果、負荷電流は、直流電源
２２→負荷１７→ＭＯＳＦＥＴ５７の経路で流れる。従
って、負荷回路１７に流れる電流が定常状態に達したと
きには抵抗１６に電流が流れず、ＳＳＲ２１及び負荷１
７を含む装置全体の低消費電力化を図ることができる。

【００６２】また、ＳＳＲ２１は、図８の二点鎖線で示
すように、抵抗１６をＳＳＲ２１のパッケージ内に挿入
せずに外付けしても上記と同様の動作を行う。

【００６３】〔実施の形態２〕 本発明の電源装置の実施の一形態について図９ないし図
１２を用いて説明すれば、以下の通りである。なお、説
明の便宜上、前記の基礎形態及び実施の形態１の図面に
示した構成要素と同一の機能を有する構成要素について
は、同一の符号を付し、その説明を省略する。

【００６４】図９に示すように、本実施の形態の電源装
置４０は、交流電源２、交流電源２の出力電流を、正の
半波を整流する整流回路と負の半波を整流する整流回路
とに流すことにより全波整流する全波整流回路２０及び
全波整流回路２０の出力電流を平滑する平滑コンデンサ
１１から構成される。また、全波整流回路２０はＳＳＲ
３１・３１とダイオード１０・１０とから構成される。

【００６５】ここで使用する参考のためのＳＳＲ３１
は、図１０に示すように、以下に述べるような入力側回
路と出力側回路とから構成される。本構成は、本発明の
範囲には含まれない。入力側回路は、第１の発光素子と
しての赤外発光ダイオード１３、赤外発光ダイオード１
３に並列に接続される第２の発光素子としての赤外発光
ダイオード３、及び赤外発光ダイオード３に直列に接続
される発光遅延手段としての遅延回路８を有している。
また、出力側回路は、２つの出力端子の間に並列に接続
されている第１の整流素子としてのサイリスタ２５と第
２の整流素子としてのサイリスタ３５、サイリスタ２５
のゲートとアノードとの間に接続される第１の受光素子
としてのフォトサイリスタ２４、サイリスタ３５のゲー
トとアノードとの間に接続される第２の受光素子として
のフォトサイリスタ３４、及びサイリスタ２５のカソー
ドとサイリスタ３５のカソードとの間に接続される抵抗
１６を有している。

【００６６】上記の構成のＳＳＲ３１の動作について以
下に説明する。

【００６７】まず、図示しない駆動回路からの駆動信号
によって赤外発光ダイオード１３が発光し、これから放
射される光がトリガーとなってフォトサイリスタ２４に
電流が流れる。この電流がサイリスタ２５のゲートにト
リガー電流として流れ込むとサイリスタ２５がターン・
オンする。この結果、電流は、電流入力端子Ｐ→サイリ
スタ２５→抵抗１６→電流出力端子Ｑという第１の経路
で流れ、突入電流は抵抗１６によって抑制される。

【００６８】この後、図示しない駆動回路からの駆動信
号を遅延回路８によって遅延させて赤外発光ダイオード
３に供給すると赤外発光ダイオード３が発光し、これか
ら放射される光がトリガーとなってフォトサイリスタ３
４に電流が流れる。この電流がサイリスタ３５のゲート
にトリガー電流として流れ込むとサイリスタ３５がター
ン・オンする。この結果、電流は、電流入力端子Ｐ→サ
イリスタ３５→電流出力端子Ｑという第２の経路で流れ
る。これにより抵抗１６には電流が流れなくなり、全波
整流回路２０の低消費電力化を図ることができる。

【００６９】また、図１１に示すように、ＳＳＲ３１の
フォトサイリスタ２４のゲートにゼロクロス回路１９を
接続すると、フォトサイリスタ２４からサイリスタ２５
にトリガー電流を供給するタイミングが、交流電源２の
電圧が０になるタイミングと同じになる。従って、第１
の経路に電流が流れ始める際、出力側回路及び負荷１７
に印加される電圧の初期値が０となるため、出力側回路
及び負荷１７に発生するノイズが小さくなり、出力側回
路及び負荷１７を保護することができる。

【００７０】また、フォトサイリスタ３４のゲートにゼ
ロクロス回路９を接続すると、フォトサイリスタ３４か
らサイリスタ３５にトリガー電流を供給するタイミング
が、交流電源２の電圧が０になるタイミングと同じにな
る。従って、第２の経路に電流が流れ始める際、出力側
回路及び負荷１７に印加される電圧の初期値が０となる
ため、出力側回路及び負荷１７に発生するノイズが小さ
くなり、出力側回路及び負荷１７を保護することができ
る。

【００７１】なお、本実施の形態では全波整流回路２０
をＳＳＲ３１・３１及びダイオード１０・１０から構成
されるものとしたが、これに限らず、図１２に示すよう
に、全波整流回路３０をＳＳＲ３１…から構成すること
もできる。この場合、全波整流回路３０が全てＳＳＲ３
１から構成されているため、交流電源２の電源投入時に
発生して平滑コンデンサ１１に流れ込む突入電流を抑制
することができる。

【００７２】また、上記全波整流回路２０・３０におい
て、ＳＳＲ３１は、図１０及び図１１の二点鎖線で示す
ように、抵抗１６をＳＳＲ３１のパッケージ内に挿入せ
ず外付けしても上記と同様の動作を行う。

【００７３】〔参考の形態１〕 本発明の電力半導体装置の参考の形態について図１３な
いし図１５を用いて説明すれば、以下の通りである。な
お、説明の便宜上、前記の基礎形態、実施の形態１及び
２の図面に示した構成要素と同一の機能を有する構成要
素については、同一の符号を付し、その説明を省略す
る。

【００７４】図１３に示すように、本参考の形態の電力
半導体装置５０は、整流素子としてのＰＮＰＮ接合型構
造のサイリスタＳＣＲ１、第１の整流素子導通制御素子
としてのノーマリオン型ＭＯＳＦＥＴ５１、第２の整流
素子導通制御素子としてのノーマリオフ型ＭＯＳＦＥＴ
５２及び抵抗２６から構成される。サイリスタＳＣＲ１
はＰＮＰ型のトランジスタＴｒ１とＮＰＮ型のトランジ
スタＴｒ２から構成され、トランジスタＴｒ１のベース
とトランジスタＴｒ２のコレクタとが互いに接続されて
いると共に、トランジスタＴｒ１のコレクタとトランジ
スタＴｒ２のベースとが互いに接続されている。

【００７５】また、ＭＯＳＦＥＴ５１が非導通状態とな
るしきい値電圧は、ＭＯＳＦＥＴ５２が導通状態となる
しきい値電圧と等しくなっている。

【００７６】さらに、ＭＯＳＦＥＴ５１は、トランジス
タＴｒ１のベースとサイリスタＳＣＲ１のカソードＫと
の間に接続されており、ＭＯＳＦＥＴ５２は、トランジ
スタＴｒ２のベースとサイリスタＳＣＲ１のカソードＫ
との間に接続されている。抵抗２６はトランジスタＴｒ
２のベースとサイリスタＳＣＲ１のカソードＫとの間に
接続されており、また、ＭＯＳＦＥＴ５２と並列に接続
されている。

【００７７】図１４は、電力半導体装置５０を適用した
装置であり、電力半導体装置５０の外部に外部電源とし
ての直流電源２２及び負荷１７が直列に接続されてい
る。直流電源２２から電力半導体装置５０に印加される
電圧が比較的小さく、ＭＯＳＦＥＴ５１のゲートに印加
される電圧がしきい値電圧以下であるときには、ＭＯＳ
ＦＥＴ５１は導通状態であり、ＭＯＳＦＥＴ５２は非導
通状態である。このとき、トランジスタＴｒ１のベース
に電流が流れ、トランジスタＴｒ１はＯＮ状態になる。
よって、トランジスタＴｒ２のベースにも電流が流れ、
トランジスタＴｒ２もＯＮ状態となる。トランジスタＴ
ｒ１のベースに電流が流れることは、サイリスタＳＣＲ
１のゲートにトリガー電流が流れることに相当し、サイ
リスタＳＣＲ１のアノードＡとカソードＫとの間は導通
状態となる。

【００７８】また、直流電源２２から電力半導体装置５
０に印加される電圧が大きく、ＭＯＳＦＥＴ５１及びＭ
ＯＳＦＥＴ５２のゲートに印加される電圧がしきい値電
圧を越えているときは、ＭＯＳＦＥＴ５１が非導通状
態、ＭＯＳＦＥＴ５２が導通状態となる。従って、トラ
ンジスタＴｒ１及びトランジスタＴｒ２は共にＯＦＦ状
態となるため、サイリスタＳＣＲ１のアノードＡとカソ
ードＫとの間は非導通状態となる。

【００７９】この結果、電力半導体装置５０に過電圧が
印加された場合は、サイリスタＳＣＲ１を非導通状態に
することができるため、電力半導体装置５０及び負荷１
７が過電圧から保護される。また、電力半導体装置５０
が過電圧から脱して定常の電源電圧が印加されるように
なるとサイリスタＳＣＲ１は導通状態に戻る。従って、
所定の電圧以上の電圧を電力半導体装置５０及び負荷１
７に印加したくないときには、ＭＯＳＦＥＴ５１及びＭ
ＯＳＦＥＴ５２のしきい値電圧をそれにみあった値に設
定しておけばよい。

【００８０】また、図１５は、電力半導体装置５０を２
つ逆並列に接続した電力半導体装置７０を適用した装置
であり、外部に外部電源としての交流電源２及び負荷２
７が直列に接続されている。この場合、交流電源２から
電力半導体装置７０には交流電流が供給されるが、電力
半導体装置７０の内部では電力半導体装置５０が２つ逆
並列に接続されていることにより、交流電流の正の半波
と負の半波がそれぞれ別々の電力半導体装置５０を流れ
るので常時電流を負荷に供給することができる。また、
電力半導体装置７０及び負荷２７を過電圧から保護する
動作は上述した通りである。

【００８１】〔参考の形態２〕 本発明の電力半導体装置のさらに他の参考の形態につい
て図１６ないし図１８を用いて説明すれば、以下の通り
である。なお、説明の便宜上、前記の基礎形態、実施の
形態１および２、参考の形態１の図面に示した構成要素
と同一の機能を有する構成要素については、同一の符号
を付し、その説明を省略する。

【００８２】図１６に示すように、本参考の形態の電力
半導体装置６０は、整流素子としてのＰＮＰＮ接合型構
造のサイリスタＳＣＲ１、第１の整流素子導通制御素子
としてのノーマリオン型ＭＯＳＦＥＴ６１、第１の整流
素子導通制御素子及び第２の整流素子導通制御素子とし
てのノーマリオン型ＭＯＳＦＥＴ６２及び抵抗２６から
構成される。サイリスタＳＣＲ１はＰＮＰ型のトランジ
スタＴｒ１とＮＰＮ型のトランジスタＴｒ２から構成さ
れ、トランジスタＴｒ１のベースとトランジスタＴｒ２
のコレクタとが互いに接続されていると共に、トランジ
スタＴｒ１のコレクタとトランジスタＴｒ２のベースと
が互いに接続されている。

【００８３】また、ＭＯＳＦＥＴ６１が非導通状態とな
るしきい値電圧は、ＭＯＳＦＥＴ６２が非導通状態とな
るしきい値電圧と等しくなっている。

【００８４】さらに、ＭＯＳＦＥＴ６１は、トランジス
タＴｒ１のベースとトランジスタＴｒ２のエミッタとの
間に接続されており、ＭＯＳＦＥＴ６２は、トランジス
タＴｒ２のエミッタとサイリスタＳＣＲ１のカソードＫ
との間に接続されている。抵抗２６はトランジスタＴｒ
２のベースとサイリスタＳＣＲ１のカソードＫとの間に
接続されている。

【００８５】図１７は、電力半導体装置６０を適用した
装置であり、外部に外部電源としての直流電源２２及び
負荷１７が直列に接続されている。直流電源２２から電
力半導体装置６０に印加される電圧が比較的小さく、Ｍ
ＯＳＦＥＴ６１及びＭＯＳＦＥＴ６２のゲートに印加さ
れる電圧がしきい値電圧以下であるときには、ＭＯＳＦ
ＥＴ６１及びＭＯＳＦＥＴ６２が共に導通状態である。
このとき、トランジスタＴｒ１のベースに電流が流れ、
トランジスタＴｒ１はＯＮ状態になる。よって、トラン
ジスタＴｒ２のベースにも電流が流れ、トランジスタＴ
ｒ２もＯＮ状態となる。トランジスタＴｒ１のベースに
電流が流れることは、サイリスタＳＣＲ１のゲートにト
リガー電流が流れることに相当し、サイリスタＳＣＲ１
のアノードＡとカソードＫとの間は導通状態となる。

【００８６】また、直流電源２２から電力半導体装置６
０に印加される電圧が大きく、ＭＯＳＦＥＴ６１及びＭ
ＯＳＦＥＴ６２のゲートに印加される電圧がしきい値電
圧を越えるときは、ＭＯＳＦＥＴ６１及びＭＯＳＦＥＴ
６２が共に非導通状態となる。ＭＯＳＦＥＴ６２が非導
通状態となることで、トランジスタＴｒ１及びトランジ
スタＴｒ２は共にＯＦＦ状態となるため、サイリスタＳ
ＣＲ１のアノードＡとカソードＫとの間は非導通状態と
なる。

【００８７】この結果、電力半導体装置６０に過電圧が
印加された場合は、サイリスタＳＣＲ１を非導通状態に
することができるため、電力半導体装置６０が過電圧か
ら保護される。また、電力半導体装置６０が過電圧から
脱して定常の電源電圧が印加されるようになるとサイリ
スタＳＣＲ１は導通状態に戻る。従って、所定の電圧以
上の電圧を電力半導体装置６０及び負荷１７に印加した
くないときには、ＭＯＳＦＥＴ６１及びＭＯＳＦＥＴ６
２のしきい値電圧をそれにみあった値に設定しておけば
よい。

【００８８】また、図１８は、電力半導体装置６０を２
つ逆並列に接続した電力半導体装置８０を適用した装置
であり、外部に外部電源としての交流電源２び負荷２７
が直列に接続されている。この場合、交流電源２から電
力半導体装置８０には交流電流が供給されるが、電力半
導体装置８０の内部では電力半導体装置６０が２つ逆並
列に接続されていることにより、交流電流の正の半波と
負の半波がそれぞれ別々の電力半導体装置６０を流れる
ので常時電流を負荷に供給することができる。

【００８９】また、電力半導体装置８０及び負荷２７を
過電圧から保護する動作は上述した通りである。

【００９０】

【発明の効果】請求項１に係る発明の電力半導体装置
は、以上のように、電源投入時から発光するように駆動
される第１の発光素子、上記第１の発光素子と並列に設
けられる第２の発光素子、及び上記電源の投入から一定
時間後に発光するように上記第２の発光素子の発光を遅
延させる発光遅延手段を有する入力側回路と、上記第１
の発光素子から放射される光を受光することにより導通
する第１の受光素子、上記第１の受光素子から出力され
る電流がトリガー電流として流入することにより導通す
る第１の負荷電流制御素子、上記第２の発光素子から放
射される光を受光することにより導通する第２の受光素
子、上記第２の受光素子から出力される電流がトリガー
電流として流入することにより導通する第２の負荷電流
制御素子、及び上記第１の負荷電流制御素子に直列に接
続され上記第１の負荷電流制御素子と上記第２の負荷電
流制御素子との間に接続される抵抗を有すると共に上記
入力側回路と電気的に絶縁分離された出力側回路とを備
えている構成である。

【００９１】それゆえ、第１の発光素子からの光が第１
の受光素子のトリガーとして働き、これがスイッチとな
って負荷に電流を流すことができると共に、このとき抵
抗によって出力側回路及び負荷に流れる突入電流を抑制
することができ、電流が定常状態になった後は抵抗を介
さないで電流が流れるため、出力側回路の低消費電力化
を図ることができるという効果を奏する。

【００９２】上記電力半導体装置は、さらに、上記電源
は交流電源であり、上記出力側回路は上記交流電源の出
力電圧がゼロとなる位相で上記第１の受光素子を導通さ
せる第１のゼロクロス回路と、上記交流電源の上記出力
電圧がゼロとなる位相で上記第２の受光素子を導通させ
る第２のゼロクロス回路とをさらに有している構成であ
る。

【００９３】それゆえ、電源投入直後及び定常状態で電
流を流し始めた際に、出力側回路及び負荷に印加される
電圧の初期値が０となり、出力側回路及び負荷に発生す
るノイズを抑制することができるという効果を奏する。

【００９４】請求項２に係る発明の電源装置は、以上の
ように、交流電源電流の正の半波を整流する整流回路と
負の半波を整流する整流回路とからなる全波整流回路を
用いて整流し、負荷に直流電流を供給する電源装置にお
いて、上記両整流回路の各々が、電源投入時から発光す
るように駆動される第１の発光素子、上記第１の発光素
子と並列に設けられる第２の発光素子、及び上記電源の
投入から一定時間後に発光するように上記第２の発光素
子の発光を遅延させる発光遅延手段を有する入力側回路
と、上記第１の発光素子から放射される光を受光するこ
とにより導通する第１の受光素子、上記第１の受光素子
から出力される電流がトリガー電流として流入すること
により導通する第１の整流素子、上記第２の発光素子か
ら放射される光を受光することにより導通する第２の受
光素子、上記第２の受光素子から出力される電流がトリ
ガー電流として流入することにより導通する第２の整流
素子、及び上記第１の整流素子に直列に接続され上記第
１の整流素子と上記第２の整流素子との間に接続される
抵抗を有すると共に上記入力側回路と電気的に絶縁分離
された出力側回路とを含む電力半導体装置を備えている
構成である。

【００９５】それゆえ、電源投入時に、全波整流回路及
び負荷に流入する突入電流を抵抗によって抑制すること
ができると共に、電流が定常状態になった後は抵抗を介
さないで電流が流れることにより、全波整流回路の低消
費電力化を図ることができるという効果を奏する。ま
た、全波整流回路を全て上記の電力半導体装置で構成す
れば、電源投入時に全波整流回路に接続される平滑コン
デンサに流入する突入電流を抑制することができるとい
う効果を奏する。

【００９６】上記電源装置は、さらに、上記出力側回路
は、上記電源の出力電圧がゼロとなる位相で上記第１の
受光素子を導通させる第１のゼロクロス回路と、上記交
流電源の上記出力電圧がゼロとなる位相で上記第２の受
光素子を導通させる第２のゼロクロス回路とをさらに有
する構成である。

【００９７】それゆえ、電源投入直後及び定常状態で電
流を流し始めた際に、出力側回路及び負荷に印加される
電圧の初期値が０となり、出力側回路及び負荷に発生す
るノイズを抑制することができるという効果を奏する。

【００９８】電力半導体装置は、外部電源から電圧が印
加され、トリガー電流によって導通する整流素子を含む
と共に、外部の負荷に流れる電流を上記整流素子によっ
てスイッチングする電力半導体装置において、上記外部
電源の電圧が上昇して所定のしきい値電圧を越えると上
記整流素子に上記トリガー電流を流す導通状態から非導
通状態へ変化する第１の整流素子導通制御素子と、上記
第１の整流素子導通制御素子が導通状態から非導通状態
へ変化すると同時に非導通状態から導通状態へ変化して
上記整流素子に流れる電流を遮断する第２の整流素子導
通制御素子とを有する構成とすることもできる。

【００９９】それゆえ、過電圧がかかるときのみ整流素
子を非導通状態にし、一定値以上の過電圧を負荷を含む
装置全体に印加しないよう保護する電力半導体装置を提
供することができるという効果を奏する。

【０１００】電力半導体装置は、外部電源から電圧が印
加され、トリガー電流によって導通する整流素子を含む
と共に、外部の負荷に流れる電流を上記整流素子によっ
てスイッチングする電力半導体装置において、上記外部
電源の電圧が上昇して所定のしきい値電圧を越えると上
記整流素子に上記トリガー電流を流す導通状態から非導
通状態へ変化する第１の整流素子導通制御素子と、上記
第１の整流素子導通制御素子が導通状態から非導通状態
へ変化すると同時に導通状態から非導通状態へ変化して
上記整流素子に流れる電流を遮断する第２の整流素子導
通制御素子とを有する構成とすることもできる。

【０１０１】それゆえ、上記と同様に、過電圧がかかる
ときのみ整流素子を非導通状態にし、一定値以上の過電
圧を負荷を含む装置全体に印加しないよう保護する電力
半導体装置を提供することができるという効果を奏す
る。

【図面の簡単な説明】

【図１】本発明の基礎となった形態における電力半導体
装置の構成を示す回路図である。

【図２】本発明の基礎となった形態におけるゼロクロス
回路を内蔵した電力半導体装置の構成を示す回路図であ
る。

【図３】本発明の基礎となった形態における直流電源を
用いた場合の電力半導体装置の構成を示す回路図であ
る。

【図４】本発明の基礎となった形態における直流電源を
用いた他の場合の電力半導体装置の構成を示す回路図で
ある。

【図５】本発明の実施の一形態における参考のための電
力半導体装置の構成を示す回路図である。

【図６】本発明の実施の一形態におけるゼロクロス回路
を内蔵した電力半導体装置の構成を示す回路図である。

【図７】本発明の実施の一形態における参考のための直
流電源を用いた場合の電力半導体装置の構成を示す回路
図である。

【図８】本発明の実施の一形態における参考のための直
流電源を用いた他の場合の電力半導体装置の構成を示す
回路図である。

【図９】本発明の実施の一形態における電源装置の構成
を示す回路図である。

【図１０】上記電源装置の全波整流回路に使用するＳＳ
Ｒの構成を示す回路図である。

【図１１】上記電源装置の全波整流回路に使用するゼロ
クロス回路を内蔵したＳＳＲの構成を示す回路図であ
る。

【図１２】上記電源装置の全波整流回路に全てＳＳＲを
使用した構成を示す回路図である。

【図１３】本発明の参考の形態における電力半導体装置
の構成を示す回路図である。

【図１４】図１３の電力半導体装置を直流電源回路に適
用した例を示す回路図である。

【図１５】図１３の電力半導体装置を交流電源回路に適
用した例を示す回路図である。

【図１６】本発明の他の参考の形態における電力半導体
装置の構成を示す回路図である。

【図１７】図１６の電力半導体装置を直流電源回路に適
用した例を示す回路図である。

【図１８】図１６の電力半導体装置を交流電源回路に適
用した例を示す回路図である。

【図１９】従来の電力半導体装置の構成を示す回路図で
ある。

【図２０】図１９の電力半導体装置における突入電流を
示す説明図である。

【図２１】従来の、ＳＳＲにゼロクロス回路を内蔵し、
抵抗を外付けした電力半導体装置の構成を示す回路図で
ある。

【図２２】従来の、ＳＳＲに抵抗を内蔵した電力半導体
装置の構成を示す回路図である。

【図２３】従来の、ＳＳＲに抵抗を外付けした電力半導
体装置の構成を示す回路図である。

【図２４】図２１、図２２あるいは図２３の電力半導体
装置における突入電流の抑制を示す説明図である。

【符号の説明】

１ ＳＳＲ（電力半導体装置） ２ 交流電源（電源、外部電源） ３ 赤外発光ダイオード（発光素子、第２の発光素
子） ４ フォトトライアック（受光素子、第２の受光素
子） ５ トライアック（負荷電流制御素子、第２の負荷
電流制御素子） ６ 抵抗 ７ 負荷回路（負荷） ８ 遅延回路（発光遅延手段） ９ ゼロクロス回路（第２のゼロクロス回路） １３ 赤外発光ダイオード（第１の発光素子） １４ フォトトライアック（第１の受光素子） １５ トライアック（第１の負荷電流制御素子） １６ 抵抗 １７ 負荷 １９ ゼロクロス回路（第１のゼロクロス回路） ２０ 全波整流回路 ２１ ＳＳＲ（電力半導体装置） ２２ 直流電源（電源、外部電源） ２４ フォトサイリスタ（第１の受光素子） ２５ サイリスタ（第１の整流素子） ３１ ＳＳＲ（電力半導体装置） ３４ フォトサイリスタ（第２の受光素子） ３５ サイリスタ（第２の整流素子） ４０ 電源装置 ４４ フォトトランジスタ（受光素子、第２の受光
素子） ４５ フォトトランジスタ（第１の受光素子） ５０ 電力半導体装置 ５１ ＭＯＳＦＥＴ（第１の整流素子導通制御素
子） ５２ ＭＯＳＦＥＴ（第２の整流素子導通制御素
子） ５５ トランジスタ（負荷電流制御素子、第２の負
荷電流制御素子） ５６ トランジスタ（第１の負荷電流制御素子） ５７ ＭＯＳＦＥＴ（負荷電流制御素子、第２の負
荷電流制御素子） ５８ ＭＯＳＦＥＴ（第１の負荷電流制御素子） ６０ 電力半導体装置 ６１ ＭＯＳＦＥＴ（第１の整流素子導通制御素
子） ６２ ＭＯＳＦＥＴ（第１の整流素子導通制御素
子、第２の整流素子導通制御素子） ７０ 電力半導体装置 ８０ 電力半導体装置 ＳＣＲ１ サイリスタ（整流素子）

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】交流電源の電源投入時から発光するように
   駆動される第１の発光素子、 上記第１の発光素子と並列に設けられる第２の発光素
   子、及び 上記電源の投入から一定時間後に発光するように上記第
   ２の発光素子の発光を遅延させる発光遅延手段を有する
   入力側回路と、 上記第１の発光素子から放射される光を受光することに
   より導通する第１の受光素子、 上記第１の受光素子から出力される電流がトリガー電流
   として流入することにより導通する第１の負荷電流制御
   素子、 上記第２の発光素子から放射される光を受光することに
   より導通する第２の受光素子、上記第２の受光素子から
   出力される電流がトリガー電流として流入することによ
   り導通する第２の負荷電流制御素子、 及び上記第１の負荷電流制御素子に直列に接続され上記
   第１の負荷電流制御素子と上記第２の負荷電流制御素子
   との間に接続される抵抗を有すると共に上記入力側回路
   と電気的に絶縁分離された出力側回路であって、 上記交流電源の出力電圧がゼロとなる位相で上記第１の
   受光素子を導通させる第１のゼロクロス回路と、 上記交流電源の上記出力電圧がゼロとなる位相で上記第
   ２の受光素子を導通させる第２のゼロクロス回路とをさ
   らに有している出力側回路 とを備えていることを特徴と
   する電力半導体装置。
2. 【請求項２】交流電源電流の正の半波を整流する整流回
   路と負の半波を整流する整流回路とからなる全波整流回
   路を用いて整流し、負荷に直流電流を供給する電源装置
   において、 上記両整流回路の各々が、 電源投入時から発光するように駆動される第１の発光素
   子、 上記第１の発光素子と並列に設けられる第２の発光素
   子、及び 上記電源の投入から一定時間後に発光するように上記第
   ２の発光素子の発光を遅延させる発光遅延手段を有する
   入力側回路と、 上記第１の発光素子から放射される光を受光することに
   より導通する第１の受光素子、 上記第１の受光素子から出力される電流がトリガー電流
   として流入することにより導通する第１の整流素子、 上記第２の発光素子から放射される光を受光することに
   より導通する第２の受光素子、 上記第２の受光素子から出力される電流がトリガー電流
   として流入することにより導通する第２の整流素子、及
   び 上記第１の整流素子に直列に接続され上記第１の整流素
   子と上記第２の整流素子との間に接続される抵抗を有す
   ると共に上記入力側回路と電気的に絶縁分離された出力
   側回路であって、 上記電源の出力電圧がゼロとなる位相で上記第１の受光
   素子を導通させる第１のゼロクロス回路と、 上記交流電源の上記出力電圧がゼロとなる位相で上記第
   ２の受光素子を導通させる第２のゼロクロス回路とをさ
   らに有する出力側回路とを含む電力半導体装置を備えて
   いることを特徴とする電源装置。