JPH1127127A

JPH1127127A - ソリッドステートリレー

Info

Publication number: JPH1127127A
Application number: JP9187573A
Authority: JP
Inventors: Yasuo Hayashi; 靖雄林
Original assignee: Omron Corp; Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1997-06-27
Filing date: 1997-06-27
Publication date: 1999-01-29

Abstract

(57)【要約】【課題】ＥＭＩノイズ（雑音端子電圧）を低減したフ
ォト電界効果トランジスタカプラを用いたソリッドステ
ートリレーを提供する。【解決手段】入力端子間に接続された発光素子１２１
と、負荷端子間に接続され、発光素子と光結合され、該
発光素子の作動に基づき作動する電界効果トランジスタ
１２２，１２３と、負荷端子間に電界効果トランジスタ
と並列に接続され、該電界効果トランジスタの作動に基
づきスイッチング制御されて負荷を開閉する半導体制御
整流素子１１３とを有して構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ソリッドステート
リレーに係り、特に、ＥＭＩノイズ（雑音端子電圧）を
低減したフォト電界効果トランジスタカプラを用いたソ
リッドステートリレーに関する。

【０００２】

【従来の技術】一般に、ソリッドステートリレーは、入
力回路と出力回路とをフォトカプラで電気的に絶縁し、
入力回路に印加される電気信号に応じて出力回路に接続
された負荷を開閉するよう構成されている。

【０００３】従来の交流制御用のソリッドステートリレ
ーとしては、例えば、図４，図５および図６に示すよう
なものがある。尚、図４（ａ），図５（ａ）および図６
（ａ）に示されるソリッドステートリレーの回路構成
は、図２（ａ）に例示される適用回路におけるソリッド
ステートリレー（ＳＳＲ）２０２として組み込まれるも
のである。

【０００４】まず、図４に示される第１従来例は、フォ
トトライアックカプラ４１２によりメインの出力素子で
あるトライアック４１３をトリガさせるものである。図
４（ａ）において、本従来例のソリッドステートリレー
は、入力回路４１１と、発光ダイオード４２１と、発光
ダイオード４２１と光結合されたフォトトライアック４
２２と、抵抗４１４，４１５と、トライアック４１３
と、サージ吸収用の抵抗４１６およびコンデンサ４１７
とを備えた構成である。

【０００５】このような構成のソリッドステートリレー
を図２（ａ）の適用回路に組み込んだ場合、負荷２０４
を抵抗負荷とした場合には、トライアック４１３がター
ン・オン時の負荷電流Ｉと端子１０３，１０４間電圧Ｖ
Tは、それぞれ図２（ｂ）に示すような点線および実線
の波形となる。

【０００６】図４（ｂ）は、図２（ａ）の端子１０３，
１０４間に相当する端子４０３，４０４間のターン・オ
ン時の電圧ＶT（図２（ｂ）における部分Ａ）を拡大し
て示すものである。本従来例では、トライアック４１３
がトリガするまでの電圧ＶON1は、動作電流ＩGによる電
流制限用抵抗４１５の電圧降下（ＩG×ＲGS）と、フォ
トトライアック４２２のオン電圧ＶTM1と、抵抗４１４
の電圧降下ＶGTとの和により決定される。

【０００７】また、図５に示される第２従来例は、ダイ
オードブリッジ５１５とサイリスタ５１４によりメイン
の出力素子であるトライアック５１６をトリガさせるも
のである。図５（ａ）において、本従来例のソリッドス
テートリレーは、入力回路５１１と、発光ダイオード５
２１と、発光ダイオード５２１と光結合されたフォトト
ランジスタ５２２と、トリガ回路５１３と、ダイオード
ブリッジ５１５と、サイリスタ５１４と、抵抗５１７
と、トライアック５１６と、サージ吸収用の抵抗５１８
およびコンデンサ５１９とを備えた構成である。

【０００８】また、図５（ｂ）は、図２（ａ）の端子１
０３，１０４間に相当する端子５０３，５０４間のター
ン・オン時の電圧ＶTを拡大して示すものである。本従
来例では、トライアック５１６がトリガするまでの電圧
ＶON2は、サイリスタ５１４のオン電圧ＶTM2と、ダイオ
ードのオン電圧（２×ＶF）と、抵抗５１７の電圧降下
ＶGTとの和により決定される。

【０００９】さらに、図６に示される第３従来例は、ダ
イオードブリッジ６１５とフォトサイリスタカプラ６１
２によりメインの出力素子であるトライアック６１６を
トリガさせるものである。図６（ａ）において、本従来
例のソリッドステートリレーは、入力回路６１１と、発
光ダイオード６２１と、発光ダイオード６２１と光結合
されたフォトサイリスタ６２２と、トリガ用の抵抗６１
４およびコンデンサ６１３と、ダイオードブリッジ６１
５と、抵抗６１７と、トライアック６１６と、サージ吸
収用の抵抗６１８およびコンデンサ６１９とを備えた構
成である。

【００１０】また、図６（ｂ）は、図２（ａ）の端子１
０３，１０４間に相当する端子６０３，６０４間のター
ン・オン時の電圧ＶTを拡大して示すものである。本従
来例では、トライアック６１６がトリガするまでの電圧
ＶON3は、フォトサイリスタ６２２のオン電圧ＶTM3と、
ダイオードのオン電圧（２×ＶF）と、抵抗６１７の電
圧降下ＶGTとの和により決定される。

【００１１】

【発明が解決しようとする課題】しかしながら、従来の
ソリッドステートリレーにあっては、上記のように、メ
インの出力素子であるトライアックがトリガするまでの
電圧（ＶON）を決定する要素に、トライアック、サイリ
スタまたはフォトサイリスタの比較的高いオン電圧を含
むので、ソリッドステートリレーにおけるメイン出力素
子がトリガするまでの電圧が高くなり、ＥＭＩノイズ
（雑音端子電圧）が高くなるという問題点がある。

【００１２】この発明は、このような従来の問題点に着
目してなされたもので、その目的とするところは、ＥＭ
Ｉノイズ（雑音端子電圧）を低減したフォト電界効果ト
ランジスタカプラを用いたソリッドステートリレーを提
供することにある。

【００１３】

【課題を解決するための手段】本出願の請求項１に記載
の発明は、入力端子間に接続された発光素子と、負荷端
子間に接続され、前記発光素子と光結合され、該発光素
子の作動に基づき作動する電界効果トランジスタと、前
記負荷端子間に前記電界効果トランジスタと並列に接続
され、該電界効果トランジスタの作動に基づきスイッチ
ング制御されて負荷を開閉する半導体制御整流素子とを
具備すること、を特徴とするソリッドステートリレーに
ある。

【００１４】また、本出願の請求項２に記載の発明は、
入力端子間に直列に接続された複数個の発光素子と、負
荷端子間に直列に接続され、前記複数の発光素子と個々
に光結合され、該光結合された発光素子の作動に基づき
作動する複数個の電界効果トランジスタと、前記負荷端
子間に前記直列接続の複数個の電界効果トランジスタと
並列に接続され、該複数個の電界効果トランジスタの作
動に基づきスイッチング制御されて負荷を開閉する半導
体制御整流素子とを具備することを特徴とするソリッド
ステートリレーにある。

【００１５】そして、この請求項１に記載の発明によれ
ば、フォト電界効果トランジスタカプラにより、メイン
出力素子である半導体制御整流素子をオン制御する構成
としており、電界効果トランジスタは出力が抵抗分であ
ることから、電流制限用抵抗を不要とすることができ、
また、半導体制御整流素子のオン制御電流以下の負荷電
流についても制御可能であり、さらに、電界効果トラン
ジスタのオン電圧が微小なオン制御電流に支配されて低
い値となることから、半導体制御整流素子がオン制御さ
れるまでの電圧を低くすることができ、ＥＭＩノイズ
（雑音端子電圧）を低減することが可能となる。

【００１６】また、請求項２に記載の発明によれば、複
数個のフォト電界効果トランジスタカプラにより、メイ
ン出力素子である半導体制御整流素子をオン制御する構
成としており、請求項１に記載の発明と同様に、電流制
限用抵抗を不要とし、半導体制御整流素子のオン制御電
流以下の負荷電流についても制御可能とし、半導体制御
整流素子がオン制御されるまでの電圧を低減可能とな
り、さらに、電界効果トランジスタについての耐圧を向
上させることができる。

【００１７】

【発明の実施の形態】以下、本発明のソリッドステート
リレーの実施の形態について、図面を参照して詳細に説
明する。図１は本発明の第１の実施形態に係るソリッド
ステートリレーの構成図である。

【００１８】図１（ａ）に示されるように、本実施形態
のソリッドステートリレーは、入力回路１１１と、発光
ダイオード（発光素子）１２１と、負荷端子１０３，１
０４間に接続され、発光ダイオード１２１と光結合さ
れ、該発光ダイオード１２１の作動に基づき作動するフ
ォト電界効果トランジスタ１２２，１２３と、負荷端子
１０３，１０４間にフォト電界効果トランジスタ１２
２，１２３と並列に接続され、該フォト電界効果トラン
ジスタ１２２，１２３の作動に基づきスイッチング制御
されて負荷を開閉するトライアック（半導体制御整流素
子）１１３と、抵抗１１４と、サージ吸収用の抵抗１１
５およびコンデンサ１１６とを具備して構成されてい
る。

【００１９】本実施形態のソリッドステートリレーは、
図２（ａ）に示すような構成の適用回路にＳＳＲ２０２
として組み込まれる。すなわち、入力端子１０１，１０
２間に直流電源２０１が、負荷端子１０３，１０４間に
負荷２０４および交流電源２０３がそれぞれ接続された
構成である。

【００２０】また、負荷２０４を抵抗負荷とした場合に
は、トライアック１１３がターン・オンした時の負荷電
流Ｉと端子１０３，１０４間電圧ＶTは、それぞれ図２
（ｂ）に示すような点線および実線の波形となり、さら
に、端子１０３，１０４間のターン・オン時の電圧ＶT
（図２（ｂ）における部分Ａ）を拡大した波形は図２
（ｃ）に示す如くなる。

【００２１】この図２の適用回路における本実施形態の
ソリッドステートリレーの動作について、以下説明す
る。

【００２２】まず、入力回路１１１によって発光ダイオ
ード１２１に電圧供給が無いときには、発光ダイオード
１２１は発光しないので、フォト電界効果トランジスタ
１２２，１２３はオン動作せず、トライアック１１３も
オフ状態であるから負荷２０４への通電は行われない。

【００２３】次に、入力回路１１１によって発光ダイオ
ード１２１に電圧供給がなされたときには、発光ダイオ
ード１２１は発光し、該発光はフォト電界効果トランジ
スタカプラを介してフォト電界効果トランジスタ１２
２，１２３に伝達されて、フォト電界効果トランジスタ
１２２，１２３がオン状態となる。これによってトライ
アック１１３もターン・オン動作して、図２（ｂ）に示
すように、負荷電流Ｉが流れ、負荷電圧ＶTとして、ト
ライアックのオン電圧ＶTMを持つようになる。

【００２４】このように、本実施形態のソリッドステー
トリレーでは、フォト電界効果トランジスタカプラによ
り、メイン出力素子であるトライアック１１３をトリガ
する構成としており、フォト電界効果トランジスタ１２
２，１２３は、出力が抵抗分であることから、第１従来
例のように電流制限用抵抗４１５を具備する必要がな
い。

【００２５】また、フォト電界効果トランジスタ１２
２，１２３のオン電圧ＶTMは、オン抵抗をＲON、ゲート
トリガ電流をＩGとしたときに、（ＲON×ＩG）で表され
る。ここで、オン抵抗ＲONは数［Ω］と高い値を持つが
ゲートトリガ電流ＩGは数十［ｍＡ］で微小であること
から、フォト電界効果トランジスタ１２２，１２３のオ
ン電圧ＶTMは低い値となる。

【００２６】したがって、ソリッドステートリレーにお
けるメイン出力素子であるトライアック１１３がトリガ
するまでの電圧ＶONは、フォト電界効果トランジスタ１
２２，１２３のオン電圧ＶTM（ＲON×ＩG）とゲートト
リガ電圧ＶGTの和で決定される（図１（ｂ）参照）の
で、該電圧ＶONを低くすることができ、ＥＭＩノイズ
（雑音端子電圧）を低減することが可能となる。

【００２７】さらに、フォト電界効果トランジスタ１２
２，１２３は、出力が抵抗分であることから、メイン出
力素子であるトライアック１１３のトリガ電流以下の負
荷電流についても制御でき、負荷２０４が微小負荷であ
る場合にも制御可能である。

【００２８】尚、本実施形態では、メイン出力素子（半
導体制御整流素子）としてトライアック１１３を使用し
たが、これを逆並列接続したサイリスタによる構成とし
ても良い。

【００２９】次に、図３には、本発明の第２の実施形態
に係るソリッドステートリレーの回路構成図を示す。

【００３０】図３に示されるように、本実施形態のソリ
ッドステートリレーは、入力回路３１１と、２個の発光
ダイオード（発光素子）３３１，３４１と、負荷端子３
０３，３０４間に直列接続され、２個の発光ダイオード
３３１，３４１と個々に光結合され、該光結合された発
光ダイオード３３１，３４１の作動に基づき作動する２
個のフォト電界効果トランジスタ３３２，３３３および
３４２，３４３と、負荷端子３０３，３０４間にフォト
電界効果トランジスタ３３２，３３３および３４２，３
４３と並列に接続され、該フォト電界効果トランジスタ
３３２，３３３および３４２，３４３の作動に基づきス
イッチング制御されて負荷を開閉する逆並列接続のサイ
リスタ（半導体制御整流素子）３１４，３１５と、ダイ
オード３１６，３１８と、抵抗３１７，３１８と、サー
ジ吸収用の抵抗３２０およびコンデンサ３２１とを具備
して構成されている。

【００３１】本実施形態のソリッドステートリレーは、
図２（ａ）に示すような構成の適用回路にＳＳＲ２０２
として組み込まれる。すなわち、入力端子３０１，３０
２間に直流電源２０１が、負荷端子３０３，３０４間に
負荷２０４および交流電源２０４がそれぞれ接続された
構成である。

【００３２】また、負荷２０４を抵抗負荷とした場合に
は、逆並列接続のサイリスタ３１４，３１５がターン・
オンした時の負荷電流Ｉと端子３０３，３０４間電圧Ｖ
Tは、それぞれ図２（ｂ）に示すような点線および実線
の波形となり、さらに、端子３０３，３０４間のターン
・オン時の電圧ＶT（図２（ｂ）における部分Ａ）を拡
大した波形は図２（ｃ）に示す如くなる。

【００３３】この図２の適用回路における本実施形態の
ソリッドステートリレーの動作について、以下説明す
る。

【００３４】まず、入力回路３１１によって２個の発光
ダイオード３３１，３４１に電圧供給が無いときには、
発光ダイオード３３１，３４１は発光しないので、フォ
ト電界効果トランジスタ３３２，３３３および３４２，
３４３はオン動作せず、逆並列接続のサイリスタ３１
４，３１５もオフ状態であるから負荷２０４への通電は
行われない。

【００３５】次に、入力回路３１１によって２個の発光
ダイオード３３１，３４１に電圧供給がなされたときに
は、２個の発光ダイオード３３１，３４１は発光し、該
発光は２個のフォト電界効果トランジスタカプラを介し
て２個のフォト電界効果トランジスタ３３２，３３３お
よび３４２，３４３に伝達されて、２個のフォト電界効
果トランジスタ３３２，３３３および３４２，３４３が
オン状態となる。これによって逆並列接続のサイリスタ
３１４，３１５もターン・オン動作して、図２（ｂ）に
示すように、負荷電流Ｉが流れ、負荷電圧ＶTとして、
サイリスタのオン電圧ＶTMを持つようになる。

【００３６】このように、本実施形態のソリッドステー
トリレーでは、２個のフォト電界効果トランジスタカプ
ラにより、メイン出力素子である逆並列接続のサイリス
タ３１４，３１５をトリガする構成としており、２個の
フォト電界効果トランジスタ３３２，３３３および３４
２，３４３は、出力が抵抗分であることから、第１従来
例のように電流制限用抵抗４１５を具備する必要がな
い。

【００３７】また、２個のフォト電界効果トランジスタ
３３２，３３３および３４２，３４３のオン電圧ＶTM
は、それぞれオン抵抗をＲON、ゲートトリガ電流をＩG
としたときに、（ＲON×ＩG）で表される。ここで、オ
ン抵抗ＲONは数［Ω］と高い値を持つがゲートトリガ電
流ＩGは数十［ｍＡ］で微小であることから、２個のフ
ォト電界効果トランジスタ３３２，３３３および３４
２，３４３のオン電圧ＶTMは低い値となる。

【００３８】したがって、ソリッドステートリレーにお
けるメイン出力素子である逆並列接続のサイリスタ３１
４，３１５がトリガするまでの電圧ＶONは、２個のフォ
ト電界効果トランジスタ３３２，３３３および３４２，
３４３のオン電圧ＶTM（２×ＲON×ＩG）とゲートトリ
ガ電圧ＶGTの和で決定されるので、該電圧ＶONを低くす
ることができ、ＥＭＩノイズ（雑音端子電圧）を低減す
ることが可能となる。

【００３９】また、２個のフォト電界効果トランジスタ
３３２，３３３および３４２，３４３は、出力が抵抗分
であることから、メイン出力素子である逆並列接続のサ
イリスタ３１４，３１５のトリガ電流以下の負荷電流に
ついても制御でき、負荷２０４が微小負荷である場合に
も制御可能である。

【００４０】さらに、本実施形態のソリッドステートリ
レーでは、フォト電界効果トランジスタカプラを２個備
えた構成としたので、フォト電界効果トランジスタにつ
いての耐圧を向上させることができる。例えば、フォト
電界効果トランジスタの出力（ＶDSS）が負荷電圧に対
して不足している場合には、本実施形態の２個の直列接
続の構成によって、フォト電界効果トランジスタの出力
を２倍（２×ＶDSS）にできる。

【００４１】

【発明の効果】以上の説明から明らかなように、本発明
によれば、フォト電界効果トランジスタカプラにより、
メイン出力素子である半導体制御整流素子をオン制御す
る構成としており、電界効果トランジスタは出力が抵抗
分であることから、電流制限用抵抗を不要とすることが
でき、また、半導体制御整流素子のオン制御電流以下の
負荷電流についても制御可能であり、さらに、電界効果
トランジスタのオン電圧が微小なオン制御電流に支配さ
れて低い値となることから、半導体制御整流素子がオン
制御されるまでの電圧を低くすることができ、ＥＭＩノ
イズ（雑音端子電圧）を低減し得るソリッドステートリ
レーを提供することができる。

【００４２】また、本発明によれば、複数個のフォト電
界効果トランジスタカプラにより、メイン出力素子であ
る半導体制御整流素子をオン制御する構成とすれば、上
記効果に加えて、電界効果トランジスタについての耐圧
を向上させることができる。

【図面の簡単な説明】

【図１】図１（ａ）は本発明の第１の実施形態に係るソ
リッドステートリレーの構成図、図１（ｂ）はトライア
ックがターン・オン時の端子間電圧ＶTを拡大した波形
図である。

【図２】図２（ａ）はソリッドステートリレーの適用回
路の構成図、図２（ｂ）はメイン出力素子がターン・オ
ンした時の負荷電流Ｉと端子間電圧ＶTの波形図、図２
（ｃ）はターン・オン時の端子間電圧ＶT（図２（ｂ）
における部分Ａ）を拡大した波形図である。

【図３】本発明の第２の実施形態に係るソリッドステー
トリレーの構成図である。

【図４】図４（ａ）は第１従来例のソリッドステートリ
レーの構成図、図４（ｂ）はトライアックがターン・オ
ン時の端子間電圧ＶTの一部を拡大した波形図である。

【図５】図５（ａ）は第２従来例のソリッドステートリ
レーの構成図、図５（ｂ）はトライアックがターン・オ
ン時の端子間電圧ＶTの一部を拡大した波形図である。

【図６】図６（ａ）は第３従来例のソリッドステートリ
レーの構成図、図６（ｂ）はトライアックがターン・オ
ン時の端子間電圧ＶTの一部を拡大した波形図である。

【符号の説明】

１０１，１０２，３０１，３０２入力端子１０３，１０４，３０３，３０４負荷端子１１１入力回路１１２，３１２，３１３フォト電界効果トランジス
タカプラ１２１，３３１，３４１発光ダイオード（発光素
子）１２２，１２３フォト電界効果トランジスタ１２４，１２５内蔵ダイオード３３２，３３３，３４２，３４３フォト電界効果ト
ランジスタ３３４，３３５，３４４，３４５内蔵ダイオード１１３トライアック（半導体制御整流素子）３１４，３１５逆並列接続のサイリスタ（半導体制
御整流素子）１１４，１１５，３１７，３１９抵抗１１6，３２０コンデンサ３１６，３１８ダイオード２０１直流電源２０２ソリッドステートリレー（ＳＳＲ）２０４負荷２０３交流電源４０１，４０２，５０１，５０２，６０１，６０２
入力端子４０３，４０４，５０３，５０４，６０３，６０４
負荷端子４１１，５１１，６１１入力回路４１２フォトトライアックカプラ４１３，５１６，６１６トライアック４１４〜４１６，５１７，５１８，６１４，６１７，６
１８抵抗４１７，５１８，６１９コンデンサ４２１，５２１，６２１発光ダイオード４２２フォトトライアック５１２フォトカプラ５１３トリガ回路５１４サイリスタ５１５，６１５ダイオードブリッジ５２２フォトトランジスタ６１２フォトサイリスタカプラ

Claims

【特許請求の範囲】

【請求項１】入力端子間に接続された発光素子と、負荷端子間に接続され、前記発光素子と光結合され、該
発光素子の作動に基づき作動する電界効果トランジスタ
と、前記負荷端子間に前記電界効果トランジスタと並列に接
続され、該電界効果トランジスタの作動に基づきスイッ
チング制御されて負荷を開閉する半導体制御整流素子
と、を具備すること、を特徴とするソリッドステートリレ
ー。
【請求項２】入力端子間に直列に接続された複数個の
発光素子と、負荷端子間に直列に接続され、前記複数の発光素子と個
々に光結合され、該光結合された発光素子の作動に基づ
き作動する複数個の電界効果トランジスタと、前記負荷端子間に前記直列接続の複数個の電界効果トラ
ンジスタと並列に接続され、該複数個の電界効果トラン
ジスタの作動に基づきスイッチング制御されて負荷を開
閉する半導体制御整流素子と、を具備すること、を特徴とするソリッドステートリレ
ー。