JPH1127127A - ソリッドステートリレー - Google Patents

ソリッドステートリレー

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JPH1127127A
JPH1127127A JP9187573A JP18757397A JPH1127127A JP H1127127 A JPH1127127 A JP H1127127A JP 9187573 A JP9187573 A JP 9187573A JP 18757397 A JP18757397 A JP 18757397A JP H1127127 A JPH1127127 A JP H1127127A
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JP
Japan
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voltage
load
light emitting
state relay
triac
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JP9187573A
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Inventor
Yasuo Hayashi
靖雄 林
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Omron Corp
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Omron Corp
Omron Tateisi Electronics Co
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Abstract

(57)【要約】 【課題】 EMIノイズ(雑音端子電圧)を低減したフ
ォト電界効果トランジスタカプラを用いたソリッドステ
ートリレーを提供する。 【解決手段】 入力端子間に接続された発光素子121
と、負荷端子間に接続され、発光素子と光結合され、該
発光素子の作動に基づき作動する電界効果トランジスタ
122,123と、負荷端子間に電界効果トランジスタ
と並列に接続され、該電界効果トランジスタの作動に基
づきスイッチング制御されて負荷を開閉する半導体制御
整流素子113とを有して構成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、ソリッドステート
リレーに係り、特に、EMIノイズ(雑音端子電圧)を
低減したフォト電界効果トランジスタカプラを用いたソ
リッドステートリレーに関する。
【0002】
【従来の技術】一般に、ソリッドステートリレーは、入
力回路と出力回路とをフォトカプラで電気的に絶縁し、
入力回路に印加される電気信号に応じて出力回路に接続
された負荷を開閉するよう構成されている。
【0003】従来の交流制御用のソリッドステートリレ
ーとしては、例えば、図4,図5および図6に示すよう
なものがある。尚、図4(a),図5(a)および図6
(a)に示されるソリッドステートリレーの回路構成
は、図2(a)に例示される適用回路におけるソリッド
ステートリレー(SSR)202として組み込まれるも
のである。
【0004】まず、図4に示される第1従来例は、フォ
トトライアックカプラ412によりメインの出力素子で
あるトライアック413をトリガさせるものである。図
4(a)において、本従来例のソリッドステートリレー
は、入力回路411と、発光ダイオード421と、発光
ダイオード421と光結合されたフォトトライアック4
22と、抵抗414,415と、トライアック413
と、サージ吸収用の抵抗416およびコンデンサ417
とを備えた構成である。
【0005】このような構成のソリッドステートリレー
を図2(a)の適用回路に組み込んだ場合、負荷204
を抵抗負荷とした場合には、トライアック413がター
ン・オン時の負荷電流Iと端子103,104間電圧V
Tは、それぞれ図2(b)に示すような点線および実線
の波形となる。
【0006】図4(b)は、図2(a)の端子103,
104間に相当する端子403,404間のターン・オ
ン時の電圧VT(図2(b)における部分A)を拡大し
て示すものである。本従来例では、トライアック413
がトリガするまでの電圧VON1は、動作電流IGによる電
流制限用抵抗415の電圧降下(IG×RGS)と、フォ
トトライアック422のオン電圧VTM1と、抵抗414
の電圧降下VGTとの和により決定される。
【0007】また、図5に示される第2従来例は、ダイ
オードブリッジ515とサイリスタ514によりメイン
の出力素子であるトライアック516をトリガさせるも
のである。図5(a)において、本従来例のソリッドス
テートリレーは、入力回路511と、発光ダイオード5
21と、発光ダイオード521と光結合されたフォトト
ランジスタ522と、トリガ回路513と、ダイオード
ブリッジ515と、サイリスタ514と、抵抗517
と、トライアック516と、サージ吸収用の抵抗518
およびコンデンサ519とを備えた構成である。
【0008】また、図5(b)は、図2(a)の端子1
03,104間に相当する端子503,504間のター
ン・オン時の電圧VTを拡大して示すものである。本従
来例では、トライアック516がトリガするまでの電圧
VON2は、サイリスタ514のオン電圧VTM2と、ダイオ
ードのオン電圧(2×VF)と、抵抗517の電圧降下
VGTとの和により決定される。
【0009】さらに、図6に示される第3従来例は、ダ
イオードブリッジ615とフォトサイリスタカプラ61
2によりメインの出力素子であるトライアック616を
トリガさせるものである。図6(a)において、本従来
例のソリッドステートリレーは、入力回路611と、発
光ダイオード621と、発光ダイオード621と光結合
されたフォトサイリスタ622と、トリガ用の抵抗61
4およびコンデンサ613と、ダイオードブリッジ61
5と、抵抗617と、トライアック616と、サージ吸
収用の抵抗618およびコンデンサ619とを備えた構
成である。
【0010】また、図6(b)は、図2(a)の端子1
03,104間に相当する端子603,604間のター
ン・オン時の電圧VTを拡大して示すものである。本従
来例では、トライアック616がトリガするまでの電圧
VON3は、フォトサイリスタ622のオン電圧VTM3と、
ダイオードのオン電圧(2×VF)と、抵抗617の電
圧降下VGTとの和により決定される。
【0011】
【発明が解決しようとする課題】しかしながら、従来の
ソリッドステートリレーにあっては、上記のように、メ
インの出力素子であるトライアックがトリガするまでの
電圧(VON)を決定する要素に、トライアック、サイリ
スタまたはフォトサイリスタの比較的高いオン電圧を含
むので、ソリッドステートリレーにおけるメイン出力素
子がトリガするまでの電圧が高くなり、EMIノイズ
(雑音端子電圧)が高くなるという問題点がある。
【0012】この発明は、このような従来の問題点に着
目してなされたもので、その目的とするところは、EM
Iノイズ(雑音端子電圧)を低減したフォト電界効果ト
ランジスタカプラを用いたソリッドステートリレーを提
供することにある。
【0013】
【課題を解決するための手段】本出願の請求項1に記載
の発明は、入力端子間に接続された発光素子と、負荷端
子間に接続され、前記発光素子と光結合され、該発光素
子の作動に基づき作動する電界効果トランジスタと、前
記負荷端子間に前記電界効果トランジスタと並列に接続
され、該電界効果トランジスタの作動に基づきスイッチ
ング制御されて負荷を開閉する半導体制御整流素子とを
具備すること、を特徴とするソリッドステートリレーに
ある。
【0014】また、本出願の請求項2に記載の発明は、
入力端子間に直列に接続された複数個の発光素子と、負
荷端子間に直列に接続され、前記複数の発光素子と個々
に光結合され、該光結合された発光素子の作動に基づき
作動する複数個の電界効果トランジスタと、前記負荷端
子間に前記直列接続の複数個の電界効果トランジスタと
並列に接続され、該複数個の電界効果トランジスタの作
動に基づきスイッチング制御されて負荷を開閉する半導
体制御整流素子とを具備することを特徴とするソリッド
ステートリレーにある。
【0015】そして、この請求項1に記載の発明によれ
ば、フォト電界効果トランジスタカプラにより、メイン
出力素子である半導体制御整流素子をオン制御する構成
としており、電界効果トランジスタは出力が抵抗分であ
ることから、電流制限用抵抗を不要とすることができ、
また、半導体制御整流素子のオン制御電流以下の負荷電
流についても制御可能であり、さらに、電界効果トラン
ジスタのオン電圧が微小なオン制御電流に支配されて低
い値となることから、半導体制御整流素子がオン制御さ
れるまでの電圧を低くすることができ、EMIノイズ
(雑音端子電圧)を低減することが可能となる。
【0016】また、請求項2に記載の発明によれば、複
数個のフォト電界効果トランジスタカプラにより、メイ
ン出力素子である半導体制御整流素子をオン制御する構
成としており、請求項1に記載の発明と同様に、電流制
限用抵抗を不要とし、半導体制御整流素子のオン制御電
流以下の負荷電流についても制御可能とし、半導体制御
整流素子がオン制御されるまでの電圧を低減可能とな
り、さらに、電界効果トランジスタについての耐圧を向
上させることができる。
【0017】
【発明の実施の形態】以下、本発明のソリッドステート
リレーの実施の形態について、図面を参照して詳細に説
明する。図1は本発明の第1の実施形態に係るソリッド
ステートリレーの構成図である。
【0018】図1(a)に示されるように、本実施形態
のソリッドステートリレーは、入力回路111と、発光
ダイオード(発光素子)121と、負荷端子103,1
04間に接続され、発光ダイオード121と光結合さ
れ、該発光ダイオード121の作動に基づき作動するフ
ォト電界効果トランジスタ122,123と、負荷端子
103,104間にフォト電界効果トランジスタ12
2,123と並列に接続され、該フォト電界効果トラン
ジスタ122,123の作動に基づきスイッチング制御
されて負荷を開閉するトライアック(半導体制御整流素
子)113と、抵抗114と、サージ吸収用の抵抗11
5およびコンデンサ116とを具備して構成されてい
る。
【0019】本実施形態のソリッドステートリレーは、
図2(a)に示すような構成の適用回路にSSR202
として組み込まれる。すなわち、入力端子101,10
2間に直流電源201が、負荷端子103,104間に
負荷204および交流電源203がそれぞれ接続された
構成である。
【0020】また、負荷204を抵抗負荷とした場合に
は、トライアック113がターン・オンした時の負荷電
流Iと端子103,104間電圧VTは、それぞれ図2
(b)に示すような点線および実線の波形となり、さら
に、端子103,104間のターン・オン時の電圧VT
(図2(b)における部分A)を拡大した波形は図2
(c)に示す如くなる。
【0021】この図2の適用回路における本実施形態の
ソリッドステートリレーの動作について、以下説明す
る。
【0022】まず、入力回路111によって発光ダイオ
ード121に電圧供給が無いときには、発光ダイオード
121は発光しないので、フォト電界効果トランジスタ
122,123はオン動作せず、トライアック113も
オフ状態であるから負荷204への通電は行われない。
【0023】次に、入力回路111によって発光ダイオ
ード121に電圧供給がなされたときには、発光ダイオ
ード121は発光し、該発光はフォト電界効果トランジ
スタカプラを介してフォト電界効果トランジスタ12
2,123に伝達されて、フォト電界効果トランジスタ
122,123がオン状態となる。これによってトライ
アック113もターン・オン動作して、図2(b)に示
すように、負荷電流Iが流れ、負荷電圧VTとして、ト
ライアックのオン電圧VTMを持つようになる。
【0024】このように、本実施形態のソリッドステー
トリレーでは、フォト電界効果トランジスタカプラによ
り、メイン出力素子であるトライアック113をトリガ
する構成としており、フォト電界効果トランジスタ12
2,123は、出力が抵抗分であることから、第1従来
例のように電流制限用抵抗415を具備する必要がな
い。
【0025】また、フォト電界効果トランジスタ12
2,123のオン電圧VTMは、オン抵抗をRON、ゲート
トリガ電流をIGとしたときに、(RON×IG)で表され
る。ここで、オン抵抗RONは数[Ω]と高い値を持つが
ゲートトリガ電流IGは数十[mA]で微小であること
から、フォト電界効果トランジスタ122,123のオ
ン電圧VTMは低い値となる。
【0026】したがって、ソリッドステートリレーにお
けるメイン出力素子であるトライアック113がトリガ
するまでの電圧VONは、フォト電界効果トランジスタ1
22,123のオン電圧VTM(RON×IG)とゲートト
リガ電圧VGTの和で決定される(図1(b)参照)の
で、該電圧VONを低くすることができ、EMIノイズ
(雑音端子電圧)を低減することが可能となる。
【0027】さらに、フォト電界効果トランジスタ12
2,123は、出力が抵抗分であることから、メイン出
力素子であるトライアック113のトリガ電流以下の負
荷電流についても制御でき、負荷204が微小負荷であ
る場合にも制御可能である。
【0028】尚、本実施形態では、メイン出力素子(半
導体制御整流素子)としてトライアック113を使用し
たが、これを逆並列接続したサイリスタによる構成とし
ても良い。
【0029】次に、図3には、本発明の第2の実施形態
に係るソリッドステートリレーの回路構成図を示す。
【0030】図3に示されるように、本実施形態のソリ
ッドステートリレーは、入力回路311と、2個の発光
ダイオード(発光素子)331,341と、負荷端子3
03,304間に直列接続され、2個の発光ダイオード
331,341と個々に光結合され、該光結合された発
光ダイオード331,341の作動に基づき作動する2
個のフォト電界効果トランジスタ332,333および
342,343と、負荷端子303,304間にフォト
電界効果トランジスタ332,333および342,3
43と並列に接続され、該フォト電界効果トランジスタ
332,333および342,343の作動に基づきス
イッチング制御されて負荷を開閉する逆並列接続のサイ
リスタ(半導体制御整流素子)314,315と、ダイ
オード316,318と、抵抗317,318と、サー
ジ吸収用の抵抗320およびコンデンサ321とを具備
して構成されている。
【0031】本実施形態のソリッドステートリレーは、
図2(a)に示すような構成の適用回路にSSR202
として組み込まれる。すなわち、入力端子301,30
2間に直流電源201が、負荷端子303,304間に
負荷204および交流電源204がそれぞれ接続された
構成である。
【0032】また、負荷204を抵抗負荷とした場合に
は、逆並列接続のサイリスタ314,315がターン・
オンした時の負荷電流Iと端子303,304間電圧V
Tは、それぞれ図2(b)に示すような点線および実線
の波形となり、さらに、端子303,304間のターン
・オン時の電圧VT(図2(b)における部分A)を拡
大した波形は図2(c)に示す如くなる。
【0033】この図2の適用回路における本実施形態の
ソリッドステートリレーの動作について、以下説明す
る。
【0034】まず、入力回路311によって2個の発光
ダイオード331,341に電圧供給が無いときには、
発光ダイオード331,341は発光しないので、フォ
ト電界効果トランジスタ332,333および342,
343はオン動作せず、逆並列接続のサイリスタ31
4,315もオフ状態であるから負荷204への通電は
行われない。
【0035】次に、入力回路311によって2個の発光
ダイオード331,341に電圧供給がなされたときに
は、2個の発光ダイオード331,341は発光し、該
発光は2個のフォト電界効果トランジスタカプラを介し
て2個のフォト電界効果トランジスタ332,333お
よび342,343に伝達されて、2個のフォト電界効
果トランジスタ332,333および342,343が
オン状態となる。これによって逆並列接続のサイリスタ
314,315もターン・オン動作して、図2(b)に
示すように、負荷電流Iが流れ、負荷電圧VTとして、
サイリスタのオン電圧VTMを持つようになる。
【0036】このように、本実施形態のソリッドステー
トリレーでは、2個のフォト電界効果トランジスタカプ
ラにより、メイン出力素子である逆並列接続のサイリス
タ314,315をトリガする構成としており、2個の
フォト電界効果トランジスタ332,333および34
2,343は、出力が抵抗分であることから、第1従来
例のように電流制限用抵抗415を具備する必要がな
い。
【0037】また、2個のフォト電界効果トランジスタ
332,333および342,343のオン電圧VTM
は、それぞれオン抵抗をRON、ゲートトリガ電流をIG
としたときに、(RON×IG)で表される。ここで、オ
ン抵抗RONは数[Ω]と高い値を持つがゲートトリガ電
流IGは数十[mA]で微小であることから、2個のフ
ォト電界効果トランジスタ332,333および34
2,343のオン電圧VTMは低い値となる。
【0038】したがって、ソリッドステートリレーにお
けるメイン出力素子である逆並列接続のサイリスタ31
4,315がトリガするまでの電圧VONは、2個のフォ
ト電界効果トランジスタ332,333および342,
343のオン電圧VTM(2×RON×IG)とゲートトリ
ガ電圧VGTの和で決定されるので、該電圧VONを低くす
ることができ、EMIノイズ(雑音端子電圧)を低減す
ることが可能となる。
【0039】また、2個のフォト電界効果トランジスタ
332,333および342,343は、出力が抵抗分
であることから、メイン出力素子である逆並列接続のサ
イリスタ314,315のトリガ電流以下の負荷電流に
ついても制御でき、負荷204が微小負荷である場合に
も制御可能である。
【0040】さらに、本実施形態のソリッドステートリ
レーでは、フォト電界効果トランジスタカプラを2個備
えた構成としたので、フォト電界効果トランジスタにつ
いての耐圧を向上させることができる。例えば、フォト
電界効果トランジスタの出力(VDSS)が負荷電圧に対
して不足している場合には、本実施形態の2個の直列接
続の構成によって、フォト電界効果トランジスタの出力
を2倍(2×VDSS)にできる。
【0041】
【発明の効果】以上の説明から明らかなように、本発明
によれば、フォト電界効果トランジスタカプラにより、
メイン出力素子である半導体制御整流素子をオン制御す
る構成としており、電界効果トランジスタは出力が抵抗
分であることから、電流制限用抵抗を不要とすることが
でき、また、半導体制御整流素子のオン制御電流以下の
負荷電流についても制御可能であり、さらに、電界効果
トランジスタのオン電圧が微小なオン制御電流に支配さ
れて低い値となることから、半導体制御整流素子がオン
制御されるまでの電圧を低くすることができ、EMIノ
イズ(雑音端子電圧)を低減し得るソリッドステートリ
レーを提供することができる。
【0042】また、本発明によれば、複数個のフォト電
界効果トランジスタカプラにより、メイン出力素子であ
る半導体制御整流素子をオン制御する構成とすれば、上
記効果に加えて、電界効果トランジスタについての耐圧
を向上させることができる。
【図面の簡単な説明】
【図1】図1(a)は本発明の第1の実施形態に係るソ
リッドステートリレーの構成図、図1(b)はトライア
ックがターン・オン時の端子間電圧VTを拡大した波形
図である。
【図2】図2(a)はソリッドステートリレーの適用回
路の構成図、図2(b)はメイン出力素子がターン・オ
ンした時の負荷電流Iと端子間電圧VTの波形図、図2
(c)はターン・オン時の端子間電圧VT(図2(b)
における部分A)を拡大した波形図である。
【図3】本発明の第2の実施形態に係るソリッドステー
トリレーの構成図である。
【図4】図4(a)は第1従来例のソリッドステートリ
レーの構成図、図4(b)はトライアックがターン・オ
ン時の端子間電圧VTの一部を拡大した波形図である。
【図5】図5(a)は第2従来例のソリッドステートリ
レーの構成図、図5(b)はトライアックがターン・オ
ン時の端子間電圧VTの一部を拡大した波形図である。
【図6】図6(a)は第3従来例のソリッドステートリ
レーの構成図、図6(b)はトライアックがターン・オ
ン時の端子間電圧VTの一部を拡大した波形図である。
【符号の説明】
101,102,301,302 入力端子 103,104,303,304 負荷端子 111 入力回路 112,312,313 フォト電界効果トランジス
タカプラ 121,331,341 発光ダイオード(発光素
子) 122,123 フォト電界効果トランジスタ 124,125 内蔵ダイオード 332,333,342,343 フォト電界効果ト
ランジスタ 334,335,344,345 内蔵ダイオード 113 トライアック(半導体制御整流素子) 314,315 逆並列接続のサイリスタ(半導体制
御整流素子) 114,115,317,319 抵抗 116,320 コンデンサ 316,318 ダイオード 201 直流電源 202 ソリッドステートリレー(SSR) 204 負荷 203 交流電源 401,402,501,502,601,602
入力端子 403,404,503,504,603,604
負荷端子 411,511,611 入力回路 412 フォトトライアックカプラ 413,516,616 トライアック 414〜416,517,518,614,617,6
18 抵抗 417,518,619 コンデンサ 421,521,621 発光ダイオード 422 フォトトライアック 512 フォトカプラ 513 トリガ回路 514 サイリスタ 515,615 ダイオードブリッジ 522 フォトトランジスタ 612 フォトサイリスタカプラ

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 入力端子間に接続された発光素子と、 負荷端子間に接続され、前記発光素子と光結合され、該
    発光素子の作動に基づき作動する電界効果トランジスタ
    と、 前記負荷端子間に前記電界効果トランジスタと並列に接
    続され、該電界効果トランジスタの作動に基づきスイッ
    チング制御されて負荷を開閉する半導体制御整流素子
    と、 を具備すること、を特徴とするソリッドステートリレ
    ー。
  2. 【請求項2】 入力端子間に直列に接続された複数個の
    発光素子と、 負荷端子間に直列に接続され、前記複数の発光素子と個
    々に光結合され、該光結合された発光素子の作動に基づ
    き作動する複数個の電界効果トランジスタと、 前記負荷端子間に前記直列接続の複数個の電界効果トラ
    ンジスタと並列に接続され、該複数個の電界効果トラン
    ジスタの作動に基づきスイッチング制御されて負荷を開
    閉する半導体制御整流素子と、 を具備すること、を特徴とするソリッドステートリレ
    ー。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104935319A (zh) * 2015-07-10 2015-09-23 厦门市硅兆光电科技有限公司 一种新型ssr固态继电器
CN114101617A (zh) * 2021-11-29 2022-03-01 广东韶钢松山股份有限公司 非接触式继电器和冶金连铸机

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CN104935319A (zh) * 2015-07-10 2015-09-23 厦门市硅兆光电科技有限公司 一种新型ssr固态继电器
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