KR0141889B1

KR0141889B1 - 이미터 결합 논리 출력 버퍼 회로

Info

Publication number: KR0141889B1
Application number: KR1019940012789A
Authority: KR
Inventors: 히로유키 하라; 다카야스 사쿠라이
Original assignee: 사또오 후미오; 가부시기가이샤 도시바
Priority date: 1993-06-08
Filing date: 1994-06-08
Publication date: 1998-07-15
Also published as: US5434517A; KR950002229A; JP2760732B2; JPH06350434A

Abstract

본 발명의 ECL 출력 버퍼 회로는 출력부가 외이어드 오어 접속할 수 있는 ECL 출력 버퍼의 수를 증가할 수 있도록 한다. ECL 출력 버퍼 회로 본체 및 이 회로 본체의 출력단 이미터 폴로워와 이 이미터 폴로워의 바이폴라 트랜지스터의 베이스에 채널 도전로의 일단이 접속되고, 정전류원을 통하여 제 2 의 전원에 접속된 제 1 의 MOS 트랜지스터와, 상기 ECL 출력 버퍼 회로 본체의 출력단 이미터 폴로워의 출력을 컷오프 상태로 하고자할 경우에 상기 제 1 의 출력은 상기 제 1 의 MOS 트랜지스터가 도통 상태가 되도록 변화하고, 상기 제 2 의 출력으로 상기 이미터 폴로워의 출력이 저레벨이 되는 것보다도 더욱 저레벨의 출력이 상기 이미터 폴로워의 출력으로서 얻어지도록 하는 제어 회로를 구비하는 것을 특징으로 한다.ㄴ

Description

이미터 결합 논리(ECL) 출력 버퍼 회로

제1도는 본 발명의 일실시예의 회로도.

제2도는 본 발명의 더욱 상세화된 예를 도시하는 회로도.

제3도는 본 발명의 다른 실시예를 도시하는 회로도.

제4도는 종래의 ECL 출력 버퍼 회로도.

* 도면의 주요부분에 대한 부호의 설명

1:ECL 출력 버퍼 2:ECL 입력 버퍼

3:회로 본체(차동 스위치) 4:이미터·폴로워

12,13,14:전원 21:정전류원

22,34,41,42:NMOS 트랜지스터 23:제어 회로

31: CMOS 논리부 32:레벨 변환부

본 발명은 이미터 결합 논리(ECL) 출력 버퍼 회로에 관한 것으로, 특히 ECL 인터페이스에 있어서 ECL 출력을 와이어드·오어(wired OR) 접속한 버스 구조를 취하고, 컷오프 상태(대기 상태)가 필요한 ECL 출력 버퍼에 관한 것이다.

이와같은 종류의 종래예를 제4도에 도시한다. 도시하는 바와같이 공통의 버스(BUS)에는 수개의 ECL 출력 버퍼(1(1a)~1(1c))와, 수개의 ECL 입력 버퍼(2)가 접속되어 있다.

각 ECL 출력 버퍼(1)에 있어서, 3은 ECL 출력 버퍼 회로 본체를 구성하는 자동 스위치, 4는 출력단 이미터·폴로워이다. ECL 출력 버퍼(1)는 차동 출력단 트랜지스터(5,6), 정전류원(7), 저항(8)으로 구성된다. 9 는 이미터·폴로워(4)의 바이폴라 트랜지스터, IN 은 입력 단자, Vref 는 기준 전압, 10 은 부하저항(예를 들어 50Ω), 11 은 터미네이트용 전원, 12 는 전원(예를들어 -4.5V), 13 은 접지(GND)이다.

ECL 입력 버퍼(2)에 있어서 20 은 차동 스위치이다. 이 차동 스위치(20)는 차동 입력단 트랜지스터(14, 15), 정전류원(16), 저항(17)으로 구성되어 있다. 18 은 이미터·폴로워의 바이폴라 트랜지스터이고, 19 은 저항이다.

상기 ECL 출력 버퍼(1)의 출력은 이미터·폴로워(4)이므로 각 버퍼(1)의 출력 끼리를 버스(BUS)에 공통으로 접속하는 와이어드·오어 구조를 취할 수 있다. 와이어드·오어는 공통의 BUS 에 접속된 각 이미터·폴로워(4)중 어느 1 개라도 H (고)레벨이 되면, 그 BUS 는 H 레벨이 되는 것으로 어떤 ECL 출력 버퍼(1)와 어떤 입력 버퍼(2)와의 사이에서 신호의 송수신을 하고자 할 때 그 BUS 에 접속되는 다른 ECL 출력 버퍼(1)는 L(저) 레벨을 출력용으로 설정하면 된다.

제4도에서는 ECL 출력 버퍼(1a, 1b)의 출력을 L 레벨로 하고, ECL 출력 버퍼(1c)의 출력의로부터 ECL 입력 버퍼(2)에 신호를 보내는 경우를 표시하고 있다.

그러나, 종래의 버스(BUS)의 접속에 있어서는 BUS 에 연결되는 ECL 출력 버퍼(1)의 수가 많아지면 신호를 송출하지 않고 있는(대기 상태의) ECL 출력버퍼(이 경우에는 ECL 출력 버퍼 1a, 1b)로부터도 터미네이트에 필요한 저항(10)에 대하여 전류가 흐르기 때문에 흘기 때문에 실제로 신호를 송출하는 출력 버퍼(1c)의 저항(10)에 흐른는 전류가 감소하여 출력의 이미터·폴로워의 V_BE(바이폴라 트랜지스터의 베이스·이미터간 전압)가 작아져서 결과적으로 BUS에 출력되고 있는 ECL 레벨, 특히 BUS 의 L 레벨이 상승되는 문제가 있다.

이것은 이 레벨을 수신하는 입력 버퍼(2)의 마진을 감소시킨다. ECL 레벨은 보통 0.8V 정도로 극히 작기 때문에 BUS에 접속하는 ECL 출력 버퍼(1)의 수가 제한되는 등의 문제가 발생한다. 이와같은 제한은 사용자의 설계의 자유도를 감소시키는 원인이 되기도 한다.

본 발명은 상기의 실정을 고려하여 연구된 것으로, 복수의 ECL 출력 버퍼의 출력을 와이어드·오어 접속할 경우, 상기 종래의 와이어드·오어 접속구 제한의 문제를 개선한 ECL 출력 버퍼 회로를 제공하는데 있다.

본 발명은 제 1 전원으로 동작하는 ECL 출력 버퍼 회로 본체 및 회로 본체의 출력단 이미터·폴로워와; 상기 이미터·폴로워이 바이폴라 트랜지스터의 베이스에 채널 도전로의 일단이 접속되고, 채널 도전로의 타단은 상기 ECL 출력 버터 회로 본체내의 정전류원과는 별도의 정전류원을 통하여 제 2 전원에 접속되는 제 1 MOS 트랜지스터와; 제 1 출력이 상기 제 1 MOS 트랜지스터의 게이트 입력이 되고, 제 2 출력이 상기 ECL 출력 버퍼 회로 본체의 입력이 되며, 입력 단자에 의해 상기 ECL 출력 버퍼 회로 본체의 출력단 이미터·폴로워의 출력을 컷오프 상태로 하고자할 경우에 상기 제 1 출력은 상기 제 1 MOS 트랜지스터가 도통 상태가 되도록 변화하고, 상기 제 2 출력으로 상기 이미터·폴로워의 출력이 저레벨이 되기보다도 저레벨의 출력이 상기 이이터·폴로워의 출력으로서 얻어지도록 하는 제어 회로를 구비하는 것을 특징으로 하는 ECL 출력 버퍼 회로이다.

즉, 본 발명은 ECL 출력 버퍼의 출력이 신호를 송출하지 않는 대기 상태에 있을 경우, 상기 제 1 MOS 트랜지스터를 통하여 ECL 버퍼 출력에 ECL 버퍼의 통상 동작의 저레벨보다도 낮은 전압 레벨을 출력할 수 있도록 함으로써 다른 ECL 출력 버퍼와 와이어드·오어 접속할 수 있는 수를 증대할 수 있도록 한 것이다.

이하, 도면을 참조하여 본 발명이 실시예를 설명한다. 제1도는 동 실시예의 회로도이고, 이것은 제4도의 ECL 출력 버퍼(1)중 1 개를 취출한 것에 상당하므로 이것과 대응하는 구성 요소에는 동일 부호를 부여하여 특징으로 하는 점을 설명한다.

제1도의 회로의 특징은 이미터·폴로워(4)의 바이폴라 트랜지스터(9)의 베이스에 채널 도전로의 일단(드레인)이 접속되고, 채널 도전로의 타단(소스)은 정전류원(21)을 통하여 제 2 전원(12)에 접속된 MOS 트랜지스터(22)를 설치한 것이다. 또 하나의 특징은 출력(11)이 상기 MOS 트랜지스터(22)의 게이트 입력이되고, 출력(버퍼 회로 본체(3)의 입력)(IN)이 ECL 출력 버퍼 회로 본체(3)의 차동 입럭이 되며, 입력 단자(ENB)에 의해 ECL 출력 버퍼 회로 본체(3)의 출력단 이미터·폴로워(4)의 출력(OUT)을 컷오프 상태(대기 상태)로 하고자 할 경웨 출력(11)은 MOS 트랜지스터(22)가 도통 상태가 되도록 변화시켜, 출력(IN)에 의해 이미터·폴로워(4)의 출력(OUT)의 L레벨이 되는 것보다 더욱 저레벨의 출려이 이미터·폴로워(4)의 출력 (OUT)으로서 얻어지도록 하는 제어 회로(23)를 설치하는 것이다. 이 제어 회로(23)에는 상기 ECL 출력 버퍼(1)이 컷오프 상태로 하기 위한 입력 ENB 이외에 버퍼 회로 본체(3)의 입력(IN)의 기초가 되는 입력(A)이 공급된다.

제2도는 제1도를 더욱 상세히 되시하는 도면이다. 제어 회로(23)는 전우언선(12)를 전원으로 하여 동작하는 CMOS 논리부(31)와, CMOS-ECL 레벨 변환을 실시하는 레벨 변환부(32)로 구성된다. CMOS 논리부(31)에는 CMOS 형 NAND 게이트(33)가 설치되고, 입력(A)을 제 1 입력으로 하고, 출력부에서 레벨 변환부(32)의 N 채널 MOS 트랜지스터(34)의 게이트를 구동하고 있다. CMOS 인버터(35)에는 입력 신호(ENB)가 공급되고, 이 인버터(35)의 출력은 NAND 게이트(33)의 제 2 입력 및 CMOS 인버터(36)의 입력에 공급되고 있다. 이넙터(36)의 출력은 MOS 트랜지스터(22)의 게이트에 공급되고 있다. 트랜지스터(34)의 일단은 저항(37)을 통하여 접지 전원(13)에 접속되고, 트랜지스터(34)의 타단은 정전류원(38)을 통하여 전원(12)에 접속되어 있다. 저항(37)과 트랜지스터(34)의 사이에는 트랜지스터(39)의 베이스가 접속되고, 트랜지스터(39)의 커넥터는 접지 전원(13)에, 트랜지스터(39)의 이미터는 다이오드(40), 정전류원(41)을 통하여 전원(12)에 접속된다. 다이오드(40)와 정전류원(41)과의 사이에는 출력 버퍼 회로 본체(3)의 차동단 트랜지스터(5)의 베에스에 접속되어 있다.

또, 도시는 생략하였으나 상기 출력 버퍼(1)의 트랜지스터(9)의 이미터의 출력부(OUT)는 제4도와 같은 버스(BUS)에 접속되고, 또 제1도 및 제2도와 동일한 회로가 그 외에도 복수개 형성되어, 이들 회로의 트랜지스터(9)의 이미터의 출력부(OUT)도 각각 상기 BUS 에 접속되는 것이다.

다음에 상기 회로의 동작을 설명한다. 제1도 또는 제2도의 회로를 통상의 출력 버퍼로서 동작시킬 경우에는 입력(ENB) 단자를 L로 하면 NMOS 트랜지스터(22)는 오프가 되고, 컷오프 상태를 만드는 정전류원(21)을 출력 이미터·폴로워·트랜지스터(9)의 베이스에 분리시킨다. 그 결과로 ECL 버퍼는 입력(A)에 의하여 NMOS 트랜지스터(34)가 온/오프하고, 저항(37)에 ECL 레벨의 전압 진폭을 발생시키고, 이것을 트랜지스터(39)를 통해서 ECL 출력 버퍼91)이 입력에 전달하여 차동 스위치(3)의 트랜지스터(5,6)의 스위칭에 의하여 트랜지스터(9)를 통하여 출력부(OUT)으로부터 ECL 출력 버퍼의 출력 도출을 실행하는 것이다.

다음에 BUS 접속등에서 ECL 출렵 버퍼가 컷오프 상태(대기 상태)의 레벨을 만드는 동작에 대하여 설명한다. 본 발명의 ECL 출력 버퍼가 복수개 있을 경우 이들 중에서 선택된 출력 버퍼의 출력부(OUT)을 제4도의 BUS 에 접속하기 위해서는 출력부(OUT)을 대기 상태로 하고자 하는 출력 버퍼(1)의 ENB 단자를 H로 한다. 그 결과 인버터(35)의 출력은 L가 되고, NMOS 트랜지스터(34)는 입력 A의 L레벨 H레벨에 관계없이 온이 된다. 따라서 출력 버퍼(1)의 입력(IN)은 기준 전압 Vref 보다 낮은 전위가 되고, 정전류원(7)에 흐르는 전류는 트랜지스터(6) 측으로 흘러서 저항(8)에 의한 전압 강하로 출력 버퍼(1)의 출력(OUT)은 L이 되는데, 이것으로는 상기의 종래예와 같은 문제가 일어난다.

그러므로, 인버터(36)의 출력 H로 NMOS 트랜지스터(22)를 온상태로 하고, 이 NMOS 트랜지스터(22)와 정전류원(21)으로 구성되는 회로를 출력 버퍼(1)가 대기 상태일 때에 동작시킨다. 그 결과 본래, 정전류원(7)과 저항(8)에 의하여 만들어져서 출력되는 L레벨보다도 더욱 더 정전류원(21)에 의한 불량 만큼 L 레벨이 하강한 'L 레벨을 출력(OUT)으로 얻을 수 있다. 즉, 이것은 트랜지스터(22)가 온 했을 때의 트랜지스터(9)의 베이스 전위가 BUS 에 신호를 도출하고 있는 ECL 출력 버퍼의 L 레벨보다도 낮게 설정되기 때문에 상기의 종래의 문제점이 개선되는 것이다.

제3도는 본 발명의 다른 실시예이다. 근래 CMOS 집적 회로이 미세 가공 기술의 진보에 의하여 게이트 산화막의 신뢰성의 확보에서 CMOS 부의 전원을 저하(작게하는)시키려는 경향이 있다. 이러한 CMOS 기술을 사용할 경우, ECL 출력 버퍼의 주로 바이폴라 부분은 예들들어 -4.5V 를 사용하고, CMOS 부(31)와 전원계를 구분하여 제3도와 같이 그 전원 전압을 작게할 필요가 있다.

제3도의 기본적인 동작에 대해서는 상기 실시예의 경우와 변함이 없다. 단, 제3도에 있어서는 CMOS 논리부(31)의 출력 진폭이 작아지므로 그것에 맞추어서 MOS 트랜지스터(22,34)의 게이트, 드레인간, 게이트, 소스간에 걸리는 전압을 작게하기 위하여 NMOS 트랜지스터(23,34)에 각각 NMOS 트랜지스터(41,42)를 직렬 삽입한다. 이것에 의하여 CMOS 논리부(31)와 레벨 변환부(32)의 일부의 MOS 전원(43)을 별도로 구성할 수 있고, 각 MOS 트랜지스터의 게이트에 걸리는 전압을 완화할 수 있다.

또, 본원의 특허 청구범위의 각 구성 요소에 병기한 도면의 참조 부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예를 한정하는 의도로 병기한 것이 아니다.

이상의 설명과 같이 본 발명에 의하면, ECL 출력 버퍼를 버스에 몇개 접속하는와이어드·오어 접속하는)경우, 그 버스에 신호를 송출하지 않는 대기 상태에 있는 ECL 출력 버퍼의 출력을 통상 동작의 L 레벨보다 낮은 컷오프·레벨로 할수가 있고, 이것에 의하여 버스에 저속할 수 있는(와이어드·오어 접속할 수 있는) 출력 버퍼의 수의 제한을 넓힐 수가 있다. 또, CMOS 구성의 미세 가공에 따른 전원 전압의 저하에 대해서는 레벨 변환부 및 대기 상태를 만드는 MOS 트랜지스터에 각각 게이트가 CMOS 부의 전원에 접속된 MOS 트랜지스터를 직렬 접속함으로써 CMOS 부의 전원과 ECL 바이폴라부의 전원을 분리함으로써 대응할 수 있다.

Claims

제 1 전원(13)으로 동작하는 ECL 출력 버퍼 회로 본체(3) 및 이 회로 본체의 출력단 이미터·폴로워(4)와; 상기 이미터·폴로워의 바이폴라 트랜지스터의 베이스에 채널 도전로의 일단이 접속되고, 채널 도전로의 타단은 상기 ECL 출력 버퍼 회로 본체내의 정전류원과는 별도의 정전류원(21)을 통하여 제 2 전원(12)에 접속되는 제 1 MOS 트랜지스터(22)와; 제 1 출력이 상기 제 1 MOS 트랜지스터의 게이트 입력이 되고, 제 2 출력이 상기 ECL 출력 버퍼 회로 본체의 입력이 되며, 제어 단자에 의해 상기 ECL 출력이 버퍼 회로 본체의 출력단 이미터·폴로워의 출려을 컷오프 상태로 하고자 할 경우에 상기 제 2 출력으로 상기 이미터·폴로워의 출력이 저레벨이 되도록 변화시키고, 상기 제 1 출력으로 상기 제 1 MOS 트랜지스터가 도통 상태가 되게 하여, 상기이미터·폴로워의 출력 보다 더욱 저레벨의 출력이 상기 이미터·폴로워의 출력으로서 얻어지도록 하는 제어 회로(23)를 구비하는 것을 특징으로 하는 ECL 출력 버퍼 회로.
제1항에 있어서, 상기 제어 회로(23)는 CMOS 논리부(31) 및 그 논리부의 전압 레벨을 ECL 레벨의 전압으로 변환하여 상기 제 2 출력으로 하는 레렙 변환부(32)를 구비하고, 상기 제 1 MOS 트랜지스터(22)는 상기 제 1 출력을 게이트 입력으로 하는 제 1 NMOS 트랜지스터인 것을 특징으로 하는 ECL 출력 버퍼 회로.
제2항에 있어서, 상기 CMOS 논리부(31)의 전원을 상기 제 1 전원(13)과는 별도의 제 3 전원(43)으로 하고, 상기 레벨 변환부(32)는 상기 제 2 출력의 전압 레벨을 설정하는 제 2 NMOS 트랜지스터(34)를 구비하고, 상기 제 1 및 제 2 NMOS 트랜지스터의 드레인 측에 직렬로 각각 게이트가 제 3 전원에 접속되는 제 3 및 제 4 NMOS 트랜지스터(41,42)를 삽입하는 것을 특징으로 하는 ECL 출력 버퍼 회로.
제1항에 있어서, 상기 이미터·폴로워(4)의 출력은 다른 ECL 출력 버퍼의 이미터·폴로워의 출력과 함께 버스에 의하여 와이어드·오어 접속되는 것을 특징으로 하는 ECL 출력 버퍼 회로.