JPH03201453A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH03201453A JPH03201453A JP1340815A JP34081589A JPH03201453A JP H03201453 A JPH03201453 A JP H03201453A JP 1340815 A JP1340815 A JP 1340815A JP 34081589 A JP34081589 A JP 34081589A JP H03201453 A JPH03201453 A JP H03201453A
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- semiconductor integrated
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 230000010354 integration Effects 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 2
- 230000000593 degrading effect Effects 0.000 abstract 1
- 238000012905 input function Methods 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、半導体集積回路装置に関し、さらに詳しく言
えば複数の機能ブロックの切換えを効率よく行うことが
できる半導体集積回路に関する。
えば複数の機能ブロックの切換えを効率よく行うことが
できる半導体集積回路に関する。
（ロ）従来の技術
第２図は、従来の半導体集積回路において複数の機能ブ
ロックをワイヤボンディングによって切換える方法の一
例を説明するための図であり、つの半導体チップ（２１
〉上に形成されたＥＰＲＯＭ搭載型マイコンの機能ブロ
ックとしてのデータ入出力回路（２２）及びテスト入力
回路（２３）付のデータ入出力回路〈２４〉の回路構成
を示している。
ロックをワイヤボンディングによって切換える方法の一
例を説明するための図であり、つの半導体チップ（２１
〉上に形成されたＥＰＲＯＭ搭載型マイコンの機能ブロ
ックとしてのデータ入出力回路（２２）及びテスト入力
回路（２３）付のデータ入出力回路〈２４〉の回路構成
を示している。
ところでＥＰＲＯＭ搭載型マイコンには、周知の如くワ
ンタイム型（ＥＦＲＯＭへの書込みは一度のみ可能で、
消去は不能である）と窓付型（ＥＰＲＯＭへの書込み、
消去ともに可能）とがあり、前者ではデータセキュリテ
ィの為にテスト入力回路が必要であり、後者ではそれが
不要である。
ンタイム型（ＥＦＲＯＭへの書込みは一度のみ可能で、
消去は不能である）と窓付型（ＥＰＲＯＭへの書込み、
消去ともに可能）とがあり、前者ではデータセキュリテ
ィの為にテスト入力回路が必要であり、後者ではそれが
不要である。
そこで同種のＥＰＲＯＭ搭載型マイコンの形成された半
導体チップについて前記のワンタイム型と窓付型を切換
えるためには、パッケージのり−ド端子数を減らす為に
データ入出力回路用の端子と兼用してワイヤボンディン
グで切換えていた。
導体チップについて前記のワンタイム型と窓付型を切換
えるためには、パッケージのり−ド端子数を減らす為に
データ入出力回路用の端子と兼用してワイヤボンディン
グで切換えていた。
すなわち、第２図の如く一つの半導体チ・ンプ（２１〉
上にデータ入出力回路（２２）とこのデータ入出力回路
（２２）から取り出して形成された第１のパ・メト（２
５）があり、これに隣接して同一のデータ入出力回路（
２４〉とテスト入力回路〈２３）とが配線（２６）で接
続され、この配線（２６）から取り出して形成した第２
のパッド（２７）がある。
上にデータ入出力回路（２２）とこのデータ入出力回路
（２２）から取り出して形成された第１のパ・メト（２
５）があり、これに隣接して同一のデータ入出力回路（
２４〉とテスト入力回路〈２３）とが配線（２６）で接
続され、この配線（２６）から取り出して形成した第２
のパッド（２７）がある。
このような回路構成において、窓付型の場合はフレーム
（２８）と第１のパッド（２５）とをワイヤボンディン
グで接続し、ワンタイム型の場合は、フレーム（２８〉
と第２のパッド（２７）とをワイヤボンディングで接続
することによって、両者を切換えていた。
（２８）と第１のパッド（２５）とをワイヤボンディン
グで接続し、ワンタイム型の場合は、フレーム（２８〉
と第２のパッド（２７）とをワイヤボンディングで接続
することによって、両者を切換えていた。
次に各々の場合について動作を説明する。
まず、窓付型の場合はフレーム（２８）には第１のパッ
ド（２５）が接続されているので、このフレーム（２８
）から取り出される図示していないリード端子辻、入出
力機能を有する。
ド（２５）が接続されているので、このフレーム（２８
）から取り出される図示していないリード端子辻、入出
力機能を有する。
つまり、出力ドライバー（２９）に入力されているクロ
ックφ１が高レベルの時は出力機能が有効となり、クロ
ックφ、が低レベルの時は出力ドライバー（２９〉は高
インピーダンス状態となり、入力ドライバー（３０）の
機能が有効となる。
ックφ１が高レベルの時は出力機能が有効となり、クロ
ックφ、が低レベルの時は出力ドライバー（２９〉は高
インピーダンス状態となり、入力ドライバー（３０）の
機能が有効となる。
次に、ワンタイム型の場合はフレーム（２８）には第２
のパッド（２７〉が接続されているので、このフレーム
ク２８）から取り出される図示していないリード端子は
入出力機能及びデータセキュリティの為のテスト入力機
能を有する。
のパッド（２７〉が接続されているので、このフレーム
ク２８）から取り出される図示していないリード端子は
入出力機能及びデータセキュリティの為のテスト入力機
能を有する。
つまり、テスト入力回路（２３〉の入力ドライバー（３
１）に入力されているクロックφ、が高レベルの場合に
はテスト入力機能が有効となり、φ、が低レベルの場合
には入出力回路機能が有効となる。
１）に入力されているクロックφ、が高レベルの場合に
はテスト入力機能が有効となり、φ、が低レベルの場合
には入出力回路機能が有効となる。
ここで、入力ドライバー（３１）の入力ノードはゾルア
ップ抵抗Ｒ，を介して電源電位Ｖ ｃｃに接続されてい
る。
ップ抵抗Ｒ，を介して電源電位Ｖ ｃｃに接続されてい
る。
（ハ）発明が解決しようとする課題
しかしながら前述の回路構成においては機能ブロックと
してのデータ入出力回路（２２） 、 （２４）を２つ
隣接して設けており、その一方は切換によって使用しな
いままに半導体チップ上の所要の領域を占有していた為
、集積度の向上の上での妨げとなっていた。
してのデータ入出力回路（２２） 、 （２４）を２つ
隣接して設けており、その一方は切換によって使用しな
いままに半導体チップ上の所要の領域を占有していた為
、集積度の向上の上での妨げとなっていた。
また、ワンタイム型の場合には第１のパッド〈２５）は
開放状態となっており入力ドライバー（３ｏ）の入力ノ
ードがフローティングとなることにより、入力ドライバ
ー（３０）の貫通電流が流れ集積回路の消費電流が増大
するという問題点もあった。
開放状態となっており入力ドライバー（３ｏ）の入力ノ
ードがフローティングとなることにより、入力ドライバ
ー（３０）の貫通電流が流れ集積回路の消費電流が増大
するという問題点もあった。
〈二〉課題を解決するための手段
本発明は前述の課題に鑑みてなされ、第１図に示す如く
一つの半導体チップ（１）上に形成されたＥＦＲＯＭ搭
載型マイコンにおいて、入力・出力機能のスイッチング
を制御するクロックφ１が設けられたデータ入出力回路
（２）と、データ入出力回路（２）から取り出して形成
した第１のパッド（４〉があり、データ入出力回路（２
）に隣接して入力機能のスイッチングを制御するクロッ
クφ□が設けられたテスト入力回路（６）と、テスト入
力回路（６）から取り出して形成した第２のパッド（８
）があ窓付型の場合には第１のパッド（４）とフレーム
（５）とがワイヤボンディングによって接続され、ワン
タイム型の場合には第１のパッド（４〉と第２のパッド
（８）との間の接続を行なうフムーム（５〉を介して形
成された配線としてのワイヤボンディング線を有する半
導体集積回路装置の構成により前述の課題を解決するも
のである。
一つの半導体チップ（１）上に形成されたＥＦＲＯＭ搭
載型マイコンにおいて、入力・出力機能のスイッチング
を制御するクロックφ１が設けられたデータ入出力回路
（２）と、データ入出力回路（２）から取り出して形成
した第１のパッド（４〉があり、データ入出力回路（２
）に隣接して入力機能のスイッチングを制御するクロッ
クφ□が設けられたテスト入力回路（６）と、テスト入
力回路（６）から取り出して形成した第２のパッド（８
）があ窓付型の場合には第１のパッド（４）とフレーム
（５）とがワイヤボンディングによって接続され、ワン
タイム型の場合には第１のパッド（４〉と第２のパッド
（８）との間の接続を行なうフムーム（５〉を介して形
成された配線としてのワイヤボンディング線を有する半
導体集積回路装置の構成により前述の課題を解決するも
のである。
（ホ〉作用
本発明の半導体集積回路装置の構成によれば、機能ブロ
ック回路としてのデータ入出力回路（２）とテスト入力
回路（６）と、それぞれから取り出して形成した第１の
パッド（４）と第２のパッド（８）が形成され、ワンタ
イム型の場合第１のパッド（４）と第２のパッド（８）
との間の接続を行なうフレーム（５）を介して形成され
た配線が形成されているので、従来の半導体集積回路の
如く２つのデータ入出力回路（２）を設ける必要がなく
、集積度の向上に寄与することができる。
ック回路としてのデータ入出力回路（２）とテスト入力
回路（６）と、それぞれから取り出して形成した第１の
パッド（４）と第２のパッド（８）が形成され、ワンタ
イム型の場合第１のパッド（４）と第２のパッド（８）
との間の接続を行なうフレーム（５）を介して形成され
た配線が形成されているので、従来の半導体集積回路の
如く２つのデータ入出力回路（２）を設ける必要がなく
、集積度の向上に寄与することができる。
また、第１のパッド＜４）は窓付型・ワンタイム型の両
者の場合において必ずフレーム（５〉に接続されている
ので、入力ドライバー（９）の入力ノードがフローティ
ングになることがない。そのため、入力ドライバー（９
）に貫通電流が流れることがないから集積回路の消費電
流を従来に比べて大幅に低減できる。
者の場合において必ずフレーム（５〉に接続されている
ので、入力ドライバー（９）の入力ノードがフローティ
ングになることがない。そのため、入力ドライバー（９
）に貫通電流が流れることがないから集積回路の消費電
流を従来に比べて大幅に低減できる。
（へ）実施例
以下、本発明に係る一実施例を第１図を参照して説明す
る。
る。
まず、一つの半導体チップ（１）にＥＦＲＯＭ搭載型マ
イコンが形成されており、このマイコンのデータの入出
力を制御する機能を有する一機能ブロックとしてのデー
タ入出力回路（２）が形成されている。
イコンが形成されており、このマイコンのデータの入出
力を制御する機能を有する一機能ブロックとしてのデー
タ入出力回路（２）が形成されている。
このデータ入出力回路（２）の出力ドライバー（３）に
は入力・出力機能のスイッチングを制御するクロックφ
１が入力されている。
は入力・出力機能のスイッチングを制御するクロックφ
１が入力されている。
すなわち、φ１が高レベルの時は入力・出力機能はオン
し、φ、が低レベルの時は入力・出力機能はオフする。
し、φ、が低レベルの時は入力・出力機能はオフする。
ここで、出力ドライバー（３）は、たとえばクロック型
ＣＭＯＳインバータで構成される。
ＣＭＯＳインバータで構成される。
データ入出力回路（２）からは、たとえばアルミニウム
配線層が取り出されアルミニウムによって形成された第
１のパッド（４）に接続されており、第１のパッド（４
）とフレーム〈５〉はアルミニウム線また金線によって
ワイヤボンディングされている。
配線層が取り出されアルミニウムによって形成された第
１のパッド（４）に接続されており、第１のパッド（４
）とフレーム〈５〉はアルミニウム線また金線によって
ワイヤボンディングされている。
この入出力回路に隣接して、データセキュリティの為の
テスト入力機能を有する一機能ブロックとしてのテスト
入力回路（６）が形成されている。
テスト入力機能を有する一機能ブロックとしてのテスト
入力回路（６）が形成されている。
このテスト入力回路〈６〉の入力ドライバー（７）には
テスト入力機能のスイッチングを制御するクロックφ、
が入力されている。
テスト入力機能のスイッチングを制御するクロックφ、
が入力されている。
ここで、入力ドライバー（７）はたとえばクロック型Ｃ
ＭＯＳインバータで構成される。
ＭＯＳインバータで構成される。
また、入力ドライバー、（７）の入力ノードはプルアッ
プ抵抗を介して電源電圧Ｖ。Ｃに接続されていてもよい
。
プ抵抗を介して電源電圧Ｖ。Ｃに接続されていてもよい
。
テスト入力回路からは、同様にたとえばアルミニウム配
線層が取り出され、アルミニウムによって形成された第
２のパッド（８）に接続されている。
線層が取り出され、アルミニウムによって形成された第
２のパッド（８）に接続されている。
前述の如き回路構成において、窓付型の場合には第１の
パッド（４）のみがフレームク５）とワイヤボンディン
グされているので、このフレーム（５）から取り出され
る図示していないリード端子は入出力機能を有する。
パッド（４）のみがフレームク５）とワイヤボンディン
グされているので、このフレーム（５）から取り出され
る図示していないリード端子は入出力機能を有する。
一方ワンタイム型の場合は、第１のバツドク４）と第２
のパッド（８〉の両方がフレーム（５）とワイヤボンデ
ィングされているので、このフレーム（５）から取り出
される図示していないリード端子は入出力機能及びテス
ト入力機能を有する。
のパッド（８〉の両方がフレーム（５）とワイヤボンデ
ィングされているので、このフレーム（５）から取り出
される図示していないリード端子は入出力機能及びテス
ト入力機能を有する。
ここで、第１のパッド（４）と第２のパッド（８）とが
前記半導体チップ（１〉上でアルミニウム配線層によっ
て接続され、第１のパッド（４〉がフレーム（５〉とワ
イヤボンディングされていてもよい。
前記半導体チップ（１〉上でアルミニウム配線層によっ
て接続され、第１のパッド（４〉がフレーム（５〉とワ
イヤボンディングされていてもよい。
本発明の特徴とする点は、機能ブロックとしての入出力
回路（２）とテスト入力回路（６〉と、それぞれから取
り出して形成した第１のパッド（４〉と第２のパッド（
８）が半導体チップ（１〉上に設けられ、窓付型の場合
には第１のパッド（４）のみがフレーム（５）とワイヤ
ボンディングされ、ワンタイム型の場合には第１のパッ
ド（４）と第２のパッド（８）の両方がフレーム（５）
にワイヤボンディングされることにより接続されている
ことにある。
回路（２）とテスト入力回路（６〉と、それぞれから取
り出して形成した第１のパッド（４〉と第２のパッド（
８）が半導体チップ（１〉上に設けられ、窓付型の場合
には第１のパッド（４）のみがフレーム（５）とワイヤ
ボンディングされ、ワンタイム型の場合には第１のパッ
ド（４）と第２のパッド（８）の両方がフレーム（５）
にワイヤボンディングされることにより接続されている
ことにある。
かくの如き構成によって、従来の半導体集積回路の如く
２つの入出力回路を設ける必要がなく、集積度の向上に
寄与することができる。
２つの入出力回路を設ける必要がなく、集積度の向上に
寄与することができる。
また、第１のパッド（４）は窓付型・ワンタイム型の両
者の場合において必ずフレーム（５〉に接続されている
ので、入力ドライバー（９〉の入力〕−ドがブローティ
ングになることがない。
者の場合において必ずフレーム（５〉に接続されている
ので、入力ドライバー（９〉の入力〕−ドがブローティ
ングになることがない。
そのため、入力ドライバー（９）に貫通電流が流れるこ
とがないから集積回路の消費を流を従来に比べて大幅に
低減できる。
とがないから集積回路の消費を流を従来に比べて大幅に
低減できる。
さらに、−機能ブロックとしてのデータ入出力回路（２
）にはその入出力機能のスイッチングを制御するクロッ
クφ１が設けられ、また、−機能ブロックとしてのテス
ト入力回路（６）にはそのテスト入力機能のスイッチン
グを制御するクロツクφ、が設けられているので、ワン
タイム型の場合クロックφ３．φ、をコントロールする
ことによって入出力機能またはテスト入力機能を選択す
ることができるので、一つのリード端子において複数の
機能を実現することができる。
）にはその入出力機能のスイッチングを制御するクロッ
クφ１が設けられ、また、−機能ブロックとしてのテス
ト入力回路（６）にはそのテスト入力機能のスイッチン
グを制御するクロツクφ、が設けられているので、ワン
タイム型の場合クロックφ３．φ、をコントロールする
ことによって入出力機能またはテスト入力機能を選択す
ることができるので、一つのリード端子において複数の
機能を実現することができる。
（ト）発明の効果
以上の説明からも明らかな如く、本発明の半導体集積回
路装置によれば、複数の機能ブロック回路の切換えにお
いて、不要の機能ブロック回路が設けられる場合が生じ
ないので半導体集積回路の集積度を落とすことなく効率
的に切換えを行なうことができる。
路装置によれば、複数の機能ブロック回路の切換えにお
いて、不要の機能ブロック回路が設けられる場合が生じ
ないので半導体集積回路の集積度を落とすことなく効率
的に切換えを行なうことができる。
また、各々の機能のブロック回路にはその入力または出
力機能のスイッチングを制御する信号手段が設けられて
いるので機能ブロックが他の機能ブロックと接続された
場合にもそれぞれの機能を選択することが可能である。
力機能のスイッチングを制御する信号手段が設けられて
いるので機能ブロックが他の機能ブロックと接続された
場合にもそれぞれの機能を選択することが可能である。
第１図は、本発明の半導体集積回路装置を説明する平面
図、第２図は従来の半導体集積回路装置を説明する平面
図である。
図、第２図は従来の半導体集積回路装置を説明する平面
図である。
Claims (2)
- （１）複数の機能ブロックを有する半導体集積回路装置
において、 前記機能ブロック回路ごとに、入力又は出力機能のスイ
ッチングを制御する信号手段が設けられ、 前記機能ブロック回路ごとに取り出して形成された複数
のパッドと、 前記機能ブロック回路間の所要の接続を行なう場合には
、前記パッド間の接続を行なう配線とを備えたことを特
徴とする半導体集積回路装置。 - （２）前記配線はフレームを介して形成したものである
ことを特徴とする請求項第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1340815A JPH07109843B2 (ja) | 1989-12-28 | 1989-12-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1340815A JPH07109843B2 (ja) | 1989-12-28 | 1989-12-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03201453A true JPH03201453A (ja) | 1991-09-03 |
| JPH07109843B2 JPH07109843B2 (ja) | 1995-11-22 |
Family
ID=18340549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1340815A Expired - Lifetime JPH07109843B2 (ja) | 1989-12-28 | 1989-12-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07109843B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5726601A (en) * | 1995-05-05 | 1998-03-10 | Siemens Aktiengesellschaft | Integrated circuit and method for producing the same |
| EP3522376A1 (en) * | 2018-02-02 | 2019-08-07 | Johnson Electric International AG | Integrated circuit, and motor device including the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6262552A (ja) * | 1985-09-12 | 1987-03-19 | Nec Corp | 大規模集積回路 |
| JPS6437859A (en) * | 1987-08-03 | 1989-02-08 | Nec Corp | Semiconductor integrated circuit |
-
1989
- 1989-12-28 JP JP1340815A patent/JPH07109843B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6262552A (ja) * | 1985-09-12 | 1987-03-19 | Nec Corp | 大規模集積回路 |
| JPS6437859A (en) * | 1987-08-03 | 1989-02-08 | Nec Corp | Semiconductor integrated circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5726601A (en) * | 1995-05-05 | 1998-03-10 | Siemens Aktiengesellschaft | Integrated circuit and method for producing the same |
| EP3522376A1 (en) * | 2018-02-02 | 2019-08-07 | Johnson Electric International AG | Integrated circuit, and motor device including the same |
| US10991642B2 (en) | 2018-02-02 | 2021-04-27 | Johnson Electric International AG | Integrated circuit, and motor device including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07109843B2 (ja) | 1995-11-22 |
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