KR20060041950A - 반도체 장치 및 그 제조 방법 - Google Patents

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아끼라 스즈끼
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Abstract

에칭 공정의 증가를 억제하면서, 반도체 장치의 전기적 특성의 열화를 최대한 억지 가능한 반도체 장치 및 그 제조 방법을 제공한다. 본 발명의 반도체 장치는, 반도체 기판(10)의 표면에, 제1 배리어층(12)과 알루미늄층이 적층되어 이루어지는 패드 전극층(14)이 형성되어 있는 것을 특징으로 한다. 또한, 반도체 기판(10)의 표면에는 지지 기판(16)이 접착되어 있다. 반도체 기판(10)의 이면, 및 반도체 기판(10)의 이면으로부터 제1 배리어층(12)에 도달하는 비아홀(18) 내에, 제2 배리어층(19)이 형성되어 있다. 또한, 비아홀(18) 내를 완전하게 혹은 불완전하게 매립하도록 하여, 재배선층(21)이 형성되어 있다. 재배선층(21) 상에는, 볼 형상 단자(22)가 형성되어 있다.
재배선층, 비아홀, 패드 전극층, 알루미늄층

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 2는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 3은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 4는 본 발명의 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도.
도 5는 종래예에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도.
도 6은 종래예에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도.
도 7은 종래예에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
30 : 반도체 기판
31 : 산화막
34 : 패드 전극층
37 : 레지스트층
38 : 비아홀
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 반도체 기판에 비아홀이 형성되어 이루어지는 반도체 장치 및 그 제조 방법에 관한 것이다.
종래부터, 반도체 칩의 외형 치수와 대략 동일 사이즈의 외형 치수를 갖는 칩 사이즈 패키지의 일종으로서, BGA(Ball Grip Array)형의 반도체 장치가 알려져 있다. 이 BGA형의 반도체 장치는, 땜납 등의 금속 부재로 이루어지는 볼 형상 단자를 패키지의 일 주면 상에 격자 형상으로 복수 배열하여, 패키지의 다른 쪽의 면 상에 형성되는 반도체 칩과 전기적으로 접속한 것이다.
그리고, 이 BGA형의 반도체 장치를 전자 기기에 내장할 때에는, 각 볼 형상 단자를 프린트 기판 상의 배선 패턴에 압착함으로써, 반도체 칩과 프린트 기판에 탑재되는 외부 회로를 전기적으로 접속하고 있다.
이러한 BGA형의 반도체 장치는, 측부에 돌출된 리드 핀을 갖는 SOP(Small Outline Package)나 QFP(Quad Flat Packagae) 등의 다른 형의 칩 사이즈 패키지에 비하여, 다수의 볼 형상 단자를 형성할 수 있고, 또한 소형화할 수 있다고 하는 장점을 갖는다. BGA형의 반도체 장치는, 예를 들면 휴대 전화기에 탑재되는 디지털 카메라의 이미지 센서 칩으로서의 용도가 있다. 이 예에서는, 반도체 칩의 일 주 면 상 혹은 양 주면 상에, 예를 들면 글래스로 이루어지는 지지 기판이 접착된다. 또한, 관련된 기술 문헌으로서는, 이하의 특허 문헌1을 예로 들 수 있다.
이어서, 반도체 칩에 1매의 지지 기판이 접착되어 이루어지는 경우의 종래예에 따른 BGA형의 반도체 장치 및 그 제조 방법에 대하여, 도면을 참조하여 설명한다.
도 5 내지 도 7은, 이미지 센서 칩에 적용 가능한 종래예에 따른 BGA형의 반도체 장치 및 그 제조 방법을 도시하는 단면도이다. 우선, 도 5에 도시한 바와 같이, 반도체 기판(30) 상의 표면에, 절연막, 예를 들면 산화막(31)을 개재하여 알루미늄층 또는 알루미늄 합금층으로 이루어지는 패드 전극층(34)을 형성한다. 그리고 패드 전극층(34)을 포함하는 반도체 기판(30)의 표면에, 수지층(35)을 개재하여 예를 들면 글래스로 이루어지는 지지 기판(36)을 접착한다.
이어서, 도 6에 도시한 바와 같이, 패드 전극층(34)에 대응하는 반도체 기판(30)의 이면에 개구부를 가진 레지스트층(37)을 형성하고, 이것을 마스크로 하여, 드라이 에칭을 반도체 기판(30)에 대하여 행하여, 반도체 기판(30)의 이면으로부터 패드 전극층(34)에 도달하는 비아홀(38)을 형성한다. 여기서, 상기 에칭에 의해 형성한 비아홀(38) 바닥부의 패드 전극층(34)의 일부 상에는, 에칭 시에 생성되는 알루미늄 산화물(50)(예를 들면 Al2O3 화합물)이 형성된다.
그리고, 도 7에 도시한 바와 같이, 비아홀(38) 내를 포함하는 반도체 기판(30)의 이면에 배리어층(39)을 형성한다. 또한, 배리어층(39) 상에 도금용의 시드 층(40)을 형성하고, 그 시드층(40) 상에서 도금 처리를 행하여, 예를 들면 구리(Cu)로 이루어지는 재배선층(41)을 형성한다. 또한, 재배선층(41) 상에 보호층(도시 생략)을 형성하고, 보호층의 소정 위치에 개구를 형성하여 재배선층(41)과 컨택트하는 볼 형상 단자(42)를 형성한다.
그 후, 도시하지 않았지만, 반도체 기판 및 그것에 적층된 상기 각 층을 절단하여, 개개의 반도체 칩으로 분리한다. 이렇게 해서, 패드 전극층(34)과 볼 형상 단자(42)가 전기적으로 접속된 BGA형의 반도체 장치가 형성된다.
<특허 문헌1> 일본 특허 공표2002-512436호 공보
그러나, 상기 에칭에 의해 비아홀(38)을 형성했을 때에, 그 바닥부에 형성된 알루미늄 산화물(50)은, 패드 전극층(34)의 일부 상에 형성되기 때문에, 패드 전극층(34)과 재배선층(41) 사이의 저항을 고저항에 이르게 하고 있었다. 또한, 알루미늄 산화물(50)은, 재배선층(41)에 대한 패드 전극층(34)의 피복성을 열화시키기 때문에, 재배선층(41)에 단선 등의 손상을 발생시키기 쉽게 하고 있었다. 따라서, 반도체 장치의 특성이 열화한다고 하는 문제가 발생하고 있었다.
따라서, 이 알루미늄 산화물(50)을 재차 에칭 등에 의해 제거하는 것이 생각되어지지만, 이 경우, 에칭 공정이 증가함으로써 제조 프로세스가 번잡하게 된다고 하는 문제가 발생하고 있었다.
따라서, 본 발명은, 에칭 공정을 증가시키지 않고, 전기적 특성의 열화를 최대한 억지할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 반도체 장치는, 상기 과제를 감안하여 이루어진 것으로, 반도체 칩의 표면에 형성되고, 또한 제1 배리어층과 알루미늄층 또는 알루미늄 합금층이 적층되어 이루어지는 패드 전극층과, 반도체 칩의 표면에 접착된 지지체와, 반도체 칩의 이면으로부터 제1 배리어층에 도달하는 비아홀과, 비아홀 내를 포함하는 반도체 칩의 이면에 형성되고, 또한 제1 배리어층과 접속된 재배선층을 갖는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는, 상기 구성 외에, 재배선층은, 비아홀 내를 완전하게, 혹은 불완전하게 매립하도록 하여 형성되어 있는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는, 상기 재배선층은, 도금 처리 또는 스퍼터 처리에 의해 형성되어 있다.
또한, 본 발명의 반도체 장치는, 재배선층 상에 도전 단자가 형성되어 있는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는, 비아홀 내를 포함하는 반도체 칩의 이면과 재배선층 사이에, 제2 배리어층이 형성되어 있는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 제1 배리어층과 알루미늄층 또는 알루미늄 합금층이 적층되어 이루어지는 패드 전극층을 갖는 반도체 기판을 준비하고, 반도체 기판의 표면에 지지체를 접착하는 공정과, 반도체 기판에 해당 반도체 기판의 이면으로부터 제1 배리어층에 도달하는 비아홀을 형성하는 공정과, 비아홀 내를 포함하는 반도체 기판의 이면에, 제1 배리어층과 접속하는 재배선층을 형성하는 공정을 갖는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 재배선층을 형성하는 공정에서, 재배선층은, 비아홀 내를 완전하게, 혹은 불완전하게 매립하도록 하여 형성되는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 재배선층을 형성하는 공정에서, 상기 재배선층은 도금 처리 또는 스퍼터 처리에 의해 형성되는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 공정 외에 추가적으로 재배선층 상에 도전 단자를 형성하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 공정 외에 추가적으로 비아홀 내를 포함하는 반도체 기판의 이면과 재배선층 사이에, 제2 배리어층을 형성하는 공정을 포함하는 것을 특징으로 한다.
<실시예>
이어서, 본 실시예에 따른 반도체 장치의 구조에 대하여, 도면을 참조하여 설명한다. 도 4는, 본 실시예에 따른 반도체 장치 중, 후술하는 패드 전극층이 존재하는 영역의 단면을 도시하고 있고, 개개의 반도체 칩으로 분리하기 이전의 상태를 도시하고 있다.
도 4에 도시한 바와 같이, Si로 이루어지는 반도체 기판(10)(후에 분리되어 개개의 반도체 칩으로 됨)의 표면 상에, 절연막, 예를 들면 산화막(11)을 개재하여 제1 배리어층(12) 상에 알루미늄층(13)(혹은 알루미늄 합금층)이 적층되어 이루어 지는 패드 전극층(14)이 형성되어 있다. 즉, 제1 배리어층(12)은, 반도체 기판(10)에 가까운 쪽의 층으로서 형성되어 있다.
또한, 반도체 기판(10)에는, 도시되지 않은 회로가 형성되어 있고, 패드 전극층(14)은, 상기 회로와 전기적으로 접속되어 있다. 상기 도시되지 않은 회로는, 예를 들면 CCD(Charge Coupled Device) 이미지 센서로서 형성되어 있다. 이 경우, CCD 이미지(화상)의 기준점으로 되는 옵티컬 블랙 영역이 필요해지기 때문에, 패드 전극층(14)을 구성하는 알루미늄층(13)은, 광(적외선)을 차광할 수 있는 순수한 알루미늄으로 이루어지는 것이 바람직하며, Al-Cu 층이어도 된다. 혹은, 적외선을 투과하는 실리콘(Si)을 함유하는 합금(예를 들면 Al-Si, Al-Si-Cu 등) 이외의 금속인 것이 바람직하다.
또한, 제1 배리어층(12)은, 예를 들면 티탄 나이트라이드(TiN)층인 것이 바람직하다. 혹은, 제1 배리어층(12)은, 고융점 금속층이나 그 화합물층이면, 티탄 나이트라이드층 이외의 금속으로 이루어지는 것이어도 되고, 탄탈(Ta)층, 티탄 텅스텐(TiW)층, 탄탈 나이트라이드(TaN)층 등이어도 된다.
또한, 반도체 기판(10)의 표면 상에, 수지층(15)(접착제로서 기능함)을 개재하여, 예를 들면 소정의 파장대의 광을 투과할 수 있는 글래스로 이루어지는 지지 기판(16)이 접착되어 있다. 그리고, 반도체 기판(10) 중, 패드 전극층(14)이 존재하는 영역에는, 반도체 기판(10)의 이면으로부터, 패드 전극층(14)의 제1 배리어층(12)에 도달하는 비아홀(18)이 형성되어 있다. 그리고, 이 비아홀(18) 내를 포함하는 반도체 기판(10)의 이면 상에, 비아홀(18)로부터 노출되는 반도체 기판(10)의 측벽을 절연하기 위해 형성한 절연층을 개재하여 이들을 피복하도록 하여, 제2 배리어층(19)이 형성되어 있다. 이 제2 배리어층(19)은, 예를 들면 티탄 나이트라이드층인 것이 바람직하다. 혹은, 제2 배리어층(19)은, 제1 배리어층과 마찬가지로 티탄 나이트라이드층 이외의 금속으로 이루어지는 것이어도 된다.
그리고, 제2 배리어층(19) 상에는, 도금용의 시드층(20)과, 도금 처리에 의해 성막된 재배선층(21)이 형성되어 있다. 또한, 재배선층(21) 상에 보호층(도시 생략)을 형성하고, 보호층의 소정 위치에 개구를 형성하여 재배선층(21)과 컨택트하는 볼 형상 단자(22)가 형성되어 있다. 즉, 이 볼 형상 단자(22)는, 재배선층(21), 시드층(20), 제2 배리어층(19)을 개재하여, 패드 전극층(14)과 전기적으로 접속되어 있다.
이어서, 전술한 본 실시예에 따른 반도체 장치의 제조 방법에 대하여, 도면을 참조하여 설명한다. 도 1 내지 도 4는, 본 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다. 도 1 내지 도 4는, 패드 전극층(14)이 존재하는 영역의 단면을 도시하고 있고, 개개의 반도체 칩으로 분리하기 이전의 상태를 도시하고 있다.
우선, 도 1에 도시한 바와 같이, 도시되지 않은 회로가 형성된 반도체 기판(10)(후에 분리되어 개개의 반도체칩으로 됨)의 표면 상에, 절연층, 예를 들면 산화막(11)을 개재하여, 제1 배리어층(12) 상에 알루미늄층(13) 혹은 알루미늄 합금층이 적층되어 이루어지는 패드 전극층(14)이 형성된다. 즉, 제1 배리어층(12)은, 반도체 칩(10)에 가까운 쪽의 층으로서 형성된다.
여기서, 상기 도시되지 않은 회로가, 예를 들면 CCD 이미지 센서인 경우, 패드 전극층(14)을 구성하는 알루미늄층(13)은, 순수한 알루미늄으로 이루어지는 것이 바람직하다. 그리고, 알루미늄층(13)은, 광(적외선)을 차광할 수 있는 두께(예를 들면 2㎛)로 형성되는 것이 바람직하다. 또한, 제1 배리어층(12)은, 예를 들면 티탄 나이트라이드(TiN)층인 것이 바람직하며, 본 실시예에서는 250℃의 설정 온도의 스퍼터 장치를 이용하여 티탄 나이트라이드(TiN)층을 스퍼터 형성하고 있다. 혹은, 제1 배리어층(12)은, 전술한 바와 같이 고융점 금속이나 그 화합물이면, 티탄 나이트라이드 이외의 금속으로 이루어지는 것이어도 된다.
그리고, 반도체 기판(10)의 표면 상에, 수지층(15)(접착제로서 기능함)을 개재하여, 예를 들면 글래스로 이루어지는 지지 기판(16)이 접착된다.
이어서, 도 2에 도시한 바와 같이, 반도체 기판(10)의 이면 상에서, 패드 전극층(14)이 존재하는 위치의 일부 상을 개구하는 레지스트층(17)을 형성한다. 그리고, 레지스트층(17)을 마스크로 하여 반도체 기판(10)에 대하여 에칭을 행함으로써, 반도체 기판(10)의 이면으로부터, 패드 전극층(14)의 제1 배리어층(12)에 도달하는 비아홀(18)이 형성된다. 그 때의 에칭은, 반도체 기판(10)이 실리콘(Si)으로 이루어지는 경우, 예를 들면 SF6, O2 나 C2F4, C4F8 이나 CHF3 등의 CF계 가스 등을 함유하는 에칭 가스를 이용하여 드라이 에칭에 의해 행해지는 것이 바람직하다.
여기서, 비아홀(18)의 바닥부에 위치하는 패드 전극층(14)의 면은 제1 배리어층(12)으로 되어 있기 때문에, 상기 에칭은 알루미늄층(13)에까지 미치지 않는 다. 따라서, 종래예의 반도체 장치를 도시하는 도 6에서 볼 수 있는 알루미늄 산화물(50)(예를 들면 Al2O3 화합물) 등의 산화물이 형성되지는 않는다.
이어서, 레지스트층(17)을 제거한 후, 도 3에 도시한 바와 같이, 비아홀(18) 내를 포함하는 반도체 기판(10)의 이면 상에, 이들을 피복하도록 하여 산화막 등으로 이루어지는 절연층을 형성하고, 제1 배리어층(12) 상의 절연층을 제거한 후에, 전면에 제2 배리어층(19)이 형성된다. 이 제2 배리어층(19)은, 예를 들면 티탄 나이트라이드층인 것이 바람직하며, 본 실시예에서는 200℃ 이하의 CVD 장치 내에서 CVD법으로 티탄 나이트라이드층을 형성하고 있다.
혹은, 전술한 바와 같이 제2 배리어층(19)은, 고융점 금속이나 그 화합물이면, 티탄 나이트라이드층 이외의 금속으로 이루어지는 것이어도 된다. 또한, 제2 배리어층(19)의 형성 전 혹은 형성 후에, 반도체 기판(10) 혹은 제2 배리어층(19) 상에, 볼 형상 단자(22)에 가해지는 힘을 완화시키기 위한 도시되지 않은 완충 부재를 형성해도 된다. 여기서, 제1 배리어층(12) 상의 절연층(예를 들면 산화막)을 에칭 제거할 때에 제1 배리어층(12)에 의해 알루미늄층(13)은 노출되지 않기 때문에, 알루미늄 산화물은 형성되지 않는다.
이어서, 도 4에 도시한 바와 같이, 제2 배리어층(19) 상의 전면에 재배선층(21)이 형성된다. 그 때, 우선, 제2 배리어층(19) 상의 전면에, 예를 들면 구리(Cu)로 이루어지는 도금용의 시드층(20)을 전해 도금에 의해 형성하고, 그 후, 그 시드층(20)에 대하여 무전해 도금 처리를 행함으로써, 예를 들면 구리(Cu)로 이루 어지는 재배선층(21)을 형성한다. 여기서, 재배선층(211)은, 비아홀(18) 내를 불완전하게 매립하도록 하여 형성된다. 혹은, 재배선층(21)은, 비아홀(18) 내를 완전하게 매립하도록 형성되어도 된다.
또한, 재배선층(21) 상에 보호층(도시 생략)을 형성하고, 보호층의 소정 위치에 개구를 형성한 후에 스크린 인쇄법에 의해 땜납을 인쇄하여 리플로우시킴으로써, 상기 개구 상에 볼 형상 단자(22)를 형성한다. 그리고, 도시하지 않았지만, 다이싱 라인을 따라, 반도체 기판(10) 및 그것에 적층된 각 층을 절단함으로써, 개개의 반도체 칩, 즉 본 실시예의 반도체 장치가 완성된다.
전술한 바와 같이, 본 발명의 반도체 장치 및 그 제조 방법에 따르면, 반도체 기판(10)의 표면에, 제1 배리어층(12)(예를 들면 티탄 나이트라이드층으로 이루어짐) 상에 알루미늄층(13) 혹은 알루미늄 합금층이 적층되어 이루어지는 패드 전극층(14)을 형성했다.
이에 의해, 에칭에 의해 비아홀(18)을 형성할 때에, 제1 배리어층(12)의 존재에 의해 비아홀(18)의 바닥부에 위치하는 패드 전극층(14) 상에, 알루미늄 산화물이 형성되는 것이 회피된다. 따라서, 패드 전극층(14)과 재배선층(21) 사이가 고저항으로 되는 것이 최대한 회피된다. 또한, 재배선층(21)에 단선 등의 손상의 발생을 최대한 억지할 수 있다. 그 결과, 상기 비아홀(18)의 형성에 의한 반도체 장치의 특성의 열화를 최대한 억지하는 것이 가능하게 된다. 또한, 알루미늄 산화물(50)을 제거할 필요가 없어지기 때문에, 에칭 공정을 증가시킬 필요가 없게 된다.
또한, 본 실시예에서는, 비아홀(18)을 포함하는 반도체 기판(10)의 이면에 제2 배리어층(19)을 형성했지만, 본 발명은 이것에 제한되는 것은 아니다. 즉, 본 발명은, 비아홀(18)을 포함하는 반도체 기판(10)의 이면에, 제2 배리어층(19)이 형성되지 않고, 상기 절연층을 개재하여 재배선층(21)이 형성되는 것이어도 된다.
또한, 본 실시예에서는, 재배선층(21)은, 도금 처리에 의해 형성되는 것으로 했지만, 본 발명은 이것에 제한되는 것은 아니다. 즉, 본 발명은, 도금용의 시드층(20)은 형성되지 않고, 도금 처리 이외의 방법에 의해 재배선층(21)이 형성되는 것이어도 되고, 예를 들면 알루미늄(Al) 등의 금속을 스퍼터 형성하는 것이어도 된다.
또한, 본 발명은, 볼 형상 단자(22)가 형성된 반도체 장치에 적용되는 것으로 했지만, 본 발명은 이것에 제한되는 것은 아니다. 즉, 본 발명은, 반도체 기판을 관통하는 비아홀이 형성되어 이루어지는 것이면, 볼 형상 단자가 형성되지 않는 반도체 장치에도 적용되는 것이다. 예를 들면, LGA(Land Grid Array)형의 반도체 장치에도 적용된다.
즉, 본 발명에서는 비아홀(18)을 형성하는 측의 알루미늄층(13) 상에 제1 배리어층(12)을 형성하고 있기 때문에, 비아홀 개구 시의 에칭 처리 시에 알루미늄층(13)의 표면이 오버 에칭에 의해 에칭되는 것이 억제된다. 따라서, 오버 에칭에 의해 절삭되는 양을 고려하여 알루미늄층(13)의 막 두께를 두껍게 할 필요가 없어진다.
본 발명의 반도체 장치 및 그 제조 방법에 따르면, 알루미늄층 또는 알루미늄 합금층과 제1 배리어층을 적층함으로써, 패드 전극층을 형성했다. 이에 의해, 에칭에 의해 비아홀을 형성할 때에, 종래와 같은 비아홀의 바닥부에 위치하는 패드 전극층 상에, 알루미늄 산화물이 형성되는 것이 회피된다. 따라서, 패드 전극층과 재배선층 사이가 고저항으로 되지 않게 되어, 재배선층에 단선 등의 손상의 발생을 최대한 억지할 수 있다. 그 결과, 상기 비아홀의 형성에 의한 반도체 장치의 전기적 특성의 열화를 최대한 억지하는 것이 가능하게 된다. 또한, 알루미늄 산화물을 제거하기 위한 에칭 공정이 필요없게 된다.

Claims (16)

  1. 반도체 칩의 표면에 형성되고, 또한 제1 배리어층과 알루미늄층 또는 알루미늄 합금층이 적층되어 이루어지는 패드 전극층과,
    상기 반도체 칩의 표면에 접착된 지지체와,
    상기 반도체 칩의 이면으로부터 상기 제1 배리어층에 도달하는 비아홀과,
    상기 비아홀 내를 포함하는 상기 반도체 칩의 이면에 형성되고, 또한 상기 제1 배리어층과 접속된 재배선층
    을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 재배선층은, 상기 비아홀 내를 완전하게 매립하도록 하여 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 재배선층은, 상기 비아홀 내를 불완전하게 매립하도록 하여 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 재배선층은, 도금 처리 또는 스퍼터 처리에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 재배선층 상에 도전 단자가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 배리어층은, 티탄 나이트라이드층, 티탄 텅스텐층, 탄탈 나이트라이드층, 고융점 금속층 및 그 화합물층 중 어느 하나로 이루어지는 것을 특징으로 하는 반도체 장치.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 비아홀 내를 포함하는 상기 반도체 칩의 이면과 상기 재배선층 사이에, 제2 배리어층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 제2 배리어층은, 티탄 나이트라이드층, 티탄 텅스텐층, 탄탈 나이트라이드층, 고융점 금속층 및 그 화합물층 중 어느 하나로 이루어지는 것을 특징으로 하는 반도체 장치.
  9. 제1 배리어층과 알루미늄층 또는 알루미늄 합금층이 적층되어 이루어지는 패드 전극층을 갖는 반도체 기판을 준비하고,
    상기 반도체 기판의 표면에 지지체를 접착하는 공정과,
    상기 반도체 기판에, 해당 반도체 기판의 이면으로부터 상기 제1 배리어층에 도달하는 비아홀을 형성하는 공정과,
    상기 비아홀 내를 포함하는 상기 반도체 기판의 이면에, 상기 제1 배리어층과 접속하는 재배선층을 형성하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 재배선층을 형성하는 공정에서, 상기 재배선층은, 상기 비아홀 내를 완전하게 매립하도록 하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제9항에 있어서,
    상기 재배선층을 형성하는 공정에서, 상기 재배선층은, 상기 비아홀 내를 불완전하게 매립하도록 하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 재배선층을 형성하는 공정에서, 상기 재배선층은, 도금 처리 또는 스퍼터 처리에 의해 형성되는 것을 특징으로 하는 반도체 장치.
  13. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 재배선층 상에 도전 단자를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 제1 배리어층은, 티탄 나이트라이드층, 티탄 텅스텐층, 탄탈 나이트라이드층, 고융점 금속층 및 그 화합물층 중 어느 하나로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 비아홀 내를 포함하는 상기 반도체 기판의 이면과 상기 재배선층 사이에, 제2 배리어층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 제2 배리어층은, 티탄 나이트라이드층, 티탄 텅스텐층, 탄탈 나이트라이드층, 고융점 금속층 및 그 화합물층 중 어느 하나로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
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