KR20220161331A - 가공된 템플릿들을 이용하여 금속 상호연결 층들을 형성하는 방법들 및 시스템들 - Google Patents

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KR20220161331A
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Abstract

가공된 템플릿들 상에 금속 상호연결 층들(MILs)을 형성하고 이 MIL들을 장치 기판들로 전사하는 방법들 및 시스템들이 여기에 기술되어 있다. 이 MIL들을 형성하는 "오프-디바이스" 접근은 전체 프로세스의 복잡도 및 비용을 감소시키고 또한 장치 기판들에의 손상 위험을 감소시킨다. 가공된 템플릿은 구체적으로 MIL이 장치 기판에 전사될 때 MIL을 릴리즈하도록 구성된다. 일부 예들에 있어서, 가공된 템플릿은 장벽 층들 및/또는 접착 층들을 포함하지 않는다. 일부 예들에 있어서, 가공된 템플릿은 선택적 전기도금을 보조하기 위해 전도성 부분을 포함한다. 나아가, 동일한 가공된 템플릿은 동일한 설계를 갖는, 복수의 MIL들을 형성하기 위해 재사용될 수 있다. MIL은 어닐링되거나 및/또는 가공된 템플릿 바로 위에 선택적 코발트 캡핑이 수행될 수 있다. 전사 동안, 가공된 템플릿과 장치 기판은 함께 적재되고 이후에 MIL이 템플릿에서 작업편으로 전이될 때 분리된다.

Description

가공된 템플릿들을 이용하여 금속 상호연결 층들을 형성하는 방법들 및 시스템들
이 출원서는 2020년 3월 31에 출원된, 미국 가출원 특허출원 제 63/002,573호의 35 U.S.C. §119(e) 하의 우선의 이익을 주장하고, 그 내용은 참조에 의해 어떠한 목적들에서든 그 전체가 여기에 반영된다.
전자 장치들(예. 반도체 장치들, 디스플레이들, 태양전지들, 센서들, 전자기차폐, 및 와이어 그리드 편광판들)의 제조는 미시적 수준에서, 다양한 능동 요소들(예. 다이오드들, 트랜지스터들, 레지스터들, 커패시터들, 및 인덕터들) 및/또는 수동 요소들(예. 전기 커넥터들 및 상호연결자들)을 정렬하고 상호연결하는 것을 필요로 한다. 상호연결 제조는 반도체 웨이퍼들 및 다른 기판들 상에 전기적으로 전도성 있는 물질들을 증착시킴으로서 보통 수행된다. 예를 들어, 구리와 같이, 전도성 있는 물질은 시드 층 상에 전기도금되는데, 이 시드 층은 웨이퍼 표면 상에 미리 형성되어 있다. 전기도금은 웨이퍼 표면 상의 다양한 특성들(예. 비아들 및 트렌치들)을 채운다(예. 다마신 및 듀얼-다마신 처리 중).
하지만, 이러한 종래의 프로세스들은 복수의 단계들을 필요로 하고 또한 예를 들어 상호연결들이 형성될 때, 잠재적으로 장치 기판들에 손상을 줄 수 있다. 유연하고 신장가능한 무기 전자부품들의 개발 및 전사 인쇄(transfer printing)에 있어서의 발전은 종래의 처리와 연관된 제약들의 일부를 제거한다. 구체적으로, 이러한 개발들은 유연한 기판들을 갖는 구조적 레이아웃들에 단단한 무기 반도체 물질들의 통합을 허용한다. 이 접근은 곡선 전자공학, 생체 통합 전자공학, 전자 피부기술, 과도 전자공학, 변형가능한 광전자공학 및 기타 여러 가지 많은 새로운 응용들을 가능하게 한다.
가공 템플릿들 상에 금속 상호연결 층들(metal interconnect layers, MILs)을 형성하고 이후에 장치 기판들에 이 MIL들을 전사하는 방법들 및 시스템들이 여기에 기술되어 있다. 이와 같이, 장치 기판들은 MIL 형성 동안 어떠한 처리 조건들에 노출되지 않고, 이것은 이 기판들 및 또한 MIL 형성 동작들에 새로운 옵션들을 열어 준다. 예를 들어, MIL 형성은 새로운 기판 옵션들에 손상을 줄 수도 있는 다양한 잘 정립된 반도체 처리 기술들을 사용할 수 있다. 하지만, 예를 들어, 실리콘 웨이퍼들과 같은, MIL 형성에서 사용되는 가공 템플릿들은 이 반도체 처리 기술들을 잘 견딘다.
전반적으로, MIL들을 형성하는 이러한 "오프-디바이스" 접근은 전체 프로세스의 비용 및 복잡도를 감소시키고 또한 장치 기판을 손상시킬 위험을 감소시킨다. 가공된 템플릿들은 시드 층 증착 및 전기도금(예. 선택적 전기도금)과 같은, MIL 형성 조건들을 견디도록 구체적으로 선택된다. 나아가, 가공된 템플릿들은 MIL들이 대응하는 장치 기판들로 전사될 때 MIL들을 릴리즈하도록 특별히 구성된다. 나아가, 동일한 가공된 템플릿은 동일한 설계를 갖는, 복수의 MIL들을 형성하기 위해 재사용될 수 있다. 동일한 설계의 수 개의 가공된 템플릿들은 MIL 형성 및 전사의 비동기식 작동들을 제공하기 위해 사용될 수 있다. 일부 예들에 있어서, MIL은 어닐링되거나 및/또는 작업편에 전사되기 전에 가공된 템플릿 바로 위에 선택적 코발트 캡핑이 수행된다. 전사 동안, 가공된 템플릿 및 장치 기판은 함께 적재되고 이후에 분리되어, 장치 기판에 제조된 MIL의 전사를 용이하게 한다. 일부 경우들에 있어서, 추가적인 캐리어 장치가 형성된 MIL을 템플릿에서 작업편으로 전사하기 위해 사용될 수 있다.
일부 예들에 있어서, 장치 기판에 전사하기 위해, MIL 설계를 갖는, 전사가능한 MIL을 형성하는 방법은, 가공된 템플릿 상에 시드 층을 증착시키는 단계를 포함한다. 상기 가공된 탬플릿은 상기 전사가능한 MIL의 MIL 설계에 의해 결정되는 템플릿 특성들을 포함한다. 이 방법은 또한 상기 시드 층 상의 템플릿 특성들에 상기 전사가능한 MIL을 선택적으로 전기도금하는 단계를 포함한다. 상기 가공된 템플릿에 상기 시드 층의 접착은 상기 장치 기판에 대응하는, 접착 임계치 아래이고, 이로써 상기 전사가능한 MIL의 MIL 설계를 유지하면서 상기 가공된 템플릿으로부터 상기 장치 기판으로 전사가능한 MIL을 전사하는 것을 허용하게 된다.
일부 예들에 있어서, 상기 가공된 템플릿은 베이스 물질을 포함한다. 이 예들에 있어서, 상기 시드 층은 상기 가공된 템플릿의 베이스 물질에 직접 접속(interface)한다. 일부 예들에 있어서, 상기 가공된 템플릿은 베이스 부분 및 전도성 부분을 포함한다. 상기 템플릿 특성들은 상기 베이스 부분 내에 형성된다. 상기 템플릿 특성들 중 하나 또는 그 이상은 상기 전도성 부분으로 돌출되어 상기 전도성 부분이 상기 템플릿 특성들 중 하나 또는 그 이상의 바닥들을 형성한다. 보다 상세하게, 상기 가공된 템플릿의 상기 베이스 부분은 실리콘 산화물을 포함한다. 상기 가공된 템플릿의 전도성 부분은 저저항 실리콘 웨이퍼를 포함한다.
일부 예들에 있어서, 상기 시드 층 및 상기 전사가능한 MIL은 실질적으로 유사한 물질들로부터 형성된다. 또는, 상기 시드 층 및 상기 전사가능한 MIL은 서로 다른 물질들로부터 형성된다.
일부 예들에 있어서, 상기 가공된 템플릿 상에 시드 층을 증착하기 전에, 상기 가공된 템플릿 상에 접착-제어 층(adhesion-control layer)을 형성하는 단계를 더 포함한다. 예를 들어, 상기 접착-제어 층은 상기 가공된 템플릿 상에 실리콘 산화물 층을 증착하거나 또는 상기 가공된 템플릿의 플라즈마 처리에 의해 형성된다.
일부 예들에 있어서, 상기 방법은 상기 가공된 템플릿 상에 시드 층을 증착한 후에, 상기 시드 층 상에 부분-방어 층(partial-blocking layer)을 형성하는 단계를 더 포함한다. 상기 시드 층은 상기 가공된 템플릿의 1차 평면에 실질적으로 평행한 제1 부분들, 상기 가공된 템플릿의 1차 평면에 실질적으로 수직하고 상기 제1 부분들 사이에서 연장되는 제2 부분들을 포함한다. 상기 부분-방어 층은 상기 시드 층의 제1 부분들을 덮는다. 상기 시드 층의 제2 부분들은 상기 부분-방어 층이 없고 상기 부분-방어 층을 증착한 후에 노출된 채 남아 있다. 상기 전사가능한 MIL은 상기 부분-방어 층 상이 아닌 상기 시드 층의 제2 부분들 상에 선택적으로 전기도금된다.
일부 예들에 있어서, 상기 가공된 템플릿으로부터 상기 MIL을 전사하는 단계를 더 포함한다.
또한 전사가능한 금속 상호연결 층(MIL)을 장치 기판에 통합하는 방법이 제공된다. 일부 예들에 있어서, 상기 방법은 상기 장치 기판 상에 접착 층을 형성하는 단계; 및 가공된 템플릿으로부터 상기 장치 기판으로 상기 전사가능한 MIL을 전사하는 단계를 더 포함한다. 이 전사 단계는, 상기 전사가능한 MIL을 포함하는 상기 가공된 템플릿, 및 상기 접착층을 포함하는 상기 장치 기판을 적재하는 단계에 의해 수행되고, 이로써 상기 전사가능한 MIL은 상기 접착 층에 접촉한다. 상기 전사 단계는, 또한 상기 전사가능한 MIL이 상기 장치 기판 상의 접착 층에 의해 유지되면서 그리고 상기 전사가능한 MIL이 상기 가공된 템플릿에 의해 설정된 상기 장치 기판 상에 MIl 설계를 유지할 때 상기 장치 기판으로부터 상기 가공된 템플릿을 분리하는 단계를 포함한다.
일부 예들에 있어서, 상기 접착층은 HMDS(hexamethyldisilazane), Ti-프라임, 및 디페닐실란디올-유도체들, 또는 디페닐실란디올 중 적어도 하나를 포함한다. 일부 예들에 있어서, 상기 접착층은 대략 0.5 nm와 10000 nm 사이의 두께를 가진다.
일부 예들에 있어서, 상기 가공된 템플릿과 상기 전사가능한 MIL은 시드 층을 더 포함하는 스택을 형성한다. 상기 전사가능한 MIL을 상기 가공된 템플릿으로부터 상기 장치 기판으로 전사한 후에, 상기 전사가능한 MIL은 상기 시드 층에 의해 덮인다. 이 예들에 있어서, 상기 방법은, 상기 전사가능한 MIL을 상기 가공된 템플릿으로부터 상기 장치 기판으로 전사한 후, 상기 전사가능한 MIL의 시드 층을 제거하는 단계를 더 포함하고, 이로써 상기 전사가능한 MIL을 노출하게 된다.
일부 예들에 있어서, 상기 전사가능한 MIL 상에 선택적인 캡핑 층(selective capping layer)을 형성하는 단계를 더 포함하고, 이로써 상기 장치 기판은 상기 선택적 캡핑 층이 없이 남아 있게 된다.
또한 MIL을 형성하고 상기 MIL을 장치 기판에 전사하기 위한 가공된 템플릿이 제공된다. 상기 가공된 템플릿은 베이스 부분 및 상기 베이스 부분으로 돌출되고 상기 MIL의 MIL 설계에 의해 결정되는, 템플릿 특성들을 포함한다. 상기 템플릿 특성들은 상기 MIL을 수신하도록 구성된다. 상기 템플릿 특성들의 표면은 상기 가공된 템플릿에 상기 MIL의 접착은 상기 장치 기판에 대응하는, 임계치 아래가 되도록 구체적으로 선택되고, 이로써 상기 MIL이 상기 가공된 템플릿으로부터 상기 장치 기판으로 전사되는 것을 허용하게 된다.
일부 예들에 있어서, 상기 가공된 템플릿은 상기 템플릿 특성들의 표면을 형성하는, 실리콘 산화물을 포함한다. 일부 예들에 있어서, 상기 가공된 템플릿은 장벽 층(barrier layer)이 없다. 일부 예들에 있어서, 상기 가공된 템플릿은 베이스 부분 및 전도성 부분을 포함하여 상기 템플릿 특성들이 상기 베이스 내부에 형성되고 상기 전도성 부분까지 선택적으로 돌출된다. 예를 들어, 상기 가공된 템플릿의 베이스 부분은 실리콘 산화물을 포함하고, 상기 가공된 템플릿의 전도성 부분은 저저항 실리콘 웨이퍼를 포함한다.
도 1a는 장치에 MIL을 통합하는 것이 이어지는, "오프-디바이스" MIL 형성에 대응하는, 전체 프로세스 흐름도의 대략도이다.
도 1b 내지 도 1d는 MIL 형성, 전사, 및 장치에의 통합에 사용되는 다양한 툴들 및 부품들의 대략도들이다.
도 2는 일부 예들에 따라, 장치 기판에 전사하기 위한 MIL을 형성하는 방법에 대응하는 프로세스 흐름도이다.
도 3a 내지 도 3d는 일부 예들에 따라, 도 2의 방법의 다양한 처리 단계들의 대략적인 도면들이다.
도 3e 내지 도 3j는 일부 예들에 따라, 도 2의 방법의 다양한 처리 단계들의 대략적인 도면들이다.
도 3k는 주사형 전자 현미경(scanning electron microscope, SEM)이고 도 3l은 도 3e 내지 도 3j에 도시된 작동 단계들에 따라 형성된, 장치 기판 상의 MIL의 광학 이미지들이다.
도 4a 내지 도 4d는 일부 예들에 따라, 도 2의 방법의 다양한 처리 단계들의 대략적인 도면들이다.
도 4e 내지 도 4f 및 도 4g 내지 도 4h 각각은 일부 예들에 따라, 도 2의 방법의 다양한 처리 단계들의 대략적인 도면들이다.
도 5는 일부 예들에 따라, 장치 기판에 MIL을 통합하는 방법에 대응하는 프로세스 흐름도이다.
도 6a 내지 도 6g는 도 5의 방법의 다양한 단계들을 보여준다.
도 7a는 도 7a 내지 도 7e에 도시된 MIL을 제조하는 데 사용되는 가공된 템플릿의 사진이다.
도 7b는 가공된 템플릿으로부터 MIL을 제거하고 장치 기판 상에 위치시킨 후 시드 층을 제거하기 전에, 도 7a의 가공된 템플릿을 이용하여 제조되는, MIL의 사진이다.
도 7c는 시드 층을 제거한 후, 도 7b의 MIL의 사진이다.
도 7d 및 도 7e는 도 7c에 도시된 MIL의 두 부분들의 더 확대된 사진들이다.
도 8a 및 도 8b는 다른 광학 배율들에서 접착 테이프 상에 전사된 상호연결층의 광학적 이미지들을 보여준다.
도 9a 및 도 9b는 접착 테이프 표면 상의 MIL의 광학적 이미지 및 이 샘플을 위한 표면 프로파일 측정을 보여준다.
도 9c 및 도 9d는 이 샘플을 위한 표면 프로파일 측정의 다른 이미지를 보여준다.
이하의 상세한 설명에 있어서, 제시된 개념들의 철저한 이해를 제공하기 위해 많은 구체적인 상세사항들이 설명되어 있다. 일부 예들에 있어서, 제시된 개념들은 이 구체적인 상세사항들 모두 또는 일부를 제외하고 실행된다. 다른 예들에 있어서, 잘 알려진 프로세스 작동들은 기술된 개념들을 불필요하게 모호하게 하지 않도록 상세하게 설명되지 않았다. 일부 개념들은 구체적인 예들과 관련하여 설명될 것이지만, 이 예들은 한정하고자 하는 것은 아님이 이해되어야 한다.
도입
MIL들은 반도체 칩들, 태양전지들, 디스플레이들, 유연한 전자제품들 등과 같은, 다양한 전자 및/또는 관련 장치들에 사용된다. 예를 들어, 수십 억 개의 트랜지스터들 외에, 고급 칩은 복수의 수준들에 위치되고 또한 트랜지스터들과 다른 부품들을 서로 상호연결하는, 수십 마일의 금속 상호연결들을 포함한다. 칩 성능은 주로, 이 MIL들을 통한 신호들 및 전력 전송에 달려 있다. 종종, MIL은 칩 또는 다른 전자 장치들에 있어서 제한 구성요소가 된다.
통상적으로, MIL들은 장치들 위에 바로 형성된다. 이 "온-디바이스(on-device)" 접근은 이 장치들을 상호연결하기 위해 MIL을 형성하는 동안 장치들에 많은 다양한 프로세스 단계들이 수행되는 것을 필요로 한다. 첫째로, 각 처리 단계는 전체 장치 비용을 증가시킨다. 둘째로, 이 단계들 중 대부분은 가혹하고 험난한 환경들 및 조건들을 수반하는데, 이것은 잠재적으로 최종 장치들에 손상을 줄 수 있다. 이 단계들 중 일부 예들은 식각, 연마, 고온 어닐링 또는 소결 등을 포함한다. 일부 예들에 있어서, 이 단계들은 예를 들어 유전체 층들에 있어서 에어-갭 기술과 같은, 다양한 종류의 장치들에 MIL들의 적용을 제한한다.
제안된 방법들 및 시스템들은 MIL들을 형성하고, 이어서 이 금속 상호연결 층들을 장치 기판들에 전사하기 위해, 가공된 템플릿들(engineered templates)을 이용한다. 이 MIL들은 전사가능한 MIL들로 지칭될 수 있다. 구체적으로, MIL은 먼저 가공된 템플릿 상에 형성되는데, 이것은 MIL 설계에 따라 결정되는 템플릿 특성들(features)을 포함한다. 일단 형성된 후, MIL은 장치 기판에, 예를 들어 장치 기판 상의 구체적으로 지정된 위치에 전사되어 이 장치 기판에 접착된다. MIL 설계 및 MIL의 전사 위치는 기판 상의 장치들의 위치에 의해 결정된다. 이 "오프-디바이스(off-device)" 접근으로, 장치 기판은 MIL을 형성하기 위해 사용되는 환경들 및 조건들에 종속되지 않는다. 이 "오프-디바이스" 접근은 장치 기판 및 기판 위에 위치되는 다른 부품들의 무결성(integrity)을 보존할 뿐만 아니라 처리 비용을 절약하는 데 도움을 준다.
도 1a는 "오프-디바이스" MIL 형성에 이어 MIL를 장치에 통합하는 것에 대응하는, 전체 프로세스 흐름도(100)의 대략도이다. 구체적으로, 흐름도(100)는 2 개의 분리된 프로세스들, 즉 MIL 형성(방법(110)) 및 MIL 회로 통합(방법(150))을 포함한다. 일부 예들에 있어서, 장치는 복수의 MIL들을 포함할 수 있다. 이로써, MIL 형성 프로세스는 블록(111)으로 대략적으로 도시된 바와 같이 여러 번 수행될 수 있다. 동시에, 동일한 설계의 수 개의 가공된 템플릿들은 MIL 형성 및 전사의 비동기식 작동들을 제공하는 데 사용될 수 있다.
도 1b 내지 도 1d는 MIL 형성, 전사, 및 장치에의 통합을 위해 사용되는 다양한 구성요소들의 대략적인 도면들이다. 구체적으로, 도 1b는 가공된 템플릿(210)을 이용해 형성되는, MIL(250)을 갖는 가공된 템플릿(210)을 보여준다. 도 1b는 또한 장치 기판(290)에 MIL(250)을 전사하기 전에 장치 기판(290)을 보여준다. 가공된 템플릿(210)을 이용해 MIL(250)을 형성하는 다양한 예들은 도 2를 참조하여 이하에서 설명된다. 일부 예들에 있어서, 장치 기판(290)은 접착층(292)을 포함한다.
도 1c는 장치 기판(290)에 또는 보다 상세하게 장치 기판(290)의 접착층(292)에, 접착된 가공된 템플릿(210)과 MIL(250)을 보여준다. 가공된 템플릿(210)과 접착층(292)은 장치 기판(290)에의 MIL(250)의 접착이 가공된 템플릿(210)에 비해 더 큰 이러한 방식으로 구성된다. 따라서, 도 1d에 대략적으로 도시된 바와 같이, 가공된 템플릿(210)이 장치 기판(290)으로부터 분리될 때, MIL(250)은 장치 기판(290) 상에 남아 있고 그리고 가공된 템플릿(210)으로부터 분리된다. 이 점에서, 가공된 템플릿(210)은 다른 MIL을 형성할 준비가 되어 있다.
MIL 형성 프로세스(방법들(110)) 및 MIL 장치 통합(방법들(150))은 다양한 엔티티들에 의해 수행될 수 있음에 유의해야 한다. 따라서, 회로 설계의 다양한 측면들은 적어도 하나의 엔티티 또는, 일부 예들에 있어서 양자 모두에 알려져 있지 않을 수 있다. "오프-디바이스" 접근에 의해 제공되는 정보 분리는 추가적인 이점들을 제공한다.
MIL 형성 예들
도 2는 일부 예들에 따라, 장치 기판(290)으로 전사하기 위해, MIL(250)을 형성하는 방법(110)에 대응하는 프로세스 흐름도이다.
일부 예들에 있어서, 방법(110)은 가공된 템플릿(210)을 제조하는 단계(도 2의 블록(112))을 포함하는데, 이것은 선택적 작동이다. 가공된 템플릿(210)은 베이스 부분(214) 및 템플릿 특성들(template features, 212)을 포함한다. 템플릿 특성들(212)은 MIL(250)의 설계에 의해 결정된다. 베이스 부분(214)은 실리콘 또는 실리콘 산화물로부터 형성될 수 있다(예. 실리콘 또는 실리콘 산화물 웨이퍼). 다른 예들에 있어서, 베이스 부분(214)은 플라스틱 또는 유전체 물질로부터 형성되어, 플레이트 또는 필름으로 배치된다. 전반적으로, 베이스 부분(214)은 이하에서 더 자세히 설명되는 바와 같이, 패터닝 및 MIL 형성 기술에 적절하다.
일부 예들에 있어서, 가공된 템플릿(210)은 많은 표준 반도체 작동들을 지원하는 데 사용되는, 실리콘 웨이퍼이다. 다른 예들에 있어서, 가공된 템플릿(210)은 MIL(250)을 형성할 때 또한 MIL(250)을 장치 기판들에 전사할 때 롤투롤 처리(roll-to-roll processing)를 위해 사용되는, 롤이다.
템플릿 특성들(212)은 베이스 부분(214)의 표면의 준비(예. 연마, 세척), 포토레지스트 층의 증착, 원하는 패턴(MIL 설계에 대응하는)의 리소그래피적 노출, 포토레지스트 층의 인화, 포토레지스트의 인화되지 않은 영역들의 세척 및 개구부들의 세척, 원하는 깊이로 개구부들에 있어서의 템플릿의 식각, 잔존 포토레지스트의 세척(예. 애싱(ashing)) 및 형성된 패턴 및 템플릿 표면의 세척에 의해 형성될 수 있다. 이 프로세스는 듀얼 다마신 구조들을 위해 반복될 수 있는데, 이것은 트렌치들 및 비아들 모두를 포함할 수 있다. 더 진보된 프로세스 단계들은 식각 정지 층들의 형성을 포함할 수 있다.
베이스 부분(214) 상의 템플릿 특성들(212)의 패턴은 MIL 패턴의 거울상임에 유의해야 한다. 이와 같이, MIL(250)은, 형성되기만 하면, 거울상으로 장치 기판에 직접 전사를 위해 준비된다. 또는, MIL(250)은 예를 들어 일시적인 기판 상에 중간 보조 전사(intermediate assisted transfer)를 이용해, 직접 이미지로서 2-단계 전사를 위해 준비된다.
일부 예들에 있어서, 템플릿 특성들(212)은 예를 들어 도 4e 내지 도 4f에 대략적으로 도시된 바와 같이, MIL(250)의 장치 기판(290)에의 전사능력을 향상시키기 위해 1차원이 아닌 형태들(예. L형, S형, 또는 T형)을 가진다. 구체적으로, 형태들은 MIL(250)과 장치 기판(290) 사이의 접촉 면을 증가시키기 위해 선택되고 이로써 MIL(250)과 장치 기판(290) 사이의 접착 결합을 증가시키고 또한 가공된 템플릿(210)이 제거될 때 MIL(250)이 장치 기판(290) 상에 완전히 남아 있게 됨을 보장한다.
일부 예들에 있어서, 템플릿 특성들(212)은 사다리꼴 및/또는 삼각 형태들을 가지는데, 이것은 예를 들어 도 4g 내지 도 4h에 대략적으로 도시되어 있는 바와 같이, MIL(250)의 장치 기판(290)에의 전사능력을 향상시키기 위해 가공된 템플릿(210)의 외부(접촉) 표면으로 개방되어 있다.
가공된 템플릿(210)의 일 예가 도 3a에 도시되어 있다. 가공된 템플릿(210)은 면 표면(face surface, 211)을 갖는 베이스 부분(214)을 포함한다. 가공된 템플릿(21)은 또한 베이스 부분(214)으로 돌출되고 또한 면 표면(211)으로부터 멀리 있는 복수의 템플릿 특성들(212)을 포함한다. 템플릿 특성들(212)은 가공된 템플릿(210)을 이용해 형성되는, MIL(250)의 설계/패턴에 대응한다. 템플릿 특성들(212)은 특성 표면들(213)에 의해 정의된다.
가공된 템플릿(210)의 다른 예는 도 4a에 도시되어 있다. 이 예에 있어서, 가공된 템플릿(210)은 베이스 부분(214) 및 전도성 부분(216)을 포함한다. 이 예에 있어서, 템플릿 특성들(212)은 베이스 부분(214) 내에 형성되고 전도성 부분(216)까지 선택적으로 돌출된다. 보다 상세하게, 전도성 부분(216)은 도 4a에 도시된 바와 같이 템플릿 특성들(212) 중 적어도 일부의 바닥들을 형성한다. 전도성 부분(216)은 이하에서 더 설명되는 바와 같이, MIL(250)을 형성할 때 템플릿 특성들(212)의 전자주입(electrofilling)을 보조하기 위해 사용된다.
일부 예들에 있어서, 가공된 템플릿(210)의 베이스 부분(214)은 실리콘 이산화물, 실리콘, 플라스틱, 유전체, 및 다른 유사한 물질들 중 적어도 하나를 포함한다. 동일한 또는 다른 예들에 있어서, 가공된 템플릿(210)의 전도성 부분(216)은 저저항 (도핑된) 실리콘 중 적어도 하나를 포함한다.
일부 예들에 있어서, 방법(110)은 접착-제어 층(215)을 가공된 템플릿(210)의 표면 상에 형성하는 단계(도 2의 블록(114))를 포함한다. 종래의 장치들 및 기술들에서 사용되는 장벽 층들 및 접착-촉진 층들과는 달리, 접착-제어 층(215)은 가공된 템플릿(210)과 시드 층(220)과 같은, 가공된 템플릿(210) 상에 형성되는 다른 층들 사이에 접착을 감소시키는 데 사용된다. 이 접착 감소는 MIL(250)이 가공된 템플릿(210)으로부터 분리될 때 MIL(250)의 무결성을 유지하는 데 도움을 준다. 일부 예들에 있어서, 접착-제어 층(215)은 실리콘 산화물 층을 가공된 템플릿(210) 상에 증착하는 것에 의해 및/또는 가공된 템플릿(210)의 플라즈마 처리에 의해 형성된다.
일부 예들에 있어서, 방법(110)은 예를 들어 도 3b 및 도 4b에 대략적으로 도시된 바와 같이, 가공된 템플릿(210) 상에 시드 층(220)을 증착하는 단계(도2의 블록(116))를 포함한다. 상기에서 언급된 바와 같이, 가공된 템플릿(210)은 MIL(250)의 설계에 의해 결정된 템플릿 특성들(212)을 포함한다. 시드 층(220)은 등각(conformal)이고 베이스 부분(214)의 면 표면(211) 및 특성 표면(213) 모두를 덮는다. 시드 층(220)은 물리적 기상 증착(physical vapor deposition, PVD) 기술을 이용해 형성될 수 있다. 예를 들어, 50 에서 100 nm의 두께를 갖는 구리 층은 시드 층(220)으로 사용될 수 있다. 일부 예들에 있어서, 시드 층(220)과 MIL(250)은 실질적으로 유사한 물질들로 형성된다. 이 개시를 위해, 용어 "실질적으로 유사한"은 20% 원자(20% atomic)보다 더 작거나 또는 심지어 10% 원자보다 더 작은 조성의 편차들을 지칭한다. 예를 들어, 시드 층(220) 및 MIL(250) 모두는 구리로 형성된다. 또는, 시드 층(220) 및 MIL(250)은 다른 물질들로 형성된다. 이 예들에 있어서, 시드 층(220)과 MIL(250)의 조성은 20% 원자보다 더 많이 다르다. 예를 들어, 시드 층(220)은 구리로 형성되는 한편 MIL(250)은 금으로 형성된다.
일부 예들에 있어서, 시드 층(220)은 가공된 템플릿(210)의 베이스 물질(예. 실리콘 이산화물) 바로 위에 이에 접촉하여 형성된다. 이 개시를 위해, "베이스 물질"은 구조의 부피의 적어도 90%가 베이스 물질로부터 형성되도록 구조의 주요 물질로서 정의된다. 베이스 물질과 시드 층 간의 직접 접촉, 다시 말하면, 시드 층(220)과 가공된 템플릿(210) 사이에 중간 층들(예. 확산 방지 층들, 접착 층 등)이 없다. 이후에 장치들의 일부가 되는, 종래의 기판들과 달리, 가공된 템플릿(210)은 재사용 툴이고 전자 장치들로 통합되지 않는다. 그러므로, (예를 들어 가공된 템플릿(210)으로의 금속 확산에 의한, 가공된 템플릿(210)의) 베이스 물질의 오염과는 관련이 없다.
유사하게, 시드 층(22)과 가공된 템플릿(210) 사이의 강한 결합들과는 관련이 없다. 사실상, 시드 층(22)과 가공된 템플릿(210) 사이 및 이후에 시드 층(220) 상에 형성되거나 및/또는 이에 통합되는 MIL(250)과 가공된 템플릿(210) 사이의 접착 강도는, 가공된 템플릿(210)으로부터 장치 기판(290)까지의 전사를 허용하기 위해 MIL(250)과 장치 기판(290) 사이보다 작아야 한다.
가공된 템플릿(210) 상에, 즉 가공된 템플릿(210)과 시드 층(220) 사이에, 특정 층(예. 접착-제어 층(215))을 형성하는 것에 의해 MIL(250)과 가공된 템플릿(210) 사이의 접착 강도를 제어하기 위해 특별히 고려될 수 있다. 일부 예들에 있어서 가공된 템플릿(210) 상의, 즉, 가공된 템플릿(210)과 시드 층(220) 사이의 특정 층들은 금속(구리)의 무전자 증착(electroless deposition)을 촉진시키기 위해 형성될 수 있고 PVD 시드 층은 무전자 구리 시드 층 형성에 의해 교체될 수 있다.
일부 예들에 있어서, 방법(110)은 예를 들어 도 3g에 대략적으로 도시된 바와 같이, 부분-방어 층(230)을 시드 층(220) 상에 형성하는 단계(블록(118))를 포함한다. 이 예들에 있어서, 시드 층(220)은 가공된 템플릿(210)의 주 평면(217)에 실질적으로 평행한, 제1 부분들(221)을 포함한다. 시드 층(220)은 또한 가공된 템플릿(210)의 주 평면(217)에 실질적으로 수직이고 제1 부분들(221) 사이에서 연장되는, 제2 부분들(222)을 포함한다. 부분-방어 층(230)은 시드 층(220)의 제1 부분들(221)을 덮는다. 시드 층(220)의 제2 부분들(222)은 부분-방어 층(230)이 없고 부분-방어 층(230)을 증착하고 MIL(250)을 증착하기 전에 노출된 채 남아 있다. 이 예들에 있어서, MIL(250)은 예를 들어 도 3h에 대략적으로 도시된 바와 같이, 부분-방어 층(230) 상이 아닌, 시드 층(220)의 제2 부분들(222) 상에 선택적으로 전기도금된다.
일부 예들에 있어서, 방법(110)은 템플릿 특성들(212)에 MIL(250)을 선택적으로 전기도금하는 단계(도 2의 블록(120))를 포함한다. 도 3c, 도 3h, 및 도 4c는 MIL(250)로 템플릿 특성들(212)을 적어도 부분적으로 채운 가공된 템플릿(210)을 보여준다. 일부 예들에 있어서, 예를 들어 도 3c 및 도 4c에서, 템플릿 특성들(212)은 MIL(250)로 완전히 채워져 있다. 이 예들에 있어서, 템플릿 특성들(212)의 폭은 MIL 트레이스들의 폭을 정의한다. 또는, 예를 들어 도 3h에서, 템플릿 특성들(212)은 MIL(25)로 부분적으로 채워져 있다. 이 예에 있어서, 전기도금 조건들(예. 시간, 전류, 농도 등)은 MIL 트레이스들의 폭을 정의한다. 일부 예들에 있어서, (MIL(250)로 채워지지 않은) 템플릿 특성들(212)의 잔존 부분들은 예를 들어 도 3i에 대략적으로 도시된 바와 같이, 이후에 층간 유전체 물질로 채워진다. 전반적으로, 이 다른 예들은 예를 들어 도 3k 및 도 3l에 도시된 바와 같이, 훨씬 좁아진 MIL 트레이스들을 생성할 수 있다.
상기에서 언급된 바와 같이, MIL(250)과 가공된 템플릿(210) 사이의, 또는 보다 상세하게, 시드 층(220)과 가공된 템플릿(210) 사이의 접착 강도는 MIL(250)과 장치 기판(290) 사이의 접착 강도보다 더 작아야 한다. 이 접착 강도 차는 전사 동안 MIL(250)의 무결성을 보전하면서 가공된 템플릿(210)으로부터 장치 기판(290)으로의 MIL(250)의 전사를 허용한다. 전반적으로, 가공된 템플릿(210)에의 MIL(250)의 접착 강도는 장치 기판(290)에 대응하는, 설정 임계치 아래에 있다.
일부 예들에 있어서, 방법(110)은 가공된 템플릿(210) 상에 MIL(250)을 어닐링하는 단계(도 2의 블록(128))를 포함한다. 어닐링은 증착된 물질의 입자 구조를 향상시킴으로써 금속(구리) 상호연결들의 품질을 개선시키는 데 사용된다.
일부 예들에 있어서, 방법(110)은 선택적인 캡핑(블록(129))을 수행하는 단계를 포함한다. 이 작동은 선택사항이다. 캡핑 층(260)의 일 예는 도 3c에 도시되어 있다. 캡핑 층(260)은 MIL(250) 상에만 형성됨에 유의해야 한다. 이 예에 있어서, MIL(250) 사이에서 연장되는 시드 층(220)의 일 부분은 캡핑 층(260)이 없이 남아 있다. 캡핑 층(260)은 MIL(250)의 장치 기판에의 접착을 개선시키는 데 도움을 줄 수 있는데, 이것은 도 5를 참조하여 이하에서 설명된다.
방법(110)의 최종 산물은 MIL(250)과 가공된 템플릿(210)을 포함하는 조립체일 수 있음에 유의해야 한다. 가공된 템플릿(210)은 MIL(250)을 장치 기판에 전사하기 전에 MIL(250)을 지지하는 데 사용되는데, 이것은 다른 엔티티에 의해 다른 방법으로 수행될 수 있다. 하지만, 당업자라면 MIL(250)이 가공된 템플릿(210)으로부터 제거될 때, 가공된 템플릿(210)은 동일한 설계를 갖는, 다른 MIL을 형성하기 위해 방법(110)에서 재사용될 수 있음을 이해할 것이다. 이 가공된 템플릿(210)의 재사용은 도 3d, 도 3j, 및 도 4d에 대략적으로 도시되어 있다.
MIL들의 장치 기판들에의 통합의 예
도 5는 일부 예들에 따라, MIL(250)을 장치 기판(290)에 통합하는 방법(150)에 대응하는 프로세스 흐름도이다. 방법(150)은 전체 작업편 표면에 대해서(예. 장치 기판(290)과 가공된 템플릿(210)의 일치) 뿐만 아니라 장치 기판(290)의 선택된 부분에 대해서(예. 반도체 장치들의 경우에 있어서 다이) 수행될 수 있다. 예를 들어, 하나의 장치 기판(290)은 다른 위치들에서 복수의 MIL들을 수신할 수 있다. 상기에서 언급된 바와 같이, 방법(150)은 독립적으로 그리고 방법(110)과는 다른 엔티티에 의해 수행될 수 있고 이로써 더 감소된 비용, 단순화된 통합, 제한된 설계 공유, 및 상호연결들 및 층간 유전체 물질들을 위해 사용가능한 물질들의 넓은 범위를 허용한다.
일부 예들에 있어서, 방법(150)은 예를 들어 도 6b에 대략적으로 도시된 바와 같이, 장치 기판(290) 상에 접착 층(292)을 형성하는 단계(블록(160))를 포함한다. 접착 층(292)은 HMDS (hexamethyldisilazane), Ti-프라임(Ti-Prime) 및 디페닐실란디올-유도체(diphenylsilanediol-derivatives, AR 300-80)과 같은 접착 촉진기들 중 적어도 하나를 포함한다. HMDS는 기상-증착되거나 또는 가열된 웨이퍼들(80-150℃) 상에 질소 린스가 적용된 후 이어서 웨이퍼 표면에 단층으로 HMDS가 화학적으로 결합된다. 디페닐실란디올은 용매 혼합물에 용해되고 스핀 코팅에 의해 적용된다. 후속하는 베이킹 단계(160-180℃)에서, 실리콘-유기 화합물은 녹아서 얇은 접착-촉진 필름을 형성한다. 접착 층(292)은 대략 0.5 nm와 50 nm 사이의 두께를 가진다.
일부 예들에 있어서, 접착 층(292)은 이중 작용기(double functional groups)를 갖는 물질을 포함하고, 제1 작용기는 기판 물질(실리콘)에 대한 높은 친화성을 가지고 제2 작용기는 상호연결 물질에 대한 높은 접착력을 제공한다. 이러한 물질들의 예들 중 하나는 MPTS((3-Mercaptopropyl)trimethoxysilane)이다.
접착 층(292)은 선택사항이고 일부 예들에 있어서 MIL(250)은 장치 기판(290)의 대부분에 직접 접촉함에 유의해야 한다. 다른 예들에 있어서, 접착 층은 가공된 템플릿(210)과 MIL(250)의 조립체 상에 형성될 수 있다. 더 구체적인 예들에 있어서, 접착 층은 MIL(250) 상에 선택적으로 형성된다(예. 상기에서 설명된 캡핑 층과 유사하게).
일부 예들에 있어서, 방법(150)은 MIL(250)을 가공된 템플릿(210)으로부터 장치 기판(290)으로 직접 전사하는 단계(블록(162))를 포함한다. 예를 들어, 이 전사 작동은 MIL(250)을 포함하는 가공된 템플릿(210), 및 접착 층(292)을 포함하는 장치 기판(290)을 적재하는 단계를 수반할 수 있고, 이로써 MIL(250)은 접착 층(292) 또는, 장치 기판(290)에 직접 접촉한다. 이 스택은 도 6b에 대략적으로 도시되어 있다. 이 적재 작동 동안, MIL(250)은 장치 기판(290)에 접착된다. 상기에서 언급된 바와 같이, MIL(250)과 장치 기판(290) 사이의 접착 강도는 MIL(250)과 가공된 템플릿(210) 사이의 접착 강도보다는 더 크다. 보다 상세하게, MIL(250)과 장치 기판(290) 사이의 접착 강도는 적어도 시드 층(220)이 MIL(250)과 가공된 템플릿(210) 사이에 위치될 때 시드 층(220)과 가공된 템플릿(210) 사이의 접착 강도보다 더 크다.
전사 작동은 이후에 MIL(250)은 장치 기판(290) 상에 접착 층(292)에 의해 유지되면서 가공된 템플릿(210)을 장치 기판(290)으로부터 분리하는 단계로 진행된다(상기에서 설명된 접착 강도의 차이 때문에). 작동의 이 부분은 도 6c에 대략적으로 도시되어 있다. 이 전사 작동 후, MIL(250)은 장치 기판(290) 상으로 돌출된다. 이 전사 방법에 있어서, 원하는 MIL 패턴은 거울상으로 변환되고, 또한 가공된 템플릿(210)에 있어서의 비아 구조들은 패턴 전사 후 위로 돌출되는 것이 고려된다.
일부 예들에 있어서, 방법(150)은 예를 들어 중간 전사 층(intermediate transfer layer, ITL)을 이용해, MIL(250)을 가공된 템플릿(210)으로부터 장치 기판(290)으로 전사하는 단계(블록(161))을 포함한다. ITL은 접착 코팅을 갖는 유연하거나 또는 단단한 기판을 포함한다. 일부 예들에 있어서, ITL의 접착은 장치 기판(290)의 접착보다 더 낮도록 선택된다. 다른 예들에 있어서, ITL은 예를 들어 UV 광 및/또는 열의 적용에 의해 제공되는 접착 강도 편차를 갖는, 제어되는 접착 강도를 갖는 물질들로부터 선택된다. MIL(250)과 ITL 사이의 접착 강도는 MIL(250)이 가공된 템플릿(210)으로부터 ITL로 전사될 때 최고일 수 있고, 이후에 ITL에서 장치 기판(290)으로 전사되면서 상당히 감소된다. 이 MIL 전사 방법에 있어서, 템플릿 패턴은 장치 기판(290) 상의 원하는 MIL 패턴과 동일하다(거울상이 아님).
일부 예들에 있어서, 방법(150)은 예를 들어 도 6d에 대략적으로 도시된 바와 같이, MIL(250)으로부터 시드 층(220)을 제거하는 단계(블록(164))를 포함한다. 시드 층 제거는 습식 식각 또는 건식 식각을 수반할 수 있다. 식각 프로세스는 선택적 전극 위치 후 적용가능하고, 이것은 필드 영역에 금속 증착을 방지한다. 이 예들에 있어서, MIL(250) 사이(라인들 사이)에 원치 않는 물질은 매우 얇고(예. 시드 층 두께) MIL(250)의 두께에 영향을 미치기 전에 쉽게 제거될 수 있다.
일부 예들에 있어서, 방법(150)은 상호연결 성능을 개선시키기 위해 특정 물질로 전사된 MIL을 코팅하는 단계(블록(166))를 포함한다. 이러한 개선들의 일 예는 구리 선들의 선택적 코발트 코팅이고, 이것은 또한 선택적 캡핑으로 지칭될 수 있다. 코발트 캡핑은 상호연결들에 있어서 구리의 전기이동(electromigration)을 감소시키고, 또한 유전체 층들로 구리 확산을 방지한다. 코발트 캡핑은 예를 들어 무전기 증착 프로세스에 의해 MIL(250) 상에 선택적으로 형성된다. 캡핑 층(260)의 일 예는 도 6e에 도시되어 있다.
일부 예들에 있어서, 방법(150)은 MIL(250)이 장치 기판(290) 상에 배치될 때, MIL(250) 상에 층간 유전체(interlayer dielectric, ILD)을 형성하는 단계(블록(170)을 포함한다. ILD(270)의 일 예는 도 6f에 도시되어 있다. MIL 전사 후 두번째 단계로서, ILD 형성은, (a) 필요하다면 이하의 CMP 단계로 실리콘 산화물 코팅; (b) 층간 접촉 영역들을 개방하기 위해 원하는 두께로 스핀-온 유전체 제조; (c) 로우-k 물질 증착; (d) 에어-갭 구조들의 형성과 같은, 다양한 방법들 및 구조들을 이용하는 것을 가능하게 한다.
일부 예들에 있어서, 장치 기판(290)은 예를 들어 도 6g에 대략적으로 도시되어 있는 바와 같이, 전도성 특성들(294)을 포함한다. 이 예들에 있어서, 전도성 특성들(294)은 이 특성들 중 적어도 일부에서 전기적 연결들을 형성하기 위해 MIL(250)의 특성들과 정렬된다. 보다 상세한 예들에 있어서, MIL(250)은 2 개의 장치 기판들 사이에 배치되고, 그 각각은 전도성 특성들을 포함하고, 예를 들어 전도성 특성들(294)을 갖는 장치 기판(290) 및 추가적인 전도성 특성들(293)을 갖는 추가적인 장치 기판(291)일 수 있다. 이 예들에 있어서, MIL(250)의 적어도 일부 전도성 특성들은 예를 들어 도 6g에 대략적으로 도시된 바와 같이, 전도성 특성들(294)의 적어도 서브셋 및 추가적인 전도성 특성들(293)의 적어도 서브셋 모두와 전기적 연결들을 형성할 수 있다.
MIL 형성 및 전사의 실험적 증명의 예들
다양한 실험들이 가공된 템플릿들 상에 MIL들을 형성하고 이 MIL들을 장치 기판으로 전사하는 방법의 실행가능성을 보여주기 위해 수행되었다. 일 실험에 있어서, 템플릿은 리소그래피 프로세스를 이용해 SEMI 854 패턴 구조들을 식각하는 것에 의해 200 nm 실리콘 산화물 웨이퍼(베이스) 상에 형성되었다. 75 nm 두께 구리 시드 층이 PVD 프로세스를 이용해 증착되었다. 구리 시드 층은 부분-방어 층을 가지고 필드 영역들에서 선택적으로 코팅되었는데, 이것은 또한 보호제(protective agent)로 지칭될 수 있다. 이 보호제는 이 보호제에 의해 덮인 영역들 내에서 구리의 전기화학적 증착을 방지하고 또한 "트렌치만" 증착한다. 템플릿은 제한된 2 인치 직경 표면 영역들 상에 구리의 전기화학적 증착이 수행되었다. 구리의 시드 층은 증착의 종료시 적어도 부분적으로 반대 극성의 적용에 의해 (MIL들 특성들 사이) 식각되었다. 이 시드 층 제거는 하층 템플릿 표면의 노출로 귀결되었다.
도 7a는 이 실험에 사용된 가공된 템플릿의 사진이다. MIL 템플릿은 이 사진에 도시되지 않았다. 도 7a는 가공된 템플릿 상의 두 영역들(D1 및 D2)을 확인하는데, 이것들은 다른 설계들을 가진다. 도 7b는 도 7a의 가공된 템플릿을 이용해 제조된, MIL의 사진이다. 구체적으로 도 7b는 가공된 템플릿으로부터 MIL을 제거한 후 장치 기판 상에 MIL을 위치시킨 MIL을 보여주는데, 이것은 이 예에 있어서 투명한 플라스틱 필름이다. 도 7b에 도시된 MIL은 여전히 시드 층을 가지고 있다. 도 7c는 시드 층을 제거한 후, 도 7b의 MIL의 사진이다. 도 7c는 MIL의 다른 특성들 간의 명백한 분리를 보여준다. 나아가, 도 7c 또한 도 7a에서 확인된 가공된 템플릿 상의 영역들에 대응하는, 두 영역들(D1 및 D2)을 확인한다. 가공된 템플릿의 다른 설계들은 MIL의 대응하는 특성들에서 볼 수 있다. 도 7d 및 도 7e는 도 7c에 도시된 MIL의 두 부분들의 더 높은 배율 사진들이다.
도 8a 및 도 8b는 다른 광학적 배율들에서 접착 테이프 표면 상에 전사된 MIL의 광학적 이미지들을 보여준다. 구리 시드 층은 (전사 전에) 이 MIL로부터 제거되었고, 도 8b는 명확하게 분리된 구리 선들을 보여준다. 이 이미지는 유연한 기판 상에 마이크론 크기 범위에서 MIL의 수용가능한 품질을 확인한다.
도 9a는 접착 테이프 표면 상의 MIL의 광학적 이미지이다. 도 9b는 레이저 공촛점 현미경(laser confocal microscope)에 의해 획득된, 대응하는 표면 프로파일이다. 구리의 시드 층은 전사 전에 MIL로부터 제거되지 않았다. 도 9c는 접착 테이프 표면 상의 다른 MIL의 광학적 이미지이다. 도 9d는 레이저 공촛점 현미경에 의해 획득된, 대응하는 표면 프로파일이다. 이 데이터는 또한 유연한 기판 상에 마이크론 크기 범위에서 MIL 형성의 좋은 품질을 시연한다.
결론
상기의 개념들은 명확한 이해를 위해 상세하게 기술되었으나, 일부 변경들 및 변형들은 첨부된 청구항들의 범위 내에서 구현될 수 있음이 명백하다. 프로세스들, 시스템들, 및 장치를 구현하는 많은 다른 방식들이 있음에 유의해야 한다. 따라서, 본 예들은 설명을 위한 것이고 한정하고자 하는 것이 아님이 고려되어야 한다.

Claims (20)

  1. 장치 기판에 전사하기 위한, MIL 설계를 갖는, 전사가능한 금속 상호연결 층(metal interconnect layer, MIL)를 형성하는 방법에 있어서,
    가공된 템플릿 상에 시드 층을 증착시키는 단계, 상기 가공된 탬플릿은 상기 전사가능한 MIL의 MIL 설계에 의해 결정되는 템플릿 특성들을 포함하고; 및
    상기 시드 층 상의 템플릿 특성들에 상기 전사가능한 MIL을 선택적으로 전기도금하는 단계를 포함하고,
    상기 가공된 템플릿에 상기 시드 층의 접착은 상기 장치 기판에 대응하는, 접착 임계치 아래이고, 이로써 상기 전사가능한 MIL의 MIL 설계를 유지하면서 상기 가공된 템플릿으로부터 상기 장치 기판으로 전사가능한 MIL을 전사하는 것을 허용하게 되는, 방법.
  2. 제 1 항에 있어서, 상기 가공된 템플릿은 베이스 물질을 포함하고, 상기 시드 층은 상기 가공된 템플릿의 베이스 물질에 직접 접속하는, 방법.
  3. 제 1 항에 있어서,
    상기 가공된 템플릿은 베이스 부분 및 전도성 부분을 포함하고,
    상기 템플릿 특성들은 상기 베이스 부분 내에 형성되고,
    상기 템플릿 특성들 중 하나 또는 그 이상은 상기 전도성 부분으로 돌출되어 상기 전도성 부분이 상기 템플릿 특성들 중 하나 또는 그 이상의 바닥들을 형성하는, 방법.
  4. 제 3 항에 있어서,
    상기 가공된 템플릿의 상기 베이스 부분은 실리콘 산화물을 포함하고,
    상기 가공된 템플릿의 전도성 부분은 저저항 실리콘 웨이퍼를 포함하는, 방법.
  5. 제 1 항에 있어서, 상기 시드 층 및 상기 전사가능한 MIL은 실질적으로 유사한 물질들로부터 형성되는, 방법.
  6. 제 1 항에 있어서, 상기 시드 층 및 상기 전사가능한 MIL은 서로 다른 물질들로부터 형성되는, 방법.
  7. 제 1 항에 있어서, 상기 가공된 템플릿 상에 시드 층을 증착하기 전에, 상기 가공된 템플릿 상에 접착-제어 층을 형성하는 단계를 더 포함하는, 방법.
  8. 제 7 항에 있어서, 상기 접착-제어 층은 상기 가공된 템플릿 상에 실리콘 산화물 층을 증착하거나 또는 상기 가공된 템플릿의 플라즈마 처리에 의해 형성되는, 방법.
  9. 제 1 항에 있어서, 상기 가공된 템플릿 상에 시드 층을 증착한 후에, 상기 시드 층 상에 부분-방어 층을 형성하는 단계를 더 포함하고,
    상기 시드 층은 상기 가공된 템플릿의 1차 평면에 실질적으로 평행한 제1 부분들, 상기 가공된 템플릿의 1차 평면에 실질적으로 수직하고 상기 제1 부분들 사이에서 연장되는 제2 부분들을 포함하고,
    상기 부분-방어 층은 상기 시드 층의 제1 부분들을 덮고,
    상기 시드 층의 제2 부분들은 상기 부분-방어 층이 없고 상기 부분-방어 층을 증착한 후에 노출된 채 남아 있고,
    상기 전사가능한 MIL은 상기 부분-방어 층 상이 아닌 상기 시드 층의 제2 부분들 상에 선택적으로 전기도금되는, 방법.
  10. 제 1 항에 있어서, 상기 가공된 템플릿으로부터 상기 MIL을 전사하는 단계를 더 포함하는, 방법.
  11. 전사가능한 금속 상호연결 층(MIL)을 장치 기판에 통합하는 방법에 있어서,
    상기 장치 기판 상에 접착층을 형성하는 단계; 및
    가공된 템플릿으로부터 상기 장치 기판으로 상기 전사가능한 MIL을 전사하는 단계를 더 포함하고, 이 전사 단계는,
    상기 전사가능한 MIL을 포함하는 상기 가공된 템플릿, 및 상기 접착층을 포함하는 상기 장치 기판을 적재하는 단계, 이로써 상기 전사가능한 MIL은 상기 접착층에 접촉하고, 및
    상기 전사가능한 MIL이 상기 장치 기판 상의 접착층에 의해 유지되면서 그리고 상기 전사가능한 MIL이 상기 가공된 템플릿에 의해 설정된 상기 장치 기판 상에 MIl 설계를 유지할 때 상기 장치 기판으로부터 상기 가공된 템플릿을 분리하는 단계에 의하는, 방법.
  12. 제 11 항에 있어서, 상기 접착층은 HMDS(hexamethyldisilazane), Ti-프라임, 및 디페닐실란디올-유도체들, 또는 디페닐실란디올 중 적어도 하나를 포함하는, 방법.
  13. 제 11 항에 있어서, 상기 접착층은 대략 0.5 nm와 10000 nm 사이의 두께를 가지는, 방법.
  14. 제 11 항에 있어서,
    상기 가공된 템플릿과 상기 전사가능한 MIL은 시드 층을 더 포함하는 스택을 형성하고,
    상기 전사가능한 MIL을 상기 가공된 템플릿으로부터 상기 장치 기판으로 전사한 후에, 상기 전사가능한 MIL은 상기 시드 층에 의해 덮이고,
    상기 방법은, 상기 전사가능한 MIL을 상기 가공된 템플릿으로부터 상기 장치 기판으로 전사한 후, 상기 전사가능한 MIL의 시드 층을 제거하는 단계를 더 포함하고, 이로써 상기 전사가능한 MIL을 노출하게 되는, 방법.
  15. 제 11 항에 있어서, 상기 전사가능한 MIL 상에 선택적인 캡핑 층을 형성하는 단계를 더 포함하고, 이로써 상기 장치 기판은 상기 선택적 캡핑 층이 없이 남아 있게 되는, 방법.
  16. 금속 상호연결 층(MIL)을 형성하고 상기 MIL을 장치 기판에 전사하기 위한 가공된 템플릿에 있어서,
    베이스 부분;
    상기 베이스 부분으로 돌출되고 상기 MIL의 MIL 설계에 의해 결정되는, 템플릿 특성들, 상기 템플릿 특성들은 상기 MIL을 수신하도록 구성되고, 상기 템플릿 특성들의 표면은 상기 가공된 템플릿에 상기 MIL의 접착은 상기 장치 기판에 대응하는, 임계치 아래가 되도록 구체적으로 선택되고, 이로써 상기 MIL이 상기 가공된 템플릿으로부터 상기 장치 기판으로 전사되는 것을 허용하게 되는, 가공된 템플릿.
  17. 제 16 항에 있어서, 상기 가공된 템플릿은 상기 템플릿 특성들의 표면을 형성하는, 실리콘 산화물을 포함하는, 가공된 템플릿.
  18. 제 16 항에 있어서, 상기 가공된 템플릿은 장벽 층이 없는, 가공된 템플릿.
  19. 제 16 항에 있어서, 상기 가공된 템플릿은 베이스 부분 및 전도성 부분을 포함하여 상기 템플릿 특성들이 상기 베이스 내부에 형성되고 상기 전도성 부분까지 선택적으로 돌출되는, 가공된 템플릿.
  20. 제 19 항에 있어서, 상기 가공된 템플릿의 베이스 부분은 실리콘 산화물을 포함하고, 상기 가공된 템플릿의 전도성 부분은 저저항 실리콘 웨이퍼를 포함하는, 가공된 템플릿.
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