JP4970593B2 - 極薄チップパッケージング - Google Patents

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Description

本発明は電子部品パッケージングに関し、より詳細にはチップパッケージングに関する。
可能な限りより多くのチップをより小さなスペース内に実装できることが長い間望まれてきた。その結果、最近の種々の集積技術の開発に至っている。
かかる集積手法の１つが、図１に示され、第１ダイ１０２を第２ダイ１０４上に直接取り付けることを含む。この手法は、上側ダイ１０２と下側ダイ１０４との相互間の直接通信を可能にする。さらに、両チップ１０２，１０４は、配線パターン１０８を介してチップに接続されているボンディングワイヤ１０６を用いて外部接続される。この手法はより小さいパッケージをもたらす一方で、２つのチップが同じサイズかほぼ同じサイズの場合、場合によっては、どちらか一方のダイにワイヤボンディングパッド１１０を配置する十分なスペースが取れない可能性があるという問題も生ずる。さらに、例えば、マルチチップ−マルチチップ構造においてこの２チップユニットを上下に幾つか重ねることにより、マルチチップに対して、この手法を用いることは、ボンディングワイヤ１０６の使用を前提にすると、困難かつ高価である。
別の集積手法は図２に示され、ソルダボール２０２とフリップチップ実装法を用いて２ダイスタックを外部接続させている。この手法はワイヤボンディング手法よりも安価であり、一部のマルチチップ−マルチチップ構造（図３）をより簡単に安価で実現できる。しかし、２つのチップが同じサイズかほぼ同じサイズの場合、どちらか一方のダイにソルダボールパッドを配置する十分なスペースが取れない可能性があり、この集積方法も上記と同じ問題を抱える。
その上さらに、マルチチップ（図３）のスタックプロセスは各ダイを極めて薄くすることを必要とし、はんだバンプパッドを含むチップ１０４に取り付けられることになるチップ１０２の高さは、ソルダボールバンプ２０２自体の高さよりも低くなる。マルチチップ−マルチチップスタックの全高もまた、標準パッケージ内に収まるように低くしなければならないであろうという現実は、問題をさらに悪化させる。それには、極めて薄いウェハまたはダイを数多く取り扱うことと、その後これらの薄いウェハの両面に処理を行うことが必要となる。その結果、特にソルダボール２０２を極めて薄い断片に装着する場合、歩留まりの悪化とダイの損傷の重大なリスクが発生する。
さらに別の集積方法は図４に示され、２つのダイを相互接続するとともに外部へ接続する配線要素として機能できる「インターポーザ」４０２として知られる受動素子（ｐａｓｓｉｖｅ ｄｅｖｉｃｅ）が用いられる。この手法では、インターポーザは、通常、ワイヤボンディングまたははんだバンプ接続を収容するのに十分な大きさに作ることができるので、２つのダイ４０４，４０６のサイズが同じか近いかの問題を排除できる利点を有する。しかし、インターポーザも一般的に重大な欠点を有する。例えば、インターポーザは、通常、複雑で高価になりがちな全く新しい部品（付属配線４０８を伴うインターポーザ）の製作を必要とする。その上、典型的なインターポーザによる方法では、極めて薄いウェハのハンドリングまたはそれら極めて薄いウェハの両面処理の問題を排除できないため、上記の歩留まりの低下および損傷増加のリスクが残る。さらに、インターポーザは一般的に非常に厚く、そのためインターポーザが貫通接続４０８を有する場合であっても、２つのダイ間の接続の長さが長くなり、チップ−チップ間接続の電気的性能が悪化し得る。
インターポーザによる方法もまた、マルチチップ−マルチチップスタック生成（図５）における上記問題を解消しない。
さらに、かかる方法では、能動素子（ａｃｔｉｖｅ ｄｅｖｉｃｅｓ）を含むチップのバイアの使用が必要となる可能性があり、用例によっては、バイアが回路領域を占有するか、歩留まり低下リスクを増大させるか、またはその両影響を及ぼすため望ましくない。
その上さらに、スタックに第３「チップ」を付加するためには、２つのチップしか持たない方法に比べて個々のチップをそれぞれさらに薄くする必要があるので、さらに歩留まりの低下と損傷のリスクが増す。
従って、現在利用可能な上記方法が提起する問題および／またはリスクを負わないパッケージング手法が求められている。
発明者は、上記プロセスに存在する問題を低減また排除するチップ集積プロセスを発明した。
特定の変形に応じて、本手法は以下の利点のうちの１つ以上をもたらす：任意のサイズの２つのチップとともに使用できること；最終的なスタック高さを極めて薄くして、マルチチップ−マルチチップ構造の生成を可能にすること；能動チップ内のバイア形成の必要性を排除できること；ダイ貫通バイアを形成する必要性を完全に（つまり、ダイがデバイスを含むか否かに拘らず）排除できること；特別に生成されたインターポーザチップの必要性を排除できること；厚くて安定したプラットフォーム（土台）を含むこと；個々のダイの両面処理を施す必要性を排除できること；および、インターポーザの貫通バイア構造により課される電気的な余分な「負荷」なしで、微細で高密度の接続の使用をさらに可能にすること。
一変形例はパッケージング方法を含む。この方法は、第１チップを安定したベースに取り付けること、安定ベース上の位置に接点パッドを形成すること、第１チップの面を電気的に絶縁するように媒体を安定ベース上に適用すること、媒体上に電気経路を形成すること、第２チップを第１チップに取り付けてアセンブリ（組立）を形成すること、および安定ベースを除去することを含む。
別の変形例は、互いに電気的に接続される少なくとも２つのチップと、少なくとも１つの接点パッドと、接点パッドからチップのうちの少なくとも一方のチップ上の接点まで延在する導電経路と、平坦化媒体と、平坦化媒体上のコーティング材とを有すパッケージを含む。
本明細書に記載された１つ以上の変形例を使用することにより、本明細書で説明する１つ以上の利点を得ることができる。本明細書で説明する利点および特長は、代表的な実施例から得られる多くの利点および特長の内の僅かでしかなく、本発明の理解を助けるために提示するに過ぎない。言うまでもなく、それらは特許請求の範囲によって定義される本発明を制限したり、特許請求の範囲の均等物を制限したりするものと解釈すべきではない。例えば、これら利点のいくつかが相互に矛盾し、単一の実施例に同時にあてはまらないことがある。同様に、いくつかの利点が本発明の一の態様にあてはまるものの、他の態様にはあてはまらない場合がある。従って、特長および利点についてこの概要が、均等を判定する際の手掛かりになると考えるべきではない。本発明の更なる特長および利点は、以下の説明、図面、および特許請求の範囲から明らかになろう。
図１は、ワイヤボンディング外部接続を有するチップスタックを非常に簡易的な形式で示す。
図２は、ソルダボール外部接続を有するチップスタックを非常に簡易的な形式で示す。
図３は、チップオンチップスタックを非常に簡易的な形式で示す。
図４は、インターポーザ使用チップスタック手法を非常に簡易的な形式で示す。
図５は、インターポーザ使用のマルチチップ−マルチチップスタックを非常に簡易的な形式で示す。
図６は、開始点としての使用に適した安定ベース例を非常に簡易的な形式で示す。
図７は、サポートコーティングを適用（ａｐｐｌｙ）した後の安定ベース例を非常に簡易的な形式で示す。
図８は、サポートコーティングに開口を形成した後の安定ベース例の拡大部分を非常に簡易的な形式で示す。
図９は、サポートコーティングの開口であったところの内側にパッドを形成した後の安定ベース例の拡大部分を非常に簡易的な形式で示す。
図１０は、拡大部分用第１チップを全て安定ベースに取り付けた後の安定ベース例の拡大部分を非常に簡易的な形式で示す。
図１１は、第１チップの表面まで平坦化した後の安定ベース例の拡大部分を非常に簡易的な形式で示す。
図１２は、一部の領域で平坦化媒体を除去して少なくともパッド本体を露出させた後の安定ベース例の拡大部分を非常に簡易的な形式で示す。
図１３は、接点形成後の安定ベース例の拡大部分を非常に簡易的な形式で示す。
図１４は、第２チップを取り付けた後のアセンブリの拡大部分を非常に簡易的な形式で示す。
図１５は、コーティング材を付加した後の図１４の複雑なアセンブリを非常に簡易的な形式で示す。
図１６は、安定ベースを除去した後の図１５の複雑なアセンブリを非常に簡易的な形式で示す。
図１７は、導電性ボンディング材を付加した後の図１６の複雑なアセンブリを非常に簡易的な形式で示す。
図１８は、図１５の複雑なアセンブリからダイシングした後の２つの個別パッケージユニットを非常に簡易的な形式で示す。
図１９は、接点形成後の安定ベース例の拡大部分を非常に簡易的な形式で示す。
図２０は、第２チップを取り付けてより複雑なアセンブリを形成した後のアセンブリの拡大部分を非常に簡易的な形式で示す。
図２１は、上記のようにコーティング材を付加した後の図２０の複雑なアセンブリを非常に簡易的な形式で示す。
図２２は、上記のように安定ベースを除去した後の図２１の複雑なアセンブリを非常に簡易的な形式で示す。
図２３は、上記のように導電性ボンディング材を付加した後の図２２の複雑なアセンブリを非常に簡易的な形式で示す。
図２４は、上記のようにの図２２の複雑なアセンブリからダイシングした後の２つの個別パッケージユニットを非常に簡易的な形式で示す。
図２５は、第１の系列の手法による個別パッケージユニットをソルダボールバンプを介してインターポーザのパッドに外部接続する変形例を非常に簡易的な形式で示す。
図２６は、第１の系列の手法による個別パッケージユニットをワイヤボンディング接続により何らかの他のエレメントに外部接続する変形例を非常に簡易的な形式で示す。
図２７は、第２の系列の手法による個別パッケージユニットをソルダボールバンプを介してインターポーザのパッドに外部接続する変形例を非常に簡易的な形式で示す。
図２８は、第２の系列の手法による個別パッケージユニットをワイヤボンディング接続により何らかの他のエレメントに外部接続する変形例を非常に簡易的な形式で示す。
ここで、本手法を２つの簡易化した例示の主要実施変形例を参照して説明する。第１の簡易化した例示の実施系列は図６乃至図１８に示され、スタック内の最初のチップがその上にスタックされるチップよりも規模が小さい、サイズの異なる２つのチップのスタックを収納するチップパッケージの創成を含む。第２の簡易化した例示の実施系列は、スタック内の最初のチップがその上にスタックされるチップよりも規模が大きい、サイズの異なる２つのチップのスタックを収納するチップパッケージの創成を含む。これら２つの主要実施例が用いられるのは、それらが、サイズが同じチップを含む場合を含めた他の全ての例を範囲内に含めることができる２つの極端な状態を示しているからである。
簡略にするために、本手法の理解に関係するステップだけを説明することに注意されたい。従って、説明のステップから別のステップに行くまでに実行すべき追加の単純な中間ステップが存在することもある。しかしながら、それら中間ステップは当業者には自明である。例えば、記載したようにステップには特定領域に金属を堆積することが含まれてもよい。その記載から、プロセスへの明白な言及がなくても、それが移行を達成するための必要条件または唯一の方法である場合、任意の好適な既知の中間プロセスを使用できることは理解できよう。例えば、ある変形例は、フォトレジストの適用、パターン形成、金属堆積、フォトレジスト除去、および必要に応じて、表層除去を含んでもよい。別の変形例は、無電解めっきまたは電気めっきとそれによるパターン形成、シード層形成等を含んでもよい。このように、特に明示的に提示しない限り、プロセスのある段階からプロセスの別の段階へ移行させる任意の既知の方法が使用でき、許容できることは言うまでもない。
プロセスは、プロセスの大部分において安定ベースとしての役割を果たす一片の材料から始まるが、その材料は後で除去される。特定の実施によっては、このベースは複数の異なる物質のいずれかであってもよく、それは、例えば、エッチングプロセスにより後に除去できるシリコンウェハ、または、ガラス、サファイア、水晶、ポリマー等の材料であり、それら材料に関連する特徴は、ｉ）ベースとして使用される材料が、後述の処理ステップに耐え得る十分な剛性と安定性とを有すること、およびｉｉ）化学作用、物理作用、熱作用（あるいはそれらの組合せ）または何らかの他の処理による除去を、プロセスが含むか否かに拘らず、その段階まで作り上げたパッケージに損傷を与えない技術を用いて、プロセスにおいて、必要に応じて材料が除去できることである。
この材料の目的は、主として処理ステップ中、機械的サポートを提供することにより上記の薄いウェハのハンドリングの問題を解消することである。「薄い」構成要素が含まれるという点で、それらはチップレベルで取り扱われるが、一方で主要ステップは依然としてウェハレベルで実行することを可能にするからである。
有利なことに、本手法を通して、米国特許出願第１１／３２９，４８１号，１１／３２９，５０６号，１１／３２９，５３９号，１１／３２９，５４０号，１１／３２９，５５６号，１１／３２９，５５７号，１１／３２９，５５８号，１１／３２９，５７４号，１１／３２９，５７５号，１１／３２９，５７６号，１１／３２９，８７３号，１１／３２９，８７４号，１１／３２９，８７５号，１１／３２９，８８３号，１１／３２９，８８５号，１１／３２９，８８６号，１１／３２９，８８７号，１１／３２９，９５２号，１１／３２９，９５３号，１１／３２９，９５５号，１１／３３０，０１１号および１１／４２２，５５１号に記載される接点の形成および技術の使用する技術は、引用により全て本明細書に組み込まれ、用いることができ、チップ貫通バイアは本明細書に記載する技術の一部である必要はなくても、またそれらの技術は互換性が無いことはなくても、結果として、実施によっては使用できる。
寸法は実寸ではなく、説明のため、具体的な寸法が提示されている場合であっても見易さの都合上、大幅に変形させてあることを踏まえた上で、図面を参照しながらプロセスの説明を行う。
図６は、開始点としての使用に適した安定ベース６００の例を非常に簡易的な形式で示す。この例での安定ベース６００の例は、直径が約３００ｍｍで厚さ８００μｍのシリコンウェハである。
先ず、サポートコーティング７０２の薄層を、例えば約０．５μｍの厚さで、安定ベース６００の表面７０４に適用（ａｐｐｌｙ）する。後で安定ベース６００の除去に用いられる方法に応じて、後述のように、サポートコーティング７０２の材料は、後工程でエッチング停止材の機能を果たす材料、後続ステップで付加されることになるチップおよび接続を損傷させることなく安定ベース６００の滑らかな除去を最終的に可能にする剥離層としての機能を果たす材料、または両機能を果たす材料として選択できる。
特定の実施に応じて、サポートコーティング７０２は、酸化物または他の誘電材料、ポリマー、金属、堆積半導体材料、またはそれらの組合せとすることができる。
一変形例では、サポートコーティング７０２は、処理が終了したときにその場に残ることになる単なるエッチング停止材として用いられる。
別の変形例では、サポートコーティング７０２は、エッチング停止材として用いられて、後続の処理ステップで除去される。
さらに別の変形例では、サポートコーティング７０２は、エッチングにより、続いて堆積される部分（後で詳細に説明する）から安定ベース６００を分離させる剥離層として用いられる。
さらに別な実施例では、サポートコーティング７０２は組合せになる。組合せの例では、例えば、金属をエッチング停止材として付加して、次に誘電材料を堆積させて、後述する後続ステップで生成される接続パッドの最終処理終了後の短絡を防ぐことができる。この特定例の場合、エッチング停止材として用いられる金属が最終的に除去される一方で、誘電材料は結果として残ることになる。
図７は、サポートコーティング７０２を適用した後の安定ベース６００の例を非常に簡易的な形式で示す。この例の説明において、サポートコーティング７０２は誘電材料とする。
次に、サポートコーティング７０２の最終接続パッドが配置される領域に開口８０２を形成する。開口８０２がサポート材料を貫通して、開口８０２内に生成される最終接点が安定ベース６００の除去後に接触可能となるようにする。
特定の実施に応じて、使用する特定のサポートコーティング７０２に適した方法を用いて開口を生成できる。
図８は、サポートコーティング７０２に開口８０２を形成した後の安定ベース６００の例の拡大部分８００を非常に簡易的な形式で示す。この例の説明において、開口はパターン形成およびエッチングにより生成されたものとする。
次に、最終接点用のパッド９０２を形成する。特定の実施変形例によっては、パッド９０２は従来のはんだ接続またはワイヤボンディング接続パッドに適したサイズと材料にすることができ、または、例えば、金スタッドバンプ、銅ピラー、あるいははんだ端末付き銅ピラー、金被覆銅、もしくは合金等の好適な金属の組合せとともに先に記載の援用出願で説明されるような、ポスト−ペネトレーション接続または他の接続とともに使用するのに適した他の種類の接続接点に適した材料で生成できる。さらに、図１７に関連して後述するように、その層には、プロセス中において後で単独で配置する必要がないように導電性ボンディング材を組み込むこともできる。
図９は、サポートコーティング７０２の開口８０２であった箇所の内側にパッド９０２を形成した後の安定ベース６００の例の拡大部分を非常に簡易的な形式で示す。図示のように、パッド９０２は、銅パッド本体９０６の下に横たわる金堆積層９０４で構成される。ある変形例では、パッド９０２は、例えばニッケル／金のような従来型バンプ下地金属（ＵＢＭ）材料セットであっても、または含んでもよい。他の変形例では、パッド９０２は、バリアまたは酸化バリアとしてニッケルまたは金を伴う従来のアルミニウムまたは銅パッドであってもよい。層９０４は、その下に、例えば固体材料、すなわち先に記載の援用出願で説明されるような「展性」または「剛性」材料のようなものをさらに有することにより他の種類のスタック方法を提供し得ることにさらに注意されたい。変形例によっては、プロセスの開始に先立って、これらの材料を安定ベース６００の好適な位置に取り付けるか、または部分的に埋め込むこともできる。最終的に、説明した特定の材料全てが導電性であっても、変形例によっては、パッド９０２の幾つかの箇所を非導電性材料で充填できる（例えば、それらをアライメントまたは隔離の目的で使用する場合）。
次に、第１チップ１００２を配置して安定ベース６００に取り付ける。この場合、チップは「上向き」にする（すなわち、チップ上の回路が安定ベース６００から遠ざかる方向を向く）。チップが貫通バイアを有していない場合、第１チップ１００２と安定ベース６００との間の物理的接続を形成するための何らかの適した方法でチップを取り付ける。特定の実施に応じて、取り付けには、例えば、エポキシ、はんだ、共有結合、タックおよび／または融合接続、熱圧縮、ウェハ融合、銅融合、接着性または熱放出ボンディングテープまたはフィルム等の使用を含めることができる。
代替として、変形実施例によっては、好都合にも、パッド９０２を、後にボンディングワイヤまたはフリップチップパッドとして、フリップチップバンプ自体として、またはパッドとバンプの組合せとして機能するように構成することもできる。
第１チップ１００２が、従来のチップ貫通バイア、またはチップ貫通接続あるいは先に記載の援用出願で説明されるようなバイアを有する場合、オプションとして、第１チップ１００２は「下向き」に取り付けることができ、下（ｂｏｔｔｏｍ）から接触させることができる。
特定の実施によっては、第１チップ１００２は、元のウェハからのダイシングの前または後で追加処理を施すこともできる。しかし、このプロセスで使用する前の第１チップ１００２の最後の処理ステップは、理想的には、ウェハが薄化された後にウェハから個々のチップがダイシングされるステップか、またはチップがウェハからダイシングされた後に個々のチップが薄型形状で取り扱えるように研削されるステップのいずれかであるべきである。
図１０は、拡大部分用に第１チップ１００２を全て安定ベース６００に取り付けた後の安定ベース６００の例の拡大部分８００を非常に簡易的な形式で示す。
第１チップ１００２が安定ベース６００に取り付けられると、安定ベース６００の表面は平坦化媒体１１０２を用いて平坦化される。
特定の実施変形例に応じて、平坦化媒体１１０２は、スピンオングラス、ポリマー、エポキシ、誘電材料、酸化物、窒化物、または他の好適な材料とすることができ、重要な態様としては、平坦化媒体１１０２が非導電性であるとともに、実質的に平坦な面を形成するか、または処理されて実質的に平坦な面を形成できることである。
ある変形例では、平坦化媒体１１０２は、第１チップ１００２の上面に一致するか、またはほぼ一致するように適用される。この場合、材料が自然に平坦面を形成する場合は、このステップ内では追加処理は不要となる。代替として、他の変形例では、平坦化媒体１１０２は第１チップ１００２を覆うように適用され、自然に平坦面を形成してもしなくても構わない。この場合、平坦化媒体１１０２は、例えば、研磨、ラッピング、エッチング、剥離、材料展開（ｄｅｖｅｌｏｐｉｎｇ ｏｕｔ ｍａｔｅｒｉａｌ）等の追加処理により平坦化できる。２番目の場合に類似した別の変形例では、第１チップ１００２の表面１００４（またはその一部）だけを、例えば１つ以上の上記処理により再露出させることができる。代替として、第１チップがその上に積層されるチップの接点領域と同サイズまたはそれより大きい場合に、第１チップ１００２の高さが十分に低い場合には、少なくとも第１チップ１００２の面を覆うコンフォーマル絶縁コーティング単体での使用を用いることができる。総じて、このステップに関連する態様は、第１チップ１００２の面に開回路または短絡を生成することなく、金属配線層を後で付加できるように表面を形成することである。
図１１は、第１チップ１００２の表面１００４まで平坦化した後の安定ベース６００の例の拡大部分８００を非常に簡易的な形式で示す。
次に、平坦化媒体１１０２は、特定領域１２０２において除去されて、パッド本体９０６および接続を形成するために露出する必要のある他の全ての領域を露出させる。
好都合にも、平坦化媒体１１０２が感光性ポリイミド等の感光性材料である場合、単純なパターン形成および露出を用いて平坦化媒体１１０２をこのステップに適応させることができる。第１チップ１００２の面が後続ステップで不要な短絡を生じさせないように保護される限り、例えば、第１チップ１００２の上面、パッド本体９０６（図１２に示すような）の上面、およびその他の領域の上面等の必要な、または所望の箇所に、このステップの一部としてエッチングを施すことができることに注意されたい。
図１２は、一部の領域で平坦化媒体１１０２を除去して少なくともパッド本体９０２を露出させた後の安定ベース６００の例の拡大部分８００を非常に簡易的な形式で示す。図１２の例では、追加のエッチングが第１チップ１００２の上面に施されて、接点ポストが生成されていることに注意されたい。
この段階で、金属接続１３０２，１３０４が形成されて、その結果例えば、パッド本体９０２が第１チップ１００２に接続されるか、パッド本体９０２および他の接続点が別のチップまたは他のエレメントの対応する接続と最終的に位置合わせ可能な位置に再配線されるか、または（必要に応じてオプションで）隆起した接点１３０６が形成される。当然ながら、多くの変形例では、これらの両方の何らかの組合せが行われ、場合によっては、パッド本体９０２を意図的に別のパッド本体に接続することもできる（不図示）。
第１チップ１００２の高さは低くできるので、ダイとしてだけ扱うことができ、平坦化媒体１１０２の除去により形成される開口のアスペクト比を小さくできる。それにより、安価な堆積技術、または接続形成のための単純なめっきプロセスまでも使用可能となる。換言すれば、専門的または高度のバイア充填技術は不要であり、実際には使用することもでき、プロセスをより安価にできる。
図１３は、接点１３０２，１３０４，１３０６形成後の安定ベース６００の例の拡大部分８００を非常に簡易的な形式で示す。
この段階で、第１チップ１００２上への第２チップ１４０２の付加に適したパッケージアセンブリ１３０８が生成される。こうして次のステップで、第２チップ１４０２をアセンブリ１３０８に取り付ける。この段階までの全プロセスに厚い基板（すなわち安定ベース６００）が含まれるので、本プロセスは、極薄基板に混成させることで２つのチップを結合するプロセスよりも堅固であることに注意されたい。この段階で第２チップ１４０２は薄くてもよいが、第２チップ１４０２の全ての接点１４０４はウェハ形態かつ厚い状態の第２チップ１４０２上に配置されるのが理想的であり、そうすることで第２チップ１４０２を収納するウェハを薄化およびダイシングして第２チップ１４０２をアセンブリ１３０８に取り付けることができることにも注意されたい。
有利なことに、ここで説明される変形例を用いることにより、両面処理および処理のための薄いウェハ規模でのハンドリングは減るか、または理想的には除外されることは言うまでもない。
プロセスに戻ると、この段階で第２チップ１４０２はアセンブリ１３０８のそれぞれの接続点に位置合わせされ取り付けられる。特定の実施変形例に応じて、このステップに従来のはんだ付け、タック−融合手法、ポスト−ペネトレーション接続、共有結合等を含めることもできる。
有利なことに、狭ピッチ接続（例えば、ピッチが＜５０μｍ、および好ましくは＜３０μｍ）が使用されている場合には、必須ではないが、タック−融合手法が望ましい。さらに、先に記載の援用出願からの手法を用いて形成できるような、高さの低い（＜２５μｍ）接点を使用することは、単独で、または狭ピッチ接続と協働して最終パッケージの全高を低く保つのに特に有益である。
ここで、本明細書で説明する本手法の変形例は、インターポーザがもたらす利点（つまり、チップサイズの制限を克服する）をも有する一方で、バイア寄生素子（ｖｉａ ｐａｒａｓｉｔｉｃｓ）なしでの小さな接点サイズおよび短い接続長さがもたらす利点を有することができることも言うまでもない。その上、厚いウェハでのハンドリングを実現し、両面処理を回避または除外する一方で、これらの利点が得られる。
図１４は、第２チップ１４０２を取り付けてより複雑なアセンブリ１４０６を形成した後のアセンブリ１３０８の拡大部分を非常に簡易的な形式で示す。
この段階で主要処理は完了する。ただし、追加チップを複雑なアセンブリ１４０６に結合する場合、必要に応じて前述のステップの方法を好都合にも単純に繰り返すことができる。
しかしながら、例えば、チップを保護するか、熱導体として機能するか、または複雑なアセンブリ１４０６を平坦化するために、追加のコーティング材１５０２を付加することにより、オプションとしてプロセスを継続することができる。特定の実施変形例によっては、コーティング材１５０２は、場合により次のステップで使用可能なエッチング液に耐性を有する材料とすることもできる。殆どの実施変形例では、コーティング材１５０２は非導電性材料であり、具体的には、平坦化媒体１１０２としての使用に適した材料の一つである。好都合にも、場合によっては、コーティング材１５０２は、同時に、または代替として構造的サポートを提供して、本明細書で説明するプロセスにより創成されるウェハ状アセンブリを安定ベース６００の除去後にウェハ同様にハンドリングできるようにする。
図１５は、コーティング材１５０２を付加した後の図１４の複雑なアセンブリを非常に簡易的な形式で示す。
次に、安定ベース６００を複雑なアセンブリ１４０６から除去する。安定ベース６００として用いられる特定の材料に応じて、除去は任意の数のプロセスにより行われるが、制約条件としては、そのプロセスが望ましい除去を実現してパッド９０２の安定ベース６００側を露出させるのに適しいことだけである。特定の実施に応じて、除去は、研削、ラッピング、および／またはコーティング７０２がエッチング停止層の場合はコーティング７０２までのエッチングにより実施できる。コーティング７０２が犠牲層である場合、その層を適切なプロセス（例えば、加熱、エッチング、化学反応、例えば紫外線や赤外線等の特定波長光への被曝等）により消失させることにより、複雑なアセンブリ１４０６を安定ベース６００から「浮き上がる」ことを可能にし、それにより破壊的な方法で安定ベース６００を除去する必要性を排除できる。従って、犠牲層手法が用いられる一部の変形例については、安定ベース６００は再利用可能となり、さらにコストを低減できる。
エッチングが用いられ、サポートコーティング７０２、平坦化媒体１１０２、およびコーティング材１５０２がそのエッチングプロセスに耐性を有する場合、有利なことに、複雑なアセンブリ１４０６内のチップはエッチングから完全に保護されるので、バッチ処理でウェットエッチングのような大胆なプロセスを用いることで、何の心配もなく安定ベース６００を除去できる。
サポートコーティング７０２、平坦化媒体１１０２、およびコーティング材１５０２がポリマーである場合、安定ベース６００の除去の後に残る複雑なアセンブリ１４０６は、柔軟性がありひび割れしにくい。
図１６は、安定ベース６００を除去した後の図１５の複雑なアセンブリ１４０６を非常に簡易的な形式で示す。
図９に関連して説明したように、パッド９０２形成時に例えば金またははんだのボンディング材が付加されるようにして接点用のパッド９０２が形成されていた場合、この段階で複雑なアセンブリ１４０６は完成し、この段階以降パッケージ形成プロセスを完了するために為すべきことは、ウェハ全体を個別パッケージユニットにダイシングすることだけとなる。
代替として、パッド９０２の新たに露出した側を、例えばはんだバンプまたは金ボール等の導電性ボンディング材１７０２とともに使用する場合、この段階で導電性ボンディング材１７０２を付加することができる。有利なことに、導電性ボンディング材１７０２を割れ易いシリコン片の一つに取る付けるのではないので、チップ上に、またはインターポーザを使用した場合はインターポーザ上にストレスが発生しないのは言うまでもない。
図１７は、導電性ボンディング材１７０２を付加した後の図１５の複雑なアセンブリ１４０６を非常に簡易的な形式で示す。
最終的に、複雑なアセンブリ１４０６は個別パッケージユニット１８０２にダイシングされる。ここでまた、複雑なアセンブリ１４０６内の個々のチップが非常に薄い場合であっても、それらが損傷を受けるリスクが極小なのは言うまでもない。
図１８は、図１５の複雑なアセンブリ１４０６からダイシングした後の２つの個別パッケージユニット１８０２を非常に簡易的な形式で示す。
次に、第２の簡易化した例示の実施系列を説明する。初期のステップは図６乃至図１２に関連して説明されるステップと同じであるという事実により、ここではそれらのステップの説明は繰り返さない。さらに、この実施例は、第１の簡易化した例示の実施系列からスタック内のチップ間の相対的サイズに関してのみ変更しているだけなので、この違いのために特別に異なる態様だけを検討する。
図１２で終わるステップの完了の続きを再開すると、この段階で、金属接続１９０２，１９０４が形成されて、その結果例えば、パッド本体９０２が、第１チップ１００２に接続されるか、パッド本体９０２または他の接続点が、別のチップまたは他のエレメントの対応する接続と最終的に位置合わせ可能な位置に再配線される。または（必要に応じてオプションで）隆起した接点１９０６が形成される。当然ながら、図１３の実施例と同様に、多くの変形例では、これらの両方（金属接続１９０２，１９０４と、接点１９０６）について何らかの組合せが生じ、場合によっては、パッド本体９０２を意図的に別のパッド本体に接続することもできる（不図示）。
図１９は、接点１９０２，１９０４，１９０６形成後の安定ベース６００の例の拡大部分１９００を非常に簡易的な形式で示す。
この段階で、図１３と同様に、第１チップ１００２上への第２チップ２００２の付加に適したパッケージアセンブリ１９０８が生成される。こうして次のステップで、第２チップ２００２をアセンブリ１９０８に取り付ける。第１の例示の実施系列と同様に、この段階で第２チップ２００２は薄くてもよいが、第２チップ２００２の全ての接点２００４はウェハ形態かつ厚い状態の第２チップ２００２上に配置されるのが理想的であり、その後第２チップ２００２を収納するウェハを薄化およびダイシングすることができ、さらに第２チップ２００２をアセンブリ１９０８に取り付けることができることにも注意されたい。
この段階で、第２チップ２００２はアセンブリ１９０８のそれぞれの接続点に位置合わせされ取り付けられる。上記のように、特定の実施変形例に応じて、このステップに従来のはんだ付け、タック−融合手法、ポスト−ペネトレーション接続、共有結合等を含めることもできる。
図２０は、第２チップ２００２を取り付けてより複雑なアセンブリ２００６を形成した後のアセンブリ１９０８の拡大部分を非常に簡易的な形式で示す。
第２チップ２００２は第２チップ１４０２より規模が小さいので、第２チップ２００２は周辺接点１９０２，１９０４と接続せずに、第２チップ２００２の範囲内で接点１９０６だけと接続することに注意されたい。しかし、配線層を使用することにより、周辺における接点は第２チップ２００２の範囲内に配線でき、その結果、実際には配線により周辺における接点を別の中央寄りの位置に移動できる。
その後、処理は、図１５乃至図１８に関連して説明したように進行する。従って、図２１は、上記コーティング材１５０２を付加した後の図２０の複雑なアセンブリ２００６を非常に簡易的な形式で示す。
図２２は、上記安定ベース６００を除去した後の図２１の複雑なアセンブリ２００６を非常に簡易的な形式で示す。
図２３は、上記導電性ボンディング材１７０２を付加した後の図２２の複雑なアセンブリ２００６を非常に簡易的な形式で示す。
図２４は、上記の図２２の複雑なアセンブリ２００６からダイシングした後の２つの個別パッケージユニット２４０２を非常に簡易的な形式で示す。
上記ステップの幾つかを同じやりかたで繰り返し用いることで、第３の、または更なるチップを追加できることは、上記より明らかである。
最終的にこれら２つの実施系列に関して、２つの同一サイズのチップを含む変形例は、上記で説明したのと同じ方法で、第１または第２の実施系列のいずれかに関連して処理できることは明らかである。
上記に基づき、好都合なことに、上記手法はワイヤボンディングまたはインターポーザ手法の態様と矛盾するものではないことは言うまでもなく、上記手法の使用の必要、または要望が存在することは、さらに言うまでもない。
図２５は、第１の系列の手法による個別パッケージユニット１８０２を、ソルダボールバンプ１７０２を介してインターポーザ２５０４のパッド２５０２に外部接続する変形例を非常に簡易的な形式で示す。
図２６は、第１の系列の手法による個別パッケージユニット１８０２を、ワイヤボンディング接続２６０２により何らかの他のエレメント（不図示）に外部接続する変形例を非常に簡易的な形式で示す。
図２７は、第２の系列の手法による個別パッケージユニット２４０２を、ソルダボールバンプ１７０２を介してインターポーザ２５０４のパッド２５０２に外部接続する変形例を非常に簡易的な形式で示す。
図２８は、第２の系列の手法による個別パッケージユニット２４０２を、ワイヤボンディング接続２６０２により何らかの他のエレメント（不図示）に外部接続する変形例を非常に簡易的な形式で示す。
このように、ここでの記載（図含む）は、説明に役立つ代表的な実施例にすぎないと解されるべきである。読み手の便宜のため、上記記載は、あらゆる可能な実施例のうちの代表的な例に専心したものである。例は、本発明の原理を教授するものである。上記記載は、包括的にあらゆる可能な変形例を列挙しているわけではない。このような代替の実施例は、本発明の特定の部分のためには提示されていないかもしれない、もしくは、さらに不記載の代替の実施例が、（本発明の特定の）部分のためには有用であるかもしれないが、これらの代替の実施例についての権利の放棄とみなされるものではない。当業者は、こうした不記載の実施例の多くが、本発明および他の均等物の原理と同一の原理を包含していることを認識するであろう。

Claims (15)

  1. ベース上に接点パッドを形成するステップと、
    前記ベースに第１チップを取り付けるステップと、
    前記ベース上に平坦化媒体を、前記平坦化媒体の表面が前記第１チップの表面と実質的に一致し、前記第１チップの前記表面が露出するように配置するステップと、
    前記配置するステップ後に、前記平坦化媒体上に、前記接点パッドに接続される電気経路を形成するステップと、
    前記第１チップに第２チップを結合するステップと、
    前記ベースを除去するステップと、
    を備える、パッケージング方法。
  2. 前記接点パッドを形成するステップの前に、前記ベース上にサポートコーティングを提供するステップをさらに備え、前記接点パッドは、前記サポートコーティング内に形成される、請求項１に記載のパッケージング方法。
  3. 前記サポートコーティングは、剥離層を備える、請求項２に記載のパッケージング方法。
  4. 前記サポートコーティングは、エッチング停止層をさらに備える、請求項３に記載のパッケージング方法。
  5. 前記電気経路のうち少なくとも１つは、前記第１チップに電気的に接続される、請求項１に記載のパッケージング方法。
  6. 前記第２チップは、前記電気経路のうち少なくとも１つに電気的に接続される、請求項５に記載のパッケージング方法。
  7. 前記第２チップは、前記電気経路のうち少なくとも１つに電気的に接続される、請求項１に記載のパッケージング方法。
  8. 前記第２チップの少なくとも一部、前記平坦化媒体の少なくとも一部、および前記電気経路の少なくとも一部上にコーティング材を提供するステップをさらに備える、請求項１に記載のパッケージング方法。
  9. 前記接点パッドを形成するステップは、前記接点パッドを前記ベース内に形成するステップをさらに備える、請求項１に記載のパッケージング方法。
  10. 前記サポートコーティングは剥離層を備え、前記ベースを除去するステップは、前記剥離層をエッチングするステップまたは前記剥離層を加熱するステップの少なくとも１つを備える、請求項１に記載のパッケージング方法。
  11. 前記平坦化媒体は、前記第１チップの面を電気的に絶縁する、請求項１に記載のパッケージング方法。
  12. 前記平坦化媒体を提供することが、前記ベースより上の高さまで前記平坦化媒体を付与するステップを備え、前記高さは、前記ベースとは反対側の前記第１チップの表面と実質的に一致する、請求項１に記載のパッケージング方法。
  13. 前記接点パッドのうち少なくとも１つの、前記ベースとは反対側を露出させるための選択領域において、前記平坦化媒体を除去するステップをさらに備える、請求項１に記載のパッケージング方法。
  14. 前記第１および第２チップは、前記第１および第２チップ間に前記平坦化媒体のどの部分も配置されないように、結合される、請求項１に記載のパッケージング方法。
  15. 前記第１チップに第２チップを結合するステップと、前記ベースを除去するステップとの間に、前記第２チップの少なくとも３つの面の周りにコーティング材を配置するステップをさらに備える、請求項１に記載のパッケージング方法。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100099012A1 (en) * 2008-10-17 2010-04-22 Brookhaven Science Associates, Llc Electrocatalyst Synthesized by Depositing a Contiguous Metal Adlayer on Transition Metal Nanostructures
US7838337B2 (en) * 2008-12-01 2010-11-23 Stats Chippac, Ltd. Semiconductor device and method of forming an interposer package with through silicon vias
US20170117214A1 (en) 2009-01-05 2017-04-27 Amkor Technology, Inc. Semiconductor device with through-mold via
US8895440B2 (en) * 2010-08-06 2014-11-25 Stats Chippac, Ltd. Semiconductor die and method of forming Fo-WLCSP vertical interconnect using TSV and TMV
JP2012169440A (ja) * 2011-02-14 2012-09-06 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
JP2013110264A (ja) * 2011-11-21 2013-06-06 Fujitsu Semiconductor Ltd 半導体装置及び半導体装置の製造方法
US10153179B2 (en) 2012-08-24 2018-12-11 Taiwan Semiconductor Manufacturing Company Carrier warpage control for three dimensional integrated circuit (3DIC) stacking
DE102013104111B4 (de) 2012-08-24 2018-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum Ausbilden einer Package-on-Package-(PoP)-Vorrichtung mit einer Träger-Verwerfungssteuerung für die dreidimensional integierte Schaltkreis-(3DIC)-Stapelung
US9287204B2 (en) * 2012-12-20 2016-03-15 Stats Chippac, Ltd. Semiconductor device and method of bonding semiconductor die to substrate in reconstituted wafer form
KR101523274B1 (ko) * 2013-06-28 2015-05-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조 방법
TWI576870B (zh) * 2013-08-26 2017-04-01 精材科技股份有限公司 電感結構及其製作方法
US9299614B2 (en) * 2013-12-10 2016-03-29 Applied Materials, Inc. Method and carrier for dicing a wafer
US20150255366A1 (en) * 2014-03-06 2015-09-10 Apple Inc. Embedded system in package
KR101587740B1 (ko) 2014-11-10 2016-01-22 한국가스공사 접촉식 자왜 피도파 변환기 모듈
US11362027B2 (en) 2020-02-28 2022-06-14 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices

Family Cites Families (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3312878A (en) * 1965-06-01 1967-04-04 Ibm High speed packaging of miniaturized circuit modules
US5399898A (en) * 1992-07-17 1995-03-21 Lsi Logic Corporation Multi-chip semiconductor arrangements using flip chip dies
JPH0831617B2 (ja) * 1990-04-18 1996-03-27 三菱電機株式会社 太陽電池及びその製造方法
JP2918307B2 (ja) * 1990-08-07 1999-07-12 沖電気工業株式会社 半導体記憶素子
KR940006696B1 (ko) * 1991-01-16 1994-07-25 금성일렉트론 주식회사 반도체 소자의 격리막 형성방법
EP0516866A1 (en) 1991-05-03 1992-12-09 International Business Machines Corporation Modular multilayer interwiring structure
US6094058A (en) * 1991-06-04 2000-07-25 Micron Technology, Inc. Temporary semiconductor package having dense array external contacts
JP2608513B2 (ja) * 1991-10-02 1997-05-07 三星電子株式会社 半導体装置の製造方法
US5603847A (en) 1993-04-07 1997-02-18 Zycon Corporation Annular circuit components coupled with printed circuit board through-hole
US5587119A (en) * 1994-09-14 1996-12-24 E-Systems, Inc. Method for manufacturing a coaxial interconnect
DE4433845A1 (de) * 1994-09-22 1996-03-28 Fraunhofer Ges Forschung Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung
US5608264A (en) * 1995-06-05 1997-03-04 Harris Corporation Surface mountable integrated circuit with conductive vias
US5814889A (en) * 1995-06-05 1998-09-29 Harris Corporation Intergrated circuit with coaxial isolation and method
US5872051A (en) 1995-08-02 1999-02-16 International Business Machines Corporation Process for transferring material to semiconductor chip conductive pads using a transfer substrate
JP2739855B2 (ja) * 1995-12-14 1998-04-15 日本電気株式会社 半導体装置およびその製造方法
TW303502B (en) 1996-01-11 1997-04-21 Micron Technology Inc Temporary semiconductor package having dense array external contacts
US5973396A (en) * 1996-02-16 1999-10-26 Micron Technology, Inc. Surface mount IC using silicon vias in an area array format or same size as die array
US6310484B1 (en) * 1996-04-01 2001-10-30 Micron Technology, Inc. Semiconductor test interconnect with variable flexure contacts
US5872338A (en) * 1996-04-10 1999-02-16 Prolinx Labs Corporation Multilayer board having insulating isolation rings
JP2790122B2 (ja) * 1996-05-31 1998-08-27 日本電気株式会社 積層回路基板
US7052941B2 (en) 2003-06-24 2006-05-30 Sang-Yun Lee Method for making a three-dimensional integrated circuit structure
JP3176307B2 (ja) 1997-03-03 2001-06-18 日本電気株式会社 集積回路装置の実装構造およびその製造方法
JPH10335383A (ja) * 1997-05-28 1998-12-18 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH11166935A (ja) * 1997-09-25 1999-06-22 Canon Inc 光検出または照射用の光プローブと該プローブを備えた近視野光学顕微鏡、及該光プローブの製造方法とその製造に用いる基板
US6620731B1 (en) 1997-12-18 2003-09-16 Micron Technology, Inc. Method for fabricating semiconductor components and interconnects with contacts on opposing sides
US6075710A (en) * 1998-02-11 2000-06-13 Express Packaging Systems, Inc. Low-cost surface-mount compatible land-grid array (LGA) chip scale package (CSP) for packaging solder-bumped flip chips
US5962922A (en) 1998-03-18 1999-10-05 Wang; Bily Cavity grid array integrated circuit package
US6222276B1 (en) 1998-04-07 2001-04-24 International Business Machines Corporation Through-chip conductors for low inductance chip-to-chip integration and off-chip connections
US6380023B2 (en) * 1998-09-02 2002-04-30 Micron Technology, Inc. Methods of forming contacts, methods of contacting lines, methods of operating integrated circuitry, and integrated circuits
US6122187A (en) * 1998-11-23 2000-09-19 Micron Technology, Inc. Stacked integrated circuits
US6316737B1 (en) 1999-09-09 2001-11-13 Vlt Corporation Making a connection between a component and a circuit board
JP3386029B2 (ja) * 2000-02-09 2003-03-10 日本電気株式会社 フリップチップ型半導体装置及びその製造方法
US6446317B1 (en) * 2000-03-31 2002-09-10 Intel Corporation Hybrid capacitor and method of fabrication therefor
JP2001338947A (ja) * 2000-05-26 2001-12-07 Nec Corp フリップチップ型半導体装置及びその製造方法
US6393789B1 (en) * 2000-07-12 2002-05-28 Christopher P. Lanclos Refractory anchor
TW525417B (en) * 2000-08-11 2003-03-21 Ind Tech Res Inst Composite through hole structure
US6577013B1 (en) 2000-09-05 2003-06-10 Amkor Technology, Inc. Chip size semiconductor packages with stacked dies
US6720245B2 (en) * 2000-09-07 2004-04-13 Interuniversitair Microelektronica Centrum (Imec) Method of fabrication and device for electromagnetic-shielding structures in a damascene-based interconnect scheme
US7190080B1 (en) * 2000-10-13 2007-03-13 Bridge Semiconductor Corporation Semiconductor chip assembly with embedded metal pillar
US6740576B1 (en) 2000-10-13 2004-05-25 Bridge Semiconductor Corporation Method of making a contact terminal with a plated metal peripheral sidewall portion for a semiconductor chip assembly
JP2002134545A (ja) * 2000-10-26 2002-05-10 Oki Electric Ind Co Ltd 半導体集積回路チップ及び基板、並びにその製造方法
JP4608763B2 (ja) 2000-11-09 2011-01-12 日本電気株式会社 半導体装置
EP1217656A1 (en) * 2000-12-20 2002-06-26 STMicroelectronics S.r.l. Process for manufacturing components in a semiconductor material with reduction in the starting wafer thickness
US6512300B2 (en) 2001-01-10 2003-01-28 Raytheon Company Water level interconnection
JP4118029B2 (ja) * 2001-03-09 2008-07-16 富士通株式会社 半導体集積回路装置とその製造方法
US7218349B2 (en) 2001-08-09 2007-05-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20030018642A (ko) * 2001-08-30 2003-03-06 주식회사 하이닉스반도체 스택 칩 모듈
US6747347B2 (en) 2001-08-30 2004-06-08 Micron Technology, Inc. Multi-chip electronic package and cooling system
JP3495727B2 (ja) 2001-11-07 2004-02-09 新光電気工業株式会社 半導体パッケージおよびその製造方法
US6599778B2 (en) 2001-12-19 2003-07-29 International Business Machines Corporation Chip and wafer integration process using vertical connections
US6590278B1 (en) * 2002-01-08 2003-07-08 International Business Machines Corporation Electronic package
TW200302685A (en) * 2002-01-23 2003-08-01 Matsushita Electric Ind Co Ltd Circuit component built-in module and method of manufacturing the same
US6770822B2 (en) * 2002-02-22 2004-08-03 Bridgewave Communications, Inc. High frequency device packages and methods
US7135777B2 (en) 2002-05-03 2006-11-14 Georgia Tech Research Corporation Devices having compliant wafer-level input/output interconnections and packages using pillars and methods of fabrication thereof
US6939789B2 (en) 2002-05-13 2005-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method of wafer level chip scale packaging
SG111069A1 (en) 2002-06-18 2005-05-30 Micron Technology Inc Semiconductor devices including peripherally located bond pads, assemblies, packages, and methods
JP3679786B2 (ja) 2002-06-25 2005-08-03 松下電器産業株式会社 半導体装置の製造方法
SG111972A1 (en) 2002-10-17 2005-06-29 Agency Science Tech & Res Wafer-level package for micro-electro-mechanical systems
JP4056854B2 (ja) 2002-11-05 2008-03-05 新光電気工業株式会社 半導体装置の製造方法
TWI233172B (en) * 2003-04-02 2005-05-21 Siliconware Precision Industries Co Ltd Non-leaded semiconductor package and method of fabricating the same
ITTO20030269A1 (it) 2003-04-08 2004-10-09 St Microelectronics Srl Procedimento per la fabbricazione di un dispositivo
US20050046034A1 (en) 2003-09-03 2005-03-03 Micron Technology, Inc. Apparatus and method for high density multi-chip structures
TWI251313B (en) 2003-09-26 2006-03-11 Seiko Epson Corp Intermediate chip module, semiconductor device, circuit board, and electronic device
US20050104027A1 (en) 2003-10-17 2005-05-19 Lazarev Pavel I. Three-dimensional integrated circuit with integrated heat sinks
JP4303563B2 (ja) * 2003-11-12 2009-07-29 大日本印刷株式会社 電子装置および電子装置の製造方法
US7276787B2 (en) 2003-12-05 2007-10-02 International Business Machines Corporation Silicon chip carrier with conductive through-vias and method for fabricating same
US7230318B2 (en) 2003-12-24 2007-06-12 Agency For Science, Technology And Research RF and MMIC stackable micro-modules
JP4298559B2 (ja) * 2004-03-29 2009-07-22 新光電気工業株式会社 電子部品実装構造及びその製造方法
JP4131256B2 (ja) * 2004-08-16 2008-08-13 沖電気工業株式会社 半導体装置及びその製造方法
US7268012B2 (en) * 2004-08-31 2007-09-11 Micron Technology, Inc. Methods for fabrication of thin semiconductor assemblies including redistribution layers and packages and assemblies formed thereby
US7157310B2 (en) 2004-09-01 2007-01-02 Micron Technology, Inc. Methods for packaging microfeature devices and microfeature devices formed by such methods
JP4759981B2 (ja) 2004-11-02 2011-08-31 大日本印刷株式会社 電子部品内蔵モジュールの製造方法
DE102005026098B3 (de) * 2005-06-01 2007-01-04 Infineon Technologies Ag Nutzen und Halbleiterbauteil aus einer Verbundplatte mit Halbleiterchips und Kunststoffgehäusemasse sowie Verfahren zur Herstellung derselben
TWI251922B (en) * 2005-07-14 2006-03-21 Siliconware Precision Industries Co Ltd Multichip stack structure
JP2007059821A (ja) 2005-08-26 2007-03-08 Shinko Electric Ind Co Ltd 配線基板の製造方法
IL171378A (en) 2005-10-11 2010-11-30 Dror Hurwitz Integrated circuit support structures and the fabrication thereof
JP2007180529A (ja) * 2005-12-02 2007-07-12 Nec Electronics Corp 半導体装置およびその製造方法
JP4972968B2 (ja) * 2006-03-16 2012-07-11 富士通株式会社 半導体装置及びその製造方法
US20080197474A1 (en) * 2007-02-16 2008-08-21 Advanced Chip Engineering Technology Inc. Semiconductor device package with multi-chips and method of the same

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