TW202410370A - 半導體封裝及其製造方法 - Google Patents

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Abstract

提供一種包括重佈線結構的結構，所述重佈線結構包括交替地堆疊的介電層及導電層，其中重佈線結構的介電層之中的一個介電層包括第一表面，重佈線結構的導電層之中的一個導電層包括第二表面，並且所述導電層包括佈線層及晶種層；所述結構還包括：凸塊下金屬（UBM）層，包括第三表面、與第三表面相對的第四表面及自第三表面延伸至第四表面的側壁表面，其中晶種層的一部分位於佈線層與UBM層之間，且UBM層與介電層接觸。

Description

半導體結構及其製造方法
對多種類型的裝置或組件進行整合是構建積體電路及封裝的持續目標。對半導體基底的設計、結構或製造方法的改善可與例如記憶體晶片、邏輯晶片等組件結合，以形成具有緊湊尺寸的系統。目前，積體扇出型封裝因其緊湊性越來越受歡迎。在積體扇出型封裝中，對組件之間的電性連接的設計在系統最佳化期間發揮重要作用。
以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於…之下（beneath）」、「位於…下方（below）」、「下部的（lower）」、「位於…上方（above）」、「上部的（upper）」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
應理解，本揭露的以下實施例提供了可在各種各樣的具體背景環境中實施的適用的概念。所述實施例旨在提供進一步的解釋，但並非用於限制本揭露的範圍。
圖1至圖10示出根據一些實施例的製作積體扇出型封裝的製程流程。
參照圖1，設置具有半導體基底101的中間結構100，所述半導體基底101上形成有剝離層102，其中剝離層102形成於半導體基底101的表面上。在一些實施例中，半導體基底101是玻璃基底或矽基底，並且剝離層102是形成於半導體基底101上的光熱轉換（light-to-heat conversion，LTHC）釋放層。在替代實施例中，剝離層102是黏度藉由光固化製程降低的可光固化釋放膜，或者是黏度藉由熱固化製程降低的可熱固化釋放膜。前述的剝離層102及半導體基底101的材料僅用於說明，且本揭露並非僅限於此。
如圖1所示，在中間結構100中還進一步形成具有多個接墊的凸塊下金屬（under bump metallization，UBM）層103。UBM層103設置於剝離層102之上，且然後被圖案化成接墊結構。在一些實施例中，UBM層103包含Ti、Ta、Cu、W、Ru、Co、Ni或其合金。在一些實施例中，形成UBM層103用於進一步電性連接至隨後形成的裝置的一些連接端子。
參照圖2，在剝離層102及UBM層103之上形成介電層105、晶種層106a及佈線層106b，從而形成中間結構200。晶種層106a與佈線層106b在本文中一起被稱為用於在結構中提供電性連接功能的導電層106。在一些實施例中，介電層105形成於剝離層102之上以覆蓋UBM層103。在一些實施例中，介電層105包含聚苯並噁唑（polybenzoxazole，PBO）、聚醯亞胺（polyimide，PI）、苯並環丁烯（benzocyclobutene，BCB）、例如氮化矽等氮化物、例如氧化矽等氧化物、磷矽酸鹽玻璃（phosphosilicate glass，PSG）、硼矽酸鹽玻璃（borosilicate glass，BSG）、摻硼磷矽酸鹽玻璃（boron-doped phosphosilicate glass，BPSG）、其組合或類似材料。在一些替代實施例中，介電層105由無機材料製成。本揭露並非僅限於此。
介電層105可藉由沈積製程以及隨後的圖案化製程來形成。介電層105可藉由例如旋塗、化學氣相沈積（chemical vapor deposition，CVD）、電漿增強化學氣相沈積（plasma-enhanced chemical vapor deposition，PECVD）或類似技術等合適的製作技術來形成。在一些實施例中，圖案化製程包括一系列微影製程，所述微影製程包括塗佈方法、曝光製程、顯影製程及固化製程，及/或可對介電層105實行蝕刻製程。在對介電層105實行圖案化製程之後，在介電層105中形成開口，以允許後續形成的導電結構連接至其他層。換言之，UBM層的一些部分由在介電層105中界定的開口露出。
如圖2所示，於介電層105上形成包括晶種層106a及佈線層106b的導電層106，並使所述導電層106填充在介電層105中界定的開口。導電層106的晶種層106a及佈線層106b可藉由沈積製程以及隨後的圖案化製程來形成。在一些實施例中，晶種層106a共形地形成於介電層105的表面上。在一些實施例中，晶種層106a部分地填充在介電層105中界定的開口，並覆蓋UBM層103被在介電層105中界定的開口所露出的一些部分（例如，頂表面）。在一些實施例中，晶種層106a藉由濺鍍方法、例如物理氣相沈積等沈積方法或其他適用的方法來形成。在一些實施例中，上述圖案化製程包括一系列微影製程，所述微影製程包括塗佈方法、曝光製程、顯影製程及固化製程，及/或可對介電層105實行蝕刻製程。藉由所述說明書可知，晶種層106a不僅充當隨後形成的金屬特徵的晶種，而且在相鄰金屬特徵之間提供黏著性。具體而言，晶種層106a不僅充當隨後形成的導電層106的佈線層106b的晶種，而且在佈線層106b與其下方的UBM層103之間提供足夠的黏著性。在一些實施例中，晶種層106a及佈線層106b的材料包括Ti、Ta、Cu、W、Ru、Co、Ni或其合金或者其他合適的材料選擇。在一些實施例中，晶種層106a包含Ti/Cu，且佈線層106b包含Cu。
參照圖3，在一些實施例中，在形成介電層105及導電層106之後，可將圖2所示的製程重複至少一次以形成介電層105’及導電層106’，其中介電層105、105’及導電層106、106’被統稱為重佈線結構107。重佈線結構107形成於半導體基底101之上，以覆蓋剝離層102及UBM層103。重佈線結構107的導電層106、106’電性連接至UBM層103。在形成重佈線結構107之後，可在介電層105’的外表面之上形成凸塊下金屬（UBM）層108，以形成中間結構300。介電層105’及導電層106’的材料及製作製程可與介電層105及導電層106的材料及製作製程相同。因此省略了介電層105及導電層106的製作細節。
在圖4中，可拾取半導體晶粒311、312及313並將其放置於UBM層108上，並且可實行迴焊製程以將半導體晶粒311、312及313安裝在UBM層108上。在本實施例中，可選擇各種類型的半導體晶粒（例如，應用專用積體電路（application-specific integrated circuit，ASIC）晶片、類比晶片、感測器晶片、無線及射頻晶片、電壓調節器晶片或記憶體晶片）以形成期望的系統。在一些實施例中，半導體晶粒311、312及313可包括主動組件或整合主動裝置（integrated active device，IAD）。在一些其他實施例中，半導體晶粒311、312及313可包括被動組件或整合被動裝置（integrated passive devices，IPD）。半導體晶粒311、312及313電性連接至UBM層108。半導體晶粒311、312及313可藉由UBM層108電性連接至重佈線結構107。在一些實施例中，半導體晶粒311、312及313藉由例如導電特徵301、301’等連接端子設置於UBM層108上並與其電性連接。在一些實施例中，導電特徵301、301’的材料包括銅、焊料、鎳或其組合。如圖4所示，導電特徵301及301’可為導電凸塊或包括導電凸塊，其中導電特徵301’的高度大於導電特徵301的高度。在圖中未示出的一些其他實施例中，導電特徵301’的高度可小於或實質上等於導電特徵301的高度。
如圖4所示，可施加底填材料302來填充半導體晶粒311與312之間的空間。底填材料302不僅可覆蓋半導體晶粒311及312的側壁，還可填充半導體晶粒311與重佈線結構107之間的間隙以及半導體晶粒312與重佈線結構107之間的間隙。底填材料302可藉由分配（dispensing）製程以及隨後的固化製程來形成。在一些實施例中，底填材料302在側向上包封導電特徵301。在某些實施例中，底填材料302與半導體晶粒313間隔開一段距離。換言之，底填材料302不與半導體晶粒313接觸。底填材料302的應用通常與導電特徵301的材料及大小及/或與導電特徵301貼合的半導體晶粒311及312的機械性質有關。在圖中未示出的一些其他實施例中，底填材料302覆蓋並環繞導電特徵301及301’，使得半導體晶粒311、312及313之間的空間被底填材料302填充。該些情況僅用於說明，且本揭露並非僅限於此。
參照圖4，於重佈線結構107的介電層105’上形成絕緣包封體303，以包封導電特徵301、301’以及半導體晶粒311、312及313，從而形成中間結構400。在一些實施例中，絕緣包封體303包括藉由模製製程形成的模製化合物，並且發揮與底填材料類似的作用，以保護導電特徵301。絕緣包封體303在側向上包封半導體晶粒311、312及313以及底填材料302，使得半導體晶粒311、312及313以及底填材料302可得到很好的保護。在一些其他實施例中，絕緣包封體303包含環氧樹脂或其他合適的材料。如圖4所示，絕緣包封體303可藉由包覆成型製程（over-mold process）以及隨後的磨製製程（例如，化學機械研磨製程）形成。在中間結構400中，半導體晶粒313的頂表面被絕緣包封體303覆蓋，半導體晶粒311及312的頂表面被露出並且與絕緣包封體303的頂表面實質上齊平。
參照圖4及圖5，設置包括形成於其上的黏著層502的載體501。然後，將圖4所示的中間結構400上下翻轉，並貼合至由載體501承載的黏著層502，而載體501可為半導體基底、玻璃基底、其他合適的基底或可安裝在框架上的膠帶。在一些實施例中，黏著層502包括晶粒貼合膜（die-attach film，DAF）或類似結構。舉例而言，黏著層502的材料包括酚醛系材料或環氧樹脂系材料。如圖5所示，半導體晶粒311及312的被露出的頂表面與黏著層502黏著。此外，絕緣包封體的頂表面與黏著層502黏著。
參照圖6，在半導體晶粒311及312的頂表面以及絕緣包封體的頂表面與黏著層502黏著之後，移除半導體基底101及剝離層102，從而形成中間結構600。在移除半導體基底101及剝離層102之後，將圖4所示的中間結構400轉移結合至載體501上。將半導體基底101自剝離層102剝離，使得半導體基底101從重佈線結構107分離或脫層。在一些實施例中，藉由紫外線（ultraviolet，UV）雷射來照射剝離層102（例如，LTHC釋放層），使得半導體基底101自剝離層102剝除。然後，可實行回蝕刻製程，以自重佈線結構107移除剝離層102，直至嵌置於重佈線結構107中的UBM層103被暴露出。在一些實施例中，實行電漿離子蝕刻製程以移除剝離層102，且可利用例如CH 2F 2、CH 3F、CF 4、O 2、H 2、He或類似氣體等適當的蝕刻氣體。在一些其他實施例中，上述回蝕刻製程包括濕法蝕刻製程、乾法蝕刻製程、其組合或任何其他適用的製程。
參照圖7，在實行回蝕刻製程之後，暴露出介電層105的第一表面701，從而形成中間結構700。在中間結構中，導電層106的第二表面702仍然嵌置於介電層105中。此外，在回蝕刻製程之後，UBM層103的第三表面703亦被暴露出，而UBM層103的與第三表面703相對的第四表面704嵌置於介電層105中。如圖7所示，在一些實施例中，介電層105的第一表面701及UBM層103的第三表面703彼此齊平。
參照圖8，可實行移除製程以移除介電層105的一些部分，從而形成中間結構800。可部分地移除介電層105，直至部分地露出側壁705及UBM層103。如圖8所示，由於回蝕刻製程對介電層105及UBM層103的材料的選擇性，介電層105的第一表面701位於第一水平高度處，UBM層103的第三表面703位於較第一水平高度高的第二水平高度處。利用此種回蝕刻製程，可減少在隨後實行的凸塊形成製程期間金屬間化合物（intermetallic compound，IMC）擴散至UBM層103與介電層105之間的介面中的影響。更具體而言，如圖9所示，UBM層103中高度為Ha的一部分103a被暴露出，而UBM層103中高度為Hb的另一部分103b仍然嵌置於介電層105中，並且高度Ha與高度Hb之和等於UBM層的高度Hc。在一些實施例中，高度Hc的範圍在約3微米至約20微米內，且高度Hb在約0微米至約20微米內。應注意，如圖9所示，在中間結構900中，導電層106包括晶種層106a及佈線層106b，並且UBM層103的表面704與導電層106的表面702接觸，亦即，UBM層103的表面704與導電層106的晶種層106a接觸。在圖中未示出的一些其他實施例中，高度Hb為零，並且，在此種情形中，UBM層103的表面704仍然與導電層106的晶種層106a以及介電層105的表面701接觸。
參照圖10，可在UBM層103上形成連接端子1001，用於電性連接至隨後形成的裝置的一些連接端子。在形成連接端子1001之後，便形成了中間結構1000。連接端子1001可為排列成陣列的焊球或其他金屬球。在一些替代實施例中，還將除連接端子1001之外的其他組件（未示出）放置於UBM層103上，以便構造期望的系統，在此種情形中，該些組件可包括主動組件或整合主動裝置（IAD）、被動組件或整合被動裝置（IPD）。
圖11至圖20示出根據一些其他實施例的製作積體扇出型封裝的製程流程。
參照圖11，設置其上已形成有剝離層102及UBM層103的半導體基底101，其中剝離層102形成於半導體基底101的表面上。在一些實施例中，半導體基底101是玻璃基底或矽基底，並且剝離層102是形成於半導體基底101上的光熱轉換（LTHC）釋放層。在替代實施例中，剝離層102是黏度藉由光固化製程降低的可光固化釋放膜，或者是黏度藉由熱固化製程降低的可熱固化釋放膜。剝離層102、半導體基底101的材料僅用於說明，且本揭露並非僅限於此。
如圖11所示，進一步形成了具有多個接墊的凸塊下金屬（UBM）層103。UBM層103設置於剝離層102之上，且UBM層103隨後被圖案化成接墊結構。在一些實施例中，UBM層103包含Ti、Ta、Cu、W、Ru、Co、Ni或其合金。在一些實施例中，形成UBM層103用於進一步電性連接至隨後形成的裝置的一些連接端子。
在剝離層102及UBM層103上共形地沈積黏著層104，從而形成中間結構1110。黏著層104可包括黏著促進材料，以提高導電層106與隨後形成的介電層105（圖12所示）之間的黏著強度。在一些實施例中，黏著層104包含無機介電材料，例如二氧化矽、氮化矽、碳化矽、氮氧化矽、氮化鋁、氧化鋁或類似材料，但並非僅限於此。在一些其他實施例中，黏著層104包含例如黏著促進材料等有機介電材料，其中所述黏著促進材料可為含矽的聚合物材料。黏著促進材料可包含金屬螯合化合物，例如銅螯合物。黏著促進材料中所包含的金屬螯合物對應於UBM層103中所包含的金屬。亦即，黏著層104及UBM層103包含相同的金屬元素。在一些實施例中，藉由在螯合劑與UBM層103之間進行螯合反應來形成黏著促進材料。
黏著層104可為沈積在剝離層102及UBM層103上的單層（例如，氮化矽層）。在一些替代實施例中，黏著層104可為沈積在剝離層102及UBM層103上的多層式結構。在一些實施例中，上述多層式結構可為包括氧化鋁層及沈積在氧化鋁層上的二氧化矽層的雙層式結構。在一些替代實施例中，上述多層式結構可為包括氮化矽層及沈積在氮化矽層上的二氧化矽層的雙層式結構。
參照圖12，在黏著層104及UBM層103之上形成介電層105、晶種層106a及佈線層106b，從而形成中間結構1200。晶種層106a與佈線層106b一起被稱為用於在結構中提供電性連接功能的導電層106。在一些實施例中，介電層105形成於黏著層104之上以覆蓋UBM層103。在一些實施例中，介電層105包含聚苯並噁唑（PBO）、聚醯亞胺（PI）、苯並環丁烯（BCB）、例如氮化矽等氮化物、例如氧化矽等氧化物、磷矽酸鹽玻璃（PSG）、硼矽酸鹽玻璃（BSG）、摻硼磷矽酸鹽玻璃（BPSG）、其組合或類似材料。在一些替代實施例中，介電層105由無機材料製成。本揭露並非僅限於此。
介電層105可藉由沈積製程以及隨後的圖案化製程來形成。介電層105可藉由例如旋塗、化學氣相沈積（CVD）、電漿增強化學氣相沈積（PECVD）或類似技術等合適的製作技術來形成。在一些實施例中，圖案化製程包括一系列微影製程，所述微影製程包括塗佈方法、曝光製程、顯影製程及固化製程，及/或可對介電層105實行蝕刻製程。在對介電層105實行圖案化製程之後，在介電層105中形成開口，以允許後續形成的導電結構連接至其他層。換言之，UBM層103的一些部分由在介電層105中界定的開口露出。
如圖12所示，於介電層105上形成包括晶種層106a及佈線層106b的導電層106，並使所述導電層106填充在介電層105中界定的開口。導電層106的晶種層106a及佈線層106b可藉由沈積製程以及隨後的圖案化製程來形成。在一些實施例中，晶種層106a共形地形成於介電層105的表面上。在一些實施例中，晶種層106a部分地填充在介電層105中界定的開口，並覆蓋UBM層103的由在介電層105中界定的開口露出的一些部分（例如，頂表面）。晶種層106a與黏著層104接觸。在一些實施例中，晶種層106a藉由濺鍍方法、例如物理氣相沈積等沈積方法或其他適用的方法來形成。在一些實施例中，上述圖案化製程包括一系列微影製程，所述微影製程包括塗佈方法、曝光製程、顯影製程及固化製程，及/或可對介電層105實行蝕刻製程。藉由所述說明書可知，晶種層106a不僅充當隨後形成的金屬特徵的晶種，而且在相鄰金屬特徵之間提供黏著性。具體而言，晶種層106a不僅充當隨後形成的導電層106的佈線層106b的晶種，而且在佈線層106b與其下方的UBM層103之間提供足夠的黏著性。在一些實施例中，晶種層106a及佈線層106b的材料包含Ti、Ta、Cu、W、Ru、Co、Ni或其合金或者其他合適的材料選擇。在一些實施例中，晶種層106a包含Ti/Cu，且佈線層106b包含Cu。在一些實施例中，如圖12所示，黏著層104的與在介電層105中界定的開口接近的端部與晶種層106a接觸。
參照圖13，在中間結構1300中，此後交替地堆疊一或多個介電層105’及導電層106’，從而形成包括介電層105、105’及導電層106、106’的重佈線結構107。此外，在一些實施例中，然後在介電層105’的最頂表面之上形成UBM層108。在另一實例性實施例中，除了在每個步驟中存在與UBM層103接觸的黏著層104之外，圖14至圖16中的製程類似於圖4至圖6中的製程，包括將半導體晶粒貼合至中間結構1300，在貼合的半導體晶粒之上及中間結構1400中的介電層105’上施加底填材料及/或絕緣包封體，將中間結構1400翻轉並貼合至第二載體501，移除半導體基底101及剝離層102，並對中間結構1500實行回蝕刻製程，以暴露出UBM層103以及黏著層104，如中間結構1600等所示。為簡潔起見，在本文中對其不再予以重述。
參照圖17，在一些實施例中，在藉由回蝕刻製程暴露出UBM層103之後，亦將介電層105的第一表面701暴露出，如中間結構1700所示。然而，導電層106的表面702仍然嵌置於介電層105中，並且未被暴露出。UBM層103的表面703被暴露出，而UBM層103的與表面703相對的另一表面704嵌置於介電層105中。黏著層104的一端與UBM層的表面704、介電層105及晶種層106a接觸。此外，如此中間結構1700所示，在回蝕刻製程之後，黏著層104的一部分與UBM層103一起被暴露出。
參照圖18，在中間結構1800中，介電層105的表面701與UBM層103的表面703可位於不同的水平高度處。換言之，介電層105的表面701不與UBM層103的表面703齊平。UBM層103的側壁705可被黏著層104覆蓋，而黏著層104由介電層105暴露出。更具體而言，黏著層104包括由介電層105暴露出的第一側壁部分104a、嵌入介電層105中的第二側壁部分104b、以及底部部分104c。UBM層的側壁705被黏著層104的第一側壁部分104a及第二側壁部分104b覆蓋，且UBM層的表面704被黏著層104的底部部分104c覆蓋。
如圖19A中的中間結構1900A所示，UBM層的一部分103a具有高度Ha，所述高度Ha是表面701的平面與表面703之間的距離，或者是UBM層103自介電層105的頂表面突出的高度。UBM層的另一部分103b具有高度Hb，其中Ha與Hb之和等於UBM層103的高度Hc。另一方面，黏著層104包括由介電層105暴露出的第一側壁部分104a、嵌入介電層105中的第二側壁部分104b、以及與表面704、介電層105及晶種層106a接觸的底部部分104c。
此外，在一些實施例中，黏著層104的第一側壁部分104a具有高度Ha’及厚度Ta，且黏著層104的第二側壁部分104b具有高度Hb’及厚度Tb，如圖19A的中間結構1900A所示。Hb’實質上等於UBM層103的部分103b的Hb，而厚度Ta可不同於厚度Tb。在另一實施例中，由於回蝕刻製程對黏著層104、UBM層103及介電層105的材料的選擇性，黏著層104的第一側壁部分104a的高度Ha’小於或等於UBM層103的部分103a的高度Ha，如圖19B所示。在圖中未示出的一些其他實施例中，黏著層104的第一側壁部分104a可包括傾斜（tapered）側壁。
在一些實施例中，高度Hc的範圍在約3微米至約20微米內，且高度Hb在約0微米至約20微米內。厚度Ta的範圍在約0奈米至約200奈米之間，且厚度Tb在約0奈米至約200奈米之間。
參照圖20，連接端子1001可進一步貼合在UBM層103上，用於電性連接至隨後形成的裝置的一些連接端子。在替代實施例中，還將除連接端子1001之外的其他組件（未示出）放置於UBM層103上，以便構造期望的系統，在此種情形中，該些組件可包括主動組件或整合主動裝置（IAD）、被動組件或整合被動裝置（IPD）或類似組件。
在一些實施例中，在製作重佈線結構107之前形成UBM層103，UBM層103由於僅在其上方幾層的基底上的更佳晶圓邊緣條件而增強了製程步驟（例如，電鍍或金屬材料濺鍍）的穩健性，並且因此進一步提高了後續步驟中的製程控制能力或生產線良率（line yield）。
根據一些實施例，提供了一種包括重佈線結構的結構，所述重佈線結構包括交替地堆疊的介電層及導電層，其中重佈線結構的介電層之中的一個介電層包括第一表面，重佈線結構的導電層之中的一個導電層包括第二表面，並且導電層包括佈線層及晶種層；所述結構還包括：凸塊下金屬（UBM）層，包括第三表面、與第三表面相對的第四表面及自第三表面延伸至第四表面的側壁表面，其中晶種層的一部分位於佈線層與UBM層之間，且UBM層與介電層接觸。
根據一些實施例，提供了一種包括重佈線結構的結構，重佈線結構包括交替地堆疊的介電層及導電層，其中重佈線結構的介電層之中的一個介電層包括第一表面，重佈線結構的導電層之中的一個導電層包括第二表面，並且導電層包括佈線層及晶種層；結構還包括：凸塊下金屬（UBM）層，其中晶種層的一部分位於佈線層與UBM層之間，並且晶種層的所述部分與UBM層以及佈線層接觸；黏著層，設置於UBM層與介電層之間，其中黏著層與UBM層及導電層的晶種層接觸。
根據一些實施例，一種形成封裝結構的方法包括：在載體之上形成第一凸塊下金屬（UBM）層；形成包括交替地堆疊在載體之上的介電層及導電層的重佈線結構，其中重佈線結構的介電層之中的一個介電層包括第一表面，重佈線結構的導電層之中的一個導電層包括第二表面，並且導電層包括佈線層及晶種層；在重佈線結構之上形成第二UBM層，其中第一UBM層與第二UBM層設置於重佈線結構的相對側上；將半導體晶粒貼合至第二UBM層；以絕緣包封體在側向上包封半導體晶粒；將絕緣包封體自載體剝離以暴露出第一UBM層。
上文概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、取代及變更。
100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1600、1700、1800、1900A:中間結構 101:半導體基底 102:剝離層 103、108:凸塊下金屬層 103a、103b:部分 104:黏著層 104a:第一側壁部分 104b:第二側壁部分 104c:底部部分 105、105’:介電層 106、106’:導電層 106a:晶種層 106b:佈線層 107:重佈線結構 301、301’:導電特徵 302:底填材料 303:絕緣包封體 311、312、313:半導體晶粒 501:載體 502:黏著層 701:第一表面 702:第二表面 703:第三表面 704:第四表面 705:側壁 1001:連接端子 Ha、Ha’、Hb、Hb’、Hc:高度 Ta、Tb:厚度
藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1至圖10示出根據一些實施例的製作積體扇出型封裝的製程流程。 圖11至圖20示出根據一些其他實施例的製作積體扇出型封裝的製程流程。
103、108:凸塊下金屬(UBM)層
301、301’:導電特徵
302:底填材料
303:絕緣包封體
311、312、313:半導體晶粒
501:載體
502:黏著層
1000:中間結構
1001:連接端子

Claims (20)

  1. 一種半導體封裝，包括： 重佈線結構，包括交替地堆疊的介電層及導電層，其中所述重佈線結構的所述介電層之中的一介電層包括第一表面，所述重佈線結構的所述導電層之中的一導電層包括第二表面，並且所述導電層包括佈線層及晶種層；以及 凸塊下金屬層，包括第三表面、與所述第三表面相對的第四表面以及自所述第三表面延伸至所述第四表面的側壁表面，其中所述晶種層的一部分位於所述佈線層與所述凸塊下金屬層之間，且所述凸塊下金屬層與所述介電層接觸。
  2. 如請求項1所述的半導體封裝，更包括設置於所述凸塊下金屬層與包括所述第一表面的所述介電層之間的黏著層。
  3. 如請求項2所述的半導體封裝，其中所述黏著層的一端與所述導電層的所述晶種層接觸。
  4. 如請求項1所述的半導體封裝，其中所述介電層的所述第一表面與所述凸塊下金屬層的所述第三表面齊平。
  5. 如請求項1所述的半導體封裝，其中所述凸塊下金屬層嵌置於所述介電層中；所述凸塊下金屬層的所述側壁表面的第一部分與所述介電層接觸，且所述凸塊下金屬層的所述側壁表面的第二部分自所述介電層暴露出。
  6. 如請求項1所述的半導體封裝，其中所述凸塊下金屬層的所述第四表面與所述介電層接觸，且所述凸塊下金屬層的所述側壁表面自所述介電層部分地暴露出。
  7. 一種半導體封裝，包括： 重佈線結構，包括交替地堆疊的介電層及導電層，其中所述重佈線結構的所述介電層之中的一介電層包括第一表面，所述重佈線結構的所述導電層之中的一導電層包括第二表面，並且所述導電層包括佈線層及晶種層； 凸塊下金屬層，其中所述晶種層的一部分位於所述佈線層與所述凸塊下金屬層之間，並且所述晶種層的所述部分與所述凸塊下金屬層以及所述佈線層接觸；以及 黏著層，設置於所述凸塊下金屬層與所述介電層之間，其中所述黏著層與所述凸塊下金屬層及所述導電層的所述晶種層接觸。
  8. 如請求項7所述的半導體封裝，其中所述凸塊下金屬層更包括側壁表面、第三表面、與所述第三表面相對的第四表面，所述第一表面與所述第二表面之間的距離等於所述凸塊下金屬層的高度，並且所述凸塊下金屬層的所述第三表面與所述介電層的所述第一表面齊平。
  9. 如請求項7所述的半導體封裝，其中所述黏著層的側壁的第一部分包括第一高度及第一厚度，所述黏著層的側壁的第二部分包括第二高度及第二厚度，並且所述第一高度與所述第二高度之和等於所述凸塊下金屬層的所述高度。
  10. 如請求項9所述的半導體封裝，其中所述第一部分及所述第二部分與所述介電層接觸。
  11. 如請求項9所述的半導體封裝，其中所述第一部分與所述介電層接觸，並且所述第二部分自所述介電層暴露出。
  12. 如請求項9所述的半導體封裝，其中所述第一部分及所述第二部分皆自所述介電層暴露出。
  13. 如請求項9所述的半導體封裝，其中所述第一厚度實質上等於所述第二厚度。
  14. 如請求項9所述的半導體封裝，其中所述第一厚度小於所述第二厚度。
  15. 如請求項9所述的半導體封裝，其中所述黏著層的側壁的第一部分包括第一高度及第一厚度，所述黏著層的側壁的第二部分包括第二高度及第二厚度，並且所述第一高度與所述第二高度之和小於所述凸塊下金屬層的所述高度。
  16. 一種形成半導體封裝的方法，包括： 在載體之上形成第一凸塊下金屬層； 形成包括交替地堆疊在所述載體之上的介電層及導電層的重佈線結構，其中所述重佈線結構的所述介電層之中的一介電層包括第一表面，所述重佈線結構的所述導電層之中的一導電層包括第二表面，並且所述導電層包括佈線層及晶種層； 在所述重佈線結構之上形成第二凸塊下金屬層，其中所述第一凸塊下金屬層與所述第二凸塊下金屬層設置於所述重佈線結構的相對側上； 將半導體晶粒貼合至所述第二凸塊下金屬層； 以絕緣包封體在側向上包封所述半導體晶粒；以及 將所述絕緣包封體自所述載體剝離以暴露出所述第一凸塊下金屬層。
  17. 如請求項16所述的方法，更包括： 移除所述重佈線結構的一部分，以暴露出所述第一凸塊下金屬層的側壁表面的一部分。
  18. 如請求項16所述的方法，更包括： 移除所述重佈線結構的一部分，以暴露出所述第一凸塊下金屬層的側壁表面。
  19. 如請求項16所述的方法，更包括： 在形成所述重佈線結構之前，在載體之上形成黏著層以覆蓋所述凸塊下金屬層。
  20. 如請求項19所述的方法，更包括： 移除所述重佈線結構的一部分及所述黏著層的一部分，以暴露出所述第一凸塊下金屬層的側壁表面的一部分。
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