JP2011243689A - 半導体装置及びその製造方法 - Google Patents

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Nobuo Aoi
信雄 青井
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Panasonic Corp
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Abstract

【課題】半導体装置から発生する熱を効率的に放熱できる3次元積層構造の半導体装置及びその製造方法を提供する。
【解決手段】第1の半導体基板101と第2の半導体基板111とが接着剤107Aによって貼り合わされている。第1の半導体基板101には、少なくとも端部が露出する第1の電極104が設けられていると共に、第2の半導体基板111には、少なくとも端部が露出する第2の電極114が設けられている。接着剤107Aは、カーボンナノチューブを含有すると共に、第1の電極104と第2の電極114との接続部及びその近傍を除く領域に形成されている。
【選択図】図1

Description

本発明は、半導体装置及びその製造方法に関し、特に、チップ−チップ積層、チップ−ウェーハ積層又はウェーハ−ウェーハ積層された半導体装置及びその製造方法に関する。
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、半導体基板のチップ−チップ積層、チップ−ウェーハ積層又はウェーハ−ウェーハ積層による3次元集積化技術が提案されている。
従来技術による半導体基板の積層方法を図6(a)〜(d)に示す(例えば非特許文献1参照)。
まず、図6(a)に示すように、裏面(回路形成面の反対面)11b側にシリコン貫通ビア12の底部が露出した第1のシリコン基板11を用意する。ここで、第1のシリコン基板11の表面(回路形成面)11a上には、トランジスタ16と、シリコン貫通ビア12及びトランジスタ16と電気的に接続する多層配線を有する配線層17とが形成されている。また、シリコン貫通ビア12の側壁面はバリア膜(図示省略)を挟んで絶縁膜18によって覆われていると共に、第1のシリコン基板11の裏面11bは保護絶縁膜19によって覆われている。
次に、図6(b)に示すように、保護絶縁膜19上及びシリコン貫通ビア12の露出底部上に、絶縁性接着剤13を回転塗布法により形成した後、プリベークを施す。
次に、図6(c)に示すように、表面(回路形成面)14a及び裏面(回路形成面の反対面)14bを有する第2のシリコン基板14を用意する。ここで、第2のシリコン基板14の表面(回路形成面)14a上には、トランジスタ20と、トランジスタ20と電気的に接続する多層配線を有する配線層21とが形成されている。また、配線層21の最表面部には金属電極部15が形成されている。
次に、図6(c)に示すように、第1のシリコン基板11のシリコン貫通ビア12と接合される第2のシリコン基板14の金属電極部15がシリコン貫通ビア12と対向するように、絶縁性接着剤13を挟んで第1のシリコン基板11と第2のシリコン基板14とを対向配置する。
次に、図6(d)に示すように、第1のシリコン基板11と第2のシリコン基板14とを貼り合わせるために、第1のシリコン基板11と第2のシリコン基板14とを圧着した状態で絶縁性接着剤13に対してキュアを行う。
ここで、図6(c)に示す状態では、シリコン貫通ビア12と金属電極部15との間には絶縁性接着剤13が介在しているが、図6(d)に示す圧着により、シリコン貫通ビア12と金属電極部15との間に介在していた絶縁性接着剤13は周囲に押し出されて、シリコン貫通ビア12と金属電極部15とが直接接続される。
特開2004−027134号公報
Naoya Watanabe他、Compliant Bump Technology for 3D Chip-Stacking、Technical Digest of the International 3D System Integration Conference 2008 、p.321(Fig.2)
前述のような3次元集積化技術が注目される中において、例えば、ロジックLSIチップと他のチップとを積層した場合、半導体基板間を接続する接着剤の熱伝導性が低く放熱効率が悪いことに起因して、ロジックLSIチップに集積されたトランジスタの動作によって発生した熱がロジックLSIチップの発熱箇所近傍に蓄積されて温度上昇が引き起こされ、動作不良や信頼性不良等が発生するという問題があった。
前記に鑑み、本発明は、半導体装置から発生する熱を効率的に放熱できる3次元積層構造の半導体装置及びその製造方法を提供することを目的とする。
前記の目的を達成するために、本願発明者は、パッケージされた半導体装置等における放熱用の高熱伝導性材料として提案されている、カーボンナノチューブを充填材(フィラー)として含有する樹脂(例えば特許文献1参照)に着目した。ここで、カーボンナノチューブとは、炭素原子によって作られる六員環ネットワークのシートが単層又は多層の同軸管状になった物質の総称であり、単層のものを単層カーボンナノチューブ、多層のものを多層カーボンナノチューブと呼ぶが、いずれも熱伝導性が極めて高いという特徴を有している。
しかしながら、カーボンナノチューブは電気伝導性を有している。具体的には、単層カーボンナノチューブとしては、製造過程において金属的な性質を示すものと半導体的な性質を示すものとが混在しており、両者の分離は困難である。また、多層カーボンナノチューブは金属的な性質を示す。
従って、貫通電極等によって複数の半導体基板を積層した場合において、従来の絶縁性接着剤に置き換えて、例えば、カーボンナノチューブを充填材として含有する接着剤を半導体基板間の接着剤として使用すると、1つの半導体基板に設けられている貫通電極の露出部分同士の間で電気的絶縁性の劣化が生じてしまう。
そこで、本願発明者は、種々の検討を重ねた結果、例えば、導電性を有するカーボンナノチューブを充填剤として含有する接着剤、又は導電性を有するカーボンナノチューブを含有する放熱部材等を用いても、電極間のリーク電流発生を防止しつつ半導体装置から発生する熱を効率的に放熱できる3次元積層構造の半導体装置及びその製造方法を発明するに至った。
すなわち、本発明に係る第1の半導体装置は、接着剤によって互いに貼り合わされた第1の半導体基板及び第2の半導体基板と、前記第1の半導体基板における前記第2の半導体基板と対向する表面に少なくとも端部が露出するように設けられた第1の電極と、前記第2の半導体基板における前記第1の半導体基板と対向する表面に少なくとも端部が露出するように設けられた第2の電極とを備え、前記第1の電極の前記端部と前記第2の電極の前記端部とは互いに接続されており、前記接着剤は、カーボンナノチューブを含有すると共に、前記第1の電極の前記端部と前記第2の電極の前記端部との接続部及びその近傍を除く領域に形成されている。
本発明に係る第1の半導体装置によると、カーボンナノチューブを含有する接着剤を用いて、第1の半導体基板と第2の半導体基板とを貼り合わせていると共に、当該接着剤を各半導体基板の電極から離間させて形成している。このため、電極間のリーク電流発生を防止しつつ半導体装置から発生する熱を効率的に放熱できる3次元積層構造の半導体装置、つまり、動作不良のない信頼性の高い3次元積層チップを得ることができる。
本発明に係る第1の半導体装置において、前記接着剤は、前記第1の電極の前記端部と前記第2の電極の前記端部との前記接続部から少なくとも2μm以上離して設けられていてもよい。このようにすると、基板位置合わせ精度やリソグラフィ精度等を考慮した十分なマージンを確保しつつ、カーボンナノチューブを含有する接着剤を各半導体基板の電極から離間させることができる。
本発明に係る第1の半導体装置において、前記カーボンナノチューブの長さは、前記第1の電極の前記端部と前記第2の電極の前記端部との前記接続部と、前記接着剤との離間距離の半分以下であってもよい。このようにすると、各半導体基板の電極同士の接続部及びその近傍から、カーボンナノチューブを含有する接着剤を選択的に除去した際に、当該接続部及びその近傍にカーボンナノチューブが残存したとしても、電極間のリーク電流発生を確実に防止することができる。
本発明に係る第1の半導体装置において、前記第1の電極の前記端部と前記第2の電極の前記端部との前記接続部と、前記接着剤との間に、カーボンナノチューブを含有しない絶縁性接着剤がさらに充填されていてもよい。このようにすると、カーボンナノチューブに起因する電極間のリーク電流発生を確実に防止することができる。また、この場合、前記絶縁性接着剤は、前記第2の半導体基板と前記接着剤との間にも形成されていてもよい。
本発明に係る第1の半導体装置において、前記接着剤は感光性を有していてもよい。このようにすると、リソグラフィ及び現像処理を用いて、各半導体基板の電極同士の接続部及びその近傍から、カーボンナノチューブを含有する接着剤を選択的に除去することができる。
本発明に係る第1の半導体装置において、前記カーボンナノチューブは、単層カーボンナノチューブ、多層カーボンナノチューブ又はそれらの混合物であってもよい。
本発明に係る第1の半導体装置において、前記第1の電極は、前記第1の半導体基板を貫通する貫通電極であってもよい。
また、本発明に係る第1の半導体装置の製造方法は、第1の電極の少なくとも端部が表面に露出した第1の半導体基板を準備する工程(a)と、前記第1の電極の前記端部上及びその近傍を除く前記第1の半導体基板の前記表面上に、カーボンナノチューブを含有する接着剤膜を形成する工程(b)と、前記工程(b)の後、第2の電極の少なくとも端部が表面に露出した第2の半導体基板を準備して、前記第1の電極の前記端部と前記第2の電極の前記端部とが互いに接続するように、前記第1の半導体基板と前記第2の半導体基板とを前記接着剤膜によって貼り合わせる工程(c)とを備えている。
本発明に係る第1の半導体装置の製造方法によると、カーボンナノチューブを含有する接着剤を用いて、第1の半導体基板と第2の半導体基板とを貼り合わせていると共に、当該接着剤を各半導体基板の電極から離間させて形成している。このため、電極間のリーク電流発生を防止しつつ半導体装置から発生する熱を効率的に放熱できる3次元積層構造の半導体装置、つまり、動作不良のない信頼性の高い3次元積層チップを得ることができる。
本発明に係る第1の半導体装置の製造方法において、前記工程(b)と前記工程(c)との間に、前記第1の半導体基板の前記表面上に、カーボンナノチューブを含有していない絶縁性接着剤膜を形成する工程(d)をさらに備えていてもよい。このようにすると、カーボンナノチューブに起因する電極間のリーク電流発生を確実に防止することができる。また、この場合、前記工程(d)と前記工程(c)との間に、前記絶縁性接着剤膜における前記第1の電極の前記端部の近傍に形成されている部分以外の他の部分を除去する工程(e)をさらに備えていてもよい。
本発明に係る第1の半導体装置の製造方法において、前記接着剤は感光性を有していてもよい。このようにすると、リソグラフィ及び現像処理を用いて、各半導体基板の電極同士の接続部及びその近傍から、カーボンナノチューブを含有する接着剤を選択的に除去できる。
本発明に係る第1の半導体装置の製造方法において、前記カーボンナノチューブは、単層カーボンナノチューブ、多層カーボンナノチューブ又はそれらの混合物であってもよい。
本発明に係る第1の半導体装置の製造方法において、前記第1の電極は、前記第1の半導体基板を貫通する貫通電極であってもよい。
本発明に係る第2の半導体装置は、接着剤によって互いに貼り合わされた第1の半導体基板及び第2の半導体基板と、前記第1の半導体基板における前記第2の半導体基板と対向する表面に少なくとも端部が露出するように設けられた第1の電極と、前記第2の半導体基板における前記第1の半導体基板と対向する表面に少なくとも端部が露出するように設けられた第2の電極とを備え、前記第1の電極の前記端部と前記第2の電極の前記端部とは互いに接続されており、前記第1の半導体基板又は前記第2の半導体基板と前記接着剤との間における前記第1の電極の前記端部と前記第2の電極の前記端部との接続部及びその近傍を除く領域に、カーボンナノチューブ含有膜が形成されている。
本発明に係る第2の半導体装置によると、第1の半導体基板又は第2の半導体基板と、両基板を貼り合わせる接着剤との間にカーボンナノチューブ含有膜を各半導体基板の電極から離間させて形成している。このため、電極間のリーク電流発生を防止しつつ半導体装置から発生する熱を効率的に放熱できる3次元積層構造の半導体装置、つまり、動作不良のない信頼性の高い3次元積層チップを得ることができる。
本発明に係る第2の半導体装置において、前記カーボンナノチューブ含有膜は、前記第1の電極の前記端部と前記第2の電極の前記端部との前記接続部から少なくとも2μm以上離して設けられていてもよい。このようにすると、基板位置合わせ精度やリソグラフィ精度等を考慮した十分なマージンを確保しつつ、カーボンナノチューブ含有膜を各半導体基板の電極から離間させることができる。
本発明に係る第2の半導体装置において、前記カーボンナノチューブ含有膜に含まれるカーボンナノチューブの長さは、前記第1の電極の前記端部と前記第2の電極の前記端部との前記接続部と、前記カーボンナノチューブ含有膜との離間距離の半分以下であってもよい。このようにすると、各半導体基板の電極同士の接続部及びその近傍から、カーボンナノチューブ含有膜を選択的に除去した際に、当該接続部及びその近傍にカーボンナノチューブが残存したとしても、電極間のリーク電流発生を確実に防止することができる。
本発明に係る第2の半導体装置において、前記カーボンナノチューブ含有膜に含まれるカーボンナノチューブは、単層カーボンナノチューブ、多層カーボンナノチューブ又はそれらの混合物であってもよい。
本発明に係る第2の半導体装置において、前記第1の電極は、前記第1の半導体基板を貫通する貫通電極であってもよい。
本発明に係る第2の半導体装置の製造方法は、第1の電極の少なくとも端部が表面に露出した第1の半導体基板を準備する工程(a)と、前記第1の電極の前記端部上及びその近傍を除く前記第1の半導体基板の前記表面上にカーボンナノチューブ含有膜を形成する工程(b)と、前記工程(b)の後、前記第1の半導体基板の前記表面上に、カーボンナノチューブを含有していない絶縁性接着剤膜を形成する工程(c)と、前記工程(c)の後、第2の電極の少なくとも端部が表面に露出した第2の半導体基板を準備して、前記第1の電極の前記端部と前記第2の電極の前記端部とが互いに接続するように、前記第1の半導体基板と前記第2の半導体基板とを前記絶縁性接着剤膜によって貼り合わせる工程(d)とを備えている。
本発明に係る第2の半導体装置の製造方法によると、第1の半導体基板又は第2の半導体基板と、両基板を貼り合わせる接着剤との間にカーボンナノチューブ含有膜を各半導体基板の電極から離間させて形成している。このため、電極間のリーク電流発生を防止しつつ半導体装置から発生する熱を効率的に放熱できる3次元積層構造の半導体装置、つまり、動作不良のない信頼性の高い3次元積層チップを得ることができる。
本発明に係る第2の半導体装置の製造方法において、前記カーボンナノチューブ含有膜に含まれるカーボンナノチューブは、単層カーボンナノチューブ、多層カーボンナノチューブ又はそれらの混合物であってもよい。
本発明に係る第2の半導体装置の製造方法において、前記第1の電極は、前記第1の半導体基板を貫通する貫通電極であってもよい。
本発明によれば、カーボンナノチューブを含有する接着剤又はカーボンナノチューブを含有する放熱部材を用いても、電極間のリーク電流発生を防止しつつ半導体装置から発生する熱を効率的に放熱できる3次元積層構造の半導体装置及びその製造方法を実現でき、それにより、動作不良のない信頼性の高い3次元積層チップを得ることができる。
図1(a)〜(d)は、第1の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図2(a)は、比較例として、各半導体基板の電極同士の接続部及びその近傍にも、カーボンナノチューブを含有する接着剤が形成されている3次元積層チップの断面構成を示す図であり、図2(b)は、第1の実施形態に係る半導体装置の製造方法により形成された3次元積層チップの断面構成を示す図である。 図3(a)〜(f)は、第1の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。 図4は、第1の実施形態の変形例に係る半導体装置の断面構成の一例を示す図である。 図5(a)〜(e)は、第2の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図6(a)〜(d)は、従来の半導体装置の製造方法の各工程を示す断面図である。
(第1の実施形態)
以下、本発明の第1の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
図1(a)〜(d)は、第1の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
まず、図1(a)に示すように、裏面(回路形成面の反対面)101b側に貫通ビア104の底部が露出した第1の半導体基板(例えばシリコン基板)101を用意する。ここで、第1の半導体基板101の表面(回路形成面)101a上には、トランジスタ102と、貫通ビア104及びトランジスタ102と電気的に接続する多層配線を有する配線層103とが形成されている。また、貫通ビア104は、第1の半導体基板101を貫通して配線層103中にまで達していると共に、貫通ビア104の側壁面はバリア膜(図示省略)を挟んで絶縁膜105によって覆われている。また、第1の半導体基板101の裏面101bは保護絶縁膜106によって覆われている。尚、図1(a)では貫通ビア104の1つを示しているが、第1の半導体基板101には複数の貫通ビア104が設けられている。
次に、図1(b)に示すように、保護絶縁膜106上及び貫通ビア104の露出底部上に、例えば、単層カーボンナノチューブを分散させたネガ型の感光性ジビニルシロキサン−ビス−ベンゾシクロブテン(BCB)モノマーの1,3,5−トリメチルベンゼン溶液(例えば、BCBモノマーの濃度が20〜40質量%、単層カーボンナノチューブの濃度が1〜40質量%)を、回転塗布法により例えば厚さ5μm程度で塗布した後、例えば90℃で90秒間のプリベークを施してBCBモノマー膜107を形成する。
次に、図1(c)に示すように、リソグラフィ工程により、貫通ビア104の近傍領域(つまり、後工程で用意する第2の半導体基板111上に形成されており且つ貫通ビア104と接合される電極部114の近傍領域)108を除く領域に位置するBCBモノマー膜107を露光することによって、重合反応を起こさせて、現像液に不溶なBCB膜107Aを形成する。その後、現像液により、貫通ビア104の近傍領域108に位置するBCBモノマー膜107、つまり、貫通ビア104の露出底部上及びその近傍に形成されたBCBモノマー膜107を溶解して除去する。
次に、図1(d)に示すように、表面(回路形成面)111a及び裏面(回路形成面の反対面)111bを有する第2の半導体基板(例えばシリコン基板)111を用意する。ここで、第2の半導体基板111の表面(回路形成面)111a上には、トランジスタ112と、トランジスタ112と電気的に接続する多層配線を有する配線層113とが形成されている。また、配線層113の最表面部には、例えば金属からなる電極部114が形成されている。
次に、図1(d)に示すように、貫通ビア104と電極部114とが接続するように第1の半導体基板101と第2の半導体基板111とを貼り合わせるために、例えば、BCB膜107A(つまりカーボンナノチューブを含有する接着剤)を挟んで第1の半導体基板101と第2の半導体基板111とを圧着した状態で、例えば350℃程度の温度で1時間程度のキュアをBCB膜107Aに対して行う。
以上のようにして、本実施形態の半導体装置が完成する。ここで、現像液により、貫通ビア104の露出底部上及びその近傍に形成されたBCBモノマー膜107を溶解して除去しているので、BCBモノマー膜107に含まれるカーボンナノチューブも貫通ビア104の露出底部上及びその近傍から除去されている。このため、貫通ビア104同士がカーボンナノチューブを介して電気的に接続して絶縁性が劣化することを防止できる。
すなわち、本実施形態によると、カーボンナノチューブを含有する接着剤であるBCB膜107Aを用いて、第1の半導体基板101と第2の半導体基板111とを貼り合わせていると共に、当該接着剤を各半導体基板の電極から離間させて形成している。このため、電極間のリーク電流発生を防止しつつ半導体装置から発生する熱を効率的に放熱できる3次元積層構造の半導体装置、つまり、動作不良のない信頼性の高い3次元積層チップを得ることができる。
図2(a)は、比較例として、各半導体基板101及び111の電極(貫通ビア104及び電極部114)同士の接続部及びその近傍にも、カーボンナノチューブを含有する接着剤(BCB膜107A)が形成されている3次元積層チップの断面構成を示しており、図2(b)は、前述の本実施形態の製造方法により形成された3次元積層チップの断面構成を示している。
比較例においては、図2(a)に示すように、接着剤(BCB膜107A)中に含まれるカーボンナノチューブ115が、隣接する電極間を架橋する危険性があるため、リークパス116が発生してリーク電流が生じることが懸念される。
一方、本実施形態によれば、図2(b)に示すように、各半導体基板101及び111の電極(貫通ビア104及び電極部114)周辺の接着剤(BCB膜107A)がパターニングにより除去されているので、当該接着剤に含まれるカーボンナノチューブ115に起因する電極間のリーク電流発生を防止することが可能となる。
尚、本実施形態では、第1の半導体基板101の裏面(回路形成面の反対面)101bに形成されている電極として、貫通ビア104を用いたが、これに代えて、他の方法によって形成された電極、例えば金属からなるバンプ等を用いてもよい。また、第2の半導体基板111において、電極部114に代えて、貫通ビアが形成されていてもよい。
また、本実施形態では、第1の半導体基板101と第2の半導体基板111との接着剤として、感光性のBCB膜を用いたが、絶縁性を有していれば接着剤の種類は特に限定されない。また、第1の半導体基板101と第2の半導体基板111との接着剤に充填剤として含まれるカーボンナノチューブとして、単層カーボンナノチューブを用いたが、これに代えて、多層カーボンナノチューブ、又は単層カーボンナノチューブと多層カーボンナノチューブとの混合物を用いてもよい。
また、第1の実施形態において、第1の半導体基板101と第2の半導体基板111との接着剤であるBCB膜107Aは、貫通ビア104と電極部114との接続部から少なくとも2μm以上離して設けられていることが好ましい。このようにすると、基板位置合わせ精度やリソグラフィ精度等を考慮した十分なマージンを確保しつつ、カーボンナノチューブを含有する接着剤(BCB膜107A)を各半導体基板の電極から離間させることができる。尚、本実施形態のように、貫通ビア104と比較して電極部114の方が大きい場合、BCB膜107Aが電極部114と接しないように設けられていることが好ましいことは言うまでもない。
また、本実施形態において、BCB膜107Aに含まれるカーボンナノチューブの長さは、BCBモノマー膜107が現像除去される貫通ビア104の近傍領域108の寸法よりも十分に小さいことが望ましい。具体的には、BCB膜107Aに含まれるカーボンナノチューブの長さは、貫通ビア104と電極部114との接続部と、BCB膜107Aとの離間距離の半分以下であることが好ましい。例えば、貫通ビア104と電極部114との接続部周辺において幅2μmのBCBモノマー膜107を現像除去する場合、BCB膜107Aに含まれるカーボンナノチューブの長さが、BCBモノマー膜107の除去領域の幅の1/2以下つまり1μm以下であれば、BCBモノマー膜107の除去時に当該除去領域にカーボンナノチューブが第1の半導体基板101上に残存したとしても、電極間のリーク電流発生つまり絶縁不良の発生を十分に抑制することができる。尚、リソグラフィ及び現像処理を用いて、貫通ビア104と電極部114との接続部上及びその近傍からBCBモノマー膜107を除去した後、プラズマアッシングを短時間行うことによって、BCBモノマー膜107の除去領域に残存するカーボンナノチューブをほぼ完全に除去することができる。
また、本実施形態において、BCBモノマー膜107の形成に回転塗布法を用いたが、これに代えて、インクジェットによる印刷法などを用いることも可能である。この場合には、BCB膜には感光性は必要とされない。
また、本実施形態に係る半導体装置及びその製造方法は、チップ−チップ積層(ウェハダイシングにより得られたチップ状態の半導体装置同士の積層)、チップ−ウェーハ積層(チップ状態の半導体装置と、ダイシング前のウェーハ状態の半導体装置との積層)、又はウェーハ−ウェーハ積層(ウェーハ状態の半導体装置同士の積層)された半導体装置及びその製造方法のいずれにも適用可能である。
(第1の実施形態の変形例)
以下、本発明の第1の実施形態の変形例に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
図3(a)〜(f)は、第1の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。
まず、第1の実施形態の図1(a)に示す工程と同様に、図3(a)に示すように、裏面(回路形成面の反対面)101b側に貫通ビア104の底部が露出した第1の半導体基板(例えばシリコン基板)101を用意する。ここで、第1の半導体基板101の表面(回路形成面)101a上には、トランジスタ102と、貫通ビア104及びトランジスタ102と電気的に接続する多層配線を有する配線層103とが形成されている。また、貫通ビア104は、第1の半導体基板101を貫通して配線層103中にまで達していると共に、貫通ビア104の側壁面はバリア膜(図示省略)を挟んで絶縁膜105によって覆われている。また、第1の半導体基板101の裏面101bは保護絶縁膜106によって覆われている。尚、図3(a)では貫通ビア104の1つを示しているが、第1の半導体基板101には複数の貫通ビア104が設けられている。
次に、第1の実施形態の図1(b)に示す工程と同様に、図3(b)に示すように、保護絶縁膜106上及び貫通ビア104の露出底部上に、例えば、単層カーボンナノチューブを分散させたネガ型の感光性ジビニルシロキサン−ビス−ベンゾシクロブテン(BCB)モノマーの1,3,5−トリメチルベンゼン溶液(例えば、BCBモノマーの濃度が20〜40質量%、単層カーボンナノチューブの濃度が1〜40質量%)を、回転塗布法により例えば厚さ5μm程度で塗布した後、例えば90℃で90秒間のプリベークを施してBCBモノマー膜107を形成する。
次に、第1の実施形態の図1(c)に示す工程と同様に、図3(c)に示すように、リソグラフィ工程により、貫通ビア104の近傍領域(つまり、後工程で用意する第2の半導体基板111上に形成されており且つ貫通ビア104と接合される電極部114の近傍領域)108を除く領域に位置するBCBモノマー膜107を露光することによって、重合反応を起こさせて、現像液に不溶なBCB膜107A(以下、第1のBCB膜107Aという)を形成する。その後、現像液により、貫通ビア104の近傍領域108に位置するBCBモノマー膜107、つまり、貫通ビア104の露出底部上及びその近傍に形成されたBCBモノマー膜107を溶解して除去する。
次に、図3(d)に示すように、単層カーボンナノチューブを分散させた第1のBCB膜7A上、貫通ビア104の露出底部上、及び貫通ビア104近傍の保護絶縁膜106上に、例えば塗布及びプリベークによって、カーボンナノチューブを含有しない第2のBCB膜121を形成する。
次に、図3(e)に示すように、カーボンナノチューブを含有しない第2のBCB膜121のうち、単層カーボンナノチューブを分散させた第1のBCB膜107A上及び貫通ビア104の露出底部上に形成されている部分を除去する。言い換えると、貫通ビア104の近傍領域のみに第2のBCB膜121を残存させる。ここで、例えば、第2のBCB膜121の全面に対してエッチバックを行うことにより、貫通ビア104の近傍領域以外の第2のBCB膜121を除去することができる。
次に、図3(f)に示すように、表面(回路形成面)111a及び裏面(回路形成面の反対面)111bを有する第2の半導体基板(例えばシリコン基板)111を用意する。ここで、第2の半導体基板111の表面(回路形成面)111a上には、トランジスタ112と、トランジスタ112と電気的に接続する多層配線を有する配線層113とが形成されている。また、配線層113の最表面部には、例えば金属からなる電極部114が形成されている。
次に、図3(f)に示すように、貫通ビア104と電極部114とが接続するように第1の半導体基板101と第2の半導体基板111とを貼り合わせるために、例えば、第1のBCB膜107A(つまりカーボンナノチューブを含有する接着剤)及び第2のBCB膜121(つまりカーボンナノチューブを含有しない接着剤)を挟んで第1の半導体基板101と第2の半導体基板111とを圧着した状態で、例えば350℃程度の温度で1時間程度のキュアをBCB膜107A及び121に対して行う。
以上のようにして、本変形例の半導体装置が完成する。ここで、現像液により、貫通ビア104の露出底部上及びその近傍に形成されたBCBモノマー膜107を溶解して除去しているので、BCBモノマー膜107に含まれるカーボンナノチューブも貫通ビア104の露出底部上及びその近傍から除去されている。このため、貫通ビア104同士がカーボンナノチューブを介して電気的に接続して絶縁性が劣化することを防止できる。
すなわち、本変形例によると、カーボンナノチューブを含有する接着剤であるBCB膜107Aを用いて、第1の半導体基板101と第2の半導体基板111とを貼り合わせていると共に、当該接着剤を各半導体基板の電極から離間させて形成している。このため、電極間のリーク電流発生を防止しつつ半導体装置から発生する熱を効率的に放熱できる3次元積層構造の半導体装置、つまり、動作不良のない信頼性の高い3次元積層チップを得ることができる。
また、本変形例では、カーボンナノチューブを含有する接着剤(第1のBCB膜107A)の除去領域、つまり、貫通ビア104と電極部114との接続部と、第1のBCB膜107Aとの間に、カーボンナノチューブを含有しない絶縁性の接着剤(第2のBCB膜111)を充填しているため、カーボンナノチューブに起因する電極間のリーク電流発生つまり絶縁性劣化をより確実に防止することができる。
尚、本変形例において、図3(e)に示す工程で、第2のBCB膜121のうち第1のBCB膜107A上に形成されている部分を除去したが、これに代えて、例えば図4に示すように、第2のBCB膜121のうち第1のBCB膜107A上に形成されている部分を残存させたまま、第1の半導体基板101と第2の半導体基板111とを貼り合わせてもよい。
また、本変形例では、第1の半導体基板101の裏面(回路形成面の反対面)101bに形成されている電極として、貫通ビア104を用いたが、これに代えて、他の方法によって形成された電極、例えば金属からなるバンプ等を用いてもよい。また、第2の半導体基板111において、電極部114に代えて、貫通ビアが形成されていてもよい。
また、本変形例では、第1の半導体基板101と第2の半導体基板111との接着剤として、BCB膜を用いたが、絶縁性を有していれば接着剤の種類は特に限定されない。また、接着剤となる第1のBCB膜107Aに充填剤として含まれるカーボンナノチューブとして、単層カーボンナノチューブを用いたが、これに代えて、多層カーボンナノチューブ、又は単層カーボンナノチューブと多層カーボンナノチューブとの混合物を用いてもよい。
また、本変形例において、第1の半導体基板101と第2の半導体基板111との接着剤である第1のBCB膜107Aは、貫通ビア104と電極部114との接続部から少なくとも2μm以上離して設けられていることが好ましい。このようにすると、基板位置合わせ精度やリソグラフィ精度等を考慮した十分なマージンを確保しつつ、カーボンナノチューブを含有する接着剤(第1のBCB膜107A)を各半導体基板の電極から離間させることができる。尚、本変形例のように、貫通ビア104と比較して電極部114の方が大きい場合、第1のBCB膜107Aが電極部114と接しないように設けられていることが好ましいことは言うまでもない。
また、本変形例において、第1のBCB膜107Aに含まれるカーボンナノチューブの長さは、BCBモノマー膜107が現像除去される貫通ビア104の近傍領域108の寸法よりも十分に小さいことが望ましい。具体的には、第1のBCB膜107Aに含まれるカーボンナノチューブの長さは、貫通ビア104と電極部114との接続部と、第1のBCB膜107Aとの離間距離の半分以下であることが好ましい。例えば、貫通ビア104と電極部114との接続部周辺において幅2μmのBCBモノマー膜107を現像除去する場合、第1のBCB膜107Aに含まれるカーボンナノチューブの長さが、BCBモノマー膜107の除去領域の幅の1/2以下つまり1μm以下であれば、BCBモノマー膜107の除去時に当該除去領域にカーボンナノチューブが第1の半導体基板101上に残存したとしても、電極間のリーク電流発生つまり絶縁不良の発生を十分に抑制することができる。尚、リソグラフィ及び現像処理を用いて、貫通ビア104と電極部114との接続部上及びその近傍からBCBモノマー膜107を除去した後、プラズマアッシングを短時間行うことによって、BCBモノマー膜107の除去領域に残存するカーボンナノチューブをほぼ完全に除去することができる。
また、本変形例において、BCBモノマー膜107の形成に回転塗布法を用いたが、これに代えて、インクジェットによる印刷法などを用いることも可能である。この場合には、BCB膜には感光性は必要とされない。
また、本変形例において、第2のBCB膜121として、例えばBCBモノマー膜を回転塗布法等により形成してもよい。或いは、回転塗布法に代えて、インクジェットによる印刷法などを用いることも可能である。この場合には、BCBモノマー膜には感光性は必要とされない。また、印刷法により貫通ビア104の近傍のみにBCBモノマー膜を形成した場合には、塗布法を用いた場合のように全面エッチバックによる不要部分の除去を行わなくてもよい。
また、本変形例に係る半導体装置及びその製造方法は、チップ−チップ積層(ウェハダイシングにより得られたチップ状態の半導体装置同士の積層)、チップ−ウェーハ積層(チップ状態の半導体装置と、ダイシング前のウェーハ状態の半導体装置との積層)、又はウェーハ−ウェーハ積層(ウェーハ状態の半導体装置同士の積層)された半導体装置及びその製造方法のいずれにも適用可能である。
(第2の実施形態)
以下、本発明の第2の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
図5(a)〜(e)は、第2の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
まず、第1の実施形態の図1(a)に示す工程と同様に、図5(a)に示すように、裏面(回路形成面の反対面)101b側に貫通ビア104の底部が露出した第1の半導体基板(例えばシリコン基板)101を用意する。ここで、第1の半導体基板101の表面(回路形成面)101a上には、トランジスタ102と、貫通ビア104及びトランジスタ102と電気的に接続する多層配線を有する配線層103とが形成されている。また、貫通ビア104は、第1の半導体基板101を貫通して配線層103中にまで達していると共に、貫通ビア104の側壁面はバリア膜(図示省略)を挟んで絶縁膜105によって覆われている。また、第1の半導体基板101の裏面101bは保護絶縁膜106によって覆われている。尚、図5(a)では貫通ビア104の1つを示しているが、第1の半導体基板101には複数の貫通ビア104が設けられている。
次に、図5(b)に示すように、保護絶縁膜106上及び貫通ビア104の露出底部上に、例えばスピンコート法を用いて、例えば単層カーボンナノチューブからなるカーボンナノチューブ膜131を形成する。
次に、図5(c)に示すように、リソグラフィ工程により、貫通ビア104の近傍領域(つまり、後工程で用意する第2の半導体基板111上に形成されており且つ貫通ビア104と接合される電極部114の近傍領域)108を除く領域に位置するカーボンナノチューブ膜131を覆うレジストパターン(図示省略)を形成し、当該レジストパターンをマスクとして、例えばプラズマエッチングにより、貫通ビア104の近傍領域108に位置するカーボンナノチューブ膜131を除去する。
次に、図5(d)に示すように、残存するカーボンナノチューブ膜131上、貫通ビア104の露出底部上、及び貫通ビア104近傍の保護絶縁膜106上に、例えば塗布及びプリベークによって、カーボンナノチューブを含有しないBCB膜132を形成する。ここで、BCB膜132のうち貫通ビア104の露出底部上に形成されている部分を除去してもよい。
次に、図5(e)に示すように、表面(回路形成面)111a及び裏面(回路形成面の反対面)111bを有する第2の半導体基板(例えばシリコン基板)111を用意する。ここで、第2の半導体基板111の表面(回路形成面)111a上には、トランジスタ112と、トランジスタ112と電気的に接続する多層配線を有する配線層113とが形成されている。また、配線層113の最表面部には、例えば金属からなる電極部114が形成されている。
次に、図5(e)に示すように、貫通ビア104と電極部114とが接続するように第1の半導体基板101と第2の半導体基板111とを貼り合わせるために、例えば、BCB膜132(つまりカーボンナノチューブを含有しない接着剤)を挟んで第1の半導体基板101と第2の半導体基板111とを圧着した状態で、例えば350℃程度の温度で1時間程度のキュアをBCB膜132に対して行う。
ここで、図5(d)に示す工程において、BCB膜132のうち貫通ビア104の露出底部上に形成されている部分が除去されていない場合には、図5(e)に示す工程において、第1の半導体基板101と第2の半導体基板111とを圧着した際に、貫通ビア104と電極部114との間に介在していたBCB膜132が周囲に押し出され、貫通ビア104と電極部114とが直接接続される。
以上のようにして、本実施形態の半導体装置が完成する。ここで、貫通ビア104の露出底部上及びその近傍に形成されたカーボンナノチューブ膜131を除去しているため、貫通ビア104同士がカーボンナノチューブを介して電気的に接続して絶縁性が劣化することを防止できる。
すなわち、本実施形態によると、第1の半導体基板101と第2の半導体基板111とを貼り合わせる接着剤(BCB膜132)と、第1の半導体基板101との間にカーボンナノチューブ膜131を各半導体基板の電極から離間させて形成している。このため、電極間のリーク電流発生を防止しつつ半導体装置から発生する熱を効率的に放熱できる3次元積層構造の半導体装置、つまり、動作不良のない信頼性の高い3次元積層チップを得ることができる。
また、本実施形態では、カーボンナノチューブ膜131の除去領域、つまり、貫通ビア104と電極部114との接続部と、カーボンナノチューブ膜131との間に、カーボンナノチューブを含有しない絶縁性の接着剤(BCB膜132)を充填しているため、カーボンナノチューブに起因する電極間のリーク電流発生つまり絶縁性劣化をより確実に防止することができる。
尚、本実施形態では、第1の半導体基板101の裏面(回路形成面の反対面)101bに形成されている電極として、貫通ビア104を用いたが、これに代えて、他の方法によって形成された電極、例えば金属からなるバンプ等を用いてもよい。また、第2の半導体基板111において、電極部114に代えて、貫通ビアが形成されていてもよい。
また、本実施形態では、第1の半導体基板101と第2の半導体基板111との接着剤として、BCB膜を用いたが、絶縁性を有していれば接着剤の種類は特に限定されない。
また、本実施形態では、カーボンナノチューブ膜131の材料として、単層カーボンナノチューブを用いたが、これに代えて、多層カーボンナノチューブ、又は単層カーボンナノチューブと多層カーボンナノチューブとの混合物を用いてもよい。また、カーボンナノチューブ膜131に代えて、カーボンナノチューブを含有する薄膜を形成してもよい。
また、本実施形態では、第1の半導体基板101と第2の半導体基板111とを貼り合わせる接着剤(BCB膜132)と、第1の半導体基板101との間にカーボンナノチューブ膜131を形成した。しかし、これに代えて、又は、これに加えて、接着剤(BCB膜132)と第2の半導体基板111との間にカーボンナノチューブ膜又はカーボンナノチューブ含有膜を形成してもよい。
また、本実施形態において、第1の半導体基板101と第2の半導体基板111との間に形成される放熱部材であるカーボンナノチューブ膜131は、貫通ビア104と電極部114との接続部から少なくとも2μm以上離して設けられていることが好ましい。このようにすると、基板位置合わせ精度やリソグラフィ精度等を考慮した十分なマージンを確保しつつ、カーボンナノチューブ膜131を各半導体基板の電極から離間させることができる。尚、本実施形態のように、貫通ビア104と比較して電極部114の方が大きい場合、カーボンナノチューブ膜131が電極部114と接しないように設けられていることが好ましいことは言うまでもない。
また、本実施形態において、カーボンナノチューブ膜131に含まれるカーボンナノチューブの長さは、カーボンナノチューブ膜131が除去される貫通ビア104の近傍領域108の寸法よりも十分に小さいことが望ましい。具体的には、カーボンナノチューブ膜131に含まれるカーボンナノチューブの長さは、貫通ビア104と電極部114との接続部と、カーボンナノチューブ膜131との離間距離の半分以下であることが好ましい。例えば、貫通ビア104と電極部114との接続部周辺において幅2μmのカーボンナノチューブ膜131を除去する場合、カーボンナノチューブ膜131に含まれるカーボンナノチューブの長さが、カーボンナノチューブ膜131の除去領域の幅の1/2以下つまり1μm以下であれば、カーボンナノチューブ膜131の除去時に当該除去領域にカーボンナノチューブが第1の半導体基板101上に残存したとしても、電極間のリーク電流発生つまり絶縁不良の発生を十分に抑制することができる。
また、本実施形態において、BCB膜132として、例えばBCBモノマー膜を回転塗布法等により形成してもよい。或いは、回転塗布法に代えて、インクジェットによる印刷法などを用いることも可能である。この場合には、BCBモノマー膜には感光性は必要とされない。また、印刷法により貫通ビア104の周辺のみにBCBモノマー膜を形成した場合には、塗布法を用いた場合のように、貫通ビア104の露出底部上に形成されているBCBモノマー膜を除去する必要はない。
また、本実施形態に係る半導体装置及びその製造方法は、チップ−チップ積層(ウェハダイシングにより得られたチップ状態の半導体装置同士の積層)、チップ−ウェーハ積層(チップ状態の半導体装置と、ダイシング前のウェーハ状態の半導体装置との積層)、又はウェーハ−ウェーハ積層(ウェーハ状態の半導体装置同士の積層)された半導体装置及びその製造方法のいずれにも適用可能である。
以上に説明したように、本発明の半導体装置及びその製造方法は、カーボンナノチューブを含有する接着剤又は放熱部材等を用いても、積層された半導体装置同士を電気的に接続する電極間における電気的な絶縁性劣化を防止しつつ、半導体装置から発生する熱を効率的に放熱できるものであり、特に、チップ−チップ積層、チップ−ウェーハ積層又はウェーハ−ウェーハ積層された半導体装置及びその製造方法等に有用である。
101 第1の半導体基板
101a 第1の半導体基板の表面
101b 第1の半導体基板の裏面
102 トランジスタ
103 配線層
104 貫通ビア
105 絶縁膜
106 保護絶縁膜
107 BCBモノマー膜
107A BCB膜(第1のBCB膜)
108 貫通ビアの近傍領域
111 第2の半導体基板
111a 第2の半導体基板の表面
111b 第2の半導体基板の裏面
112 トランジスタ
113 配線層
114 電極部
115 カーボンナノチューブ
116 リークパス
121 第2のBCB膜
131 カーボンナノチューブ膜
132 BCB膜

Claims (22)

  1. 接着剤によって互いに貼り合わされた第1の半導体基板及び第2の半導体基板と、
    前記第1の半導体基板における前記第2の半導体基板と対向する表面に少なくとも端部が露出するように設けられた第1の電極と、
    前記第2の半導体基板における前記第1の半導体基板と対向する表面に少なくとも端部が露出するように設けられた第2の電極とを備え、
    前記第1の電極の前記端部と前記第2の電極の前記端部とは互いに接続されており、
    前記接着剤は、カーボンナノチューブを含有すると共に、前記第1の電極の前記端部と前記第2の電極の前記端部との接続部及びその近傍を除く領域に形成されていることを特徴とする半導体装置。
  2. 請求項1に記載の半導体装置において、
    前記接着剤は、前記第1の電極の前記端部と前記第2の電極の前記端部との前記接続部から少なくとも2μm以上離して設けられていることを特徴とする半導体装置。
  3. 請求項1又は2に記載の半導体装置において、
    前記カーボンナノチューブの長さは、前記第1の電極の前記端部と前記第2の電極の前記端部との前記接続部と、前記接着剤との離間距離の半分以下であることを特徴とする半導体装置。
  4. 請求項1〜3のいずれか1項に記載の半導体装置において、
    前記第1の電極の前記端部と前記第2の電極の前記端部との前記接続部と、前記接着剤との間に、カーボンナノチューブを含有しない絶縁性接着剤がさらに充填されていることを特徴とする半導体装置。
  5. 請求項4に記載の半導体装置において、
    前記絶縁性接着剤は、前記第2の半導体基板と前記接着剤との間にも形成されていることを特徴とする半導体装置。
  6. 請求項1〜5のいずれか1項に記載の半導体装置において、
    前記接着剤は感光性を有することを特徴とする半導体装置。
  7. 請求項1〜6のいずれか1項に記載の半導体装置において、
    前記カーボンナノチューブは、単層カーボンナノチューブ、多層カーボンナノチューブ又はそれらの混合物であることを特徴とする半導体装置。
  8. 請求項1〜7のいずれか1項に記載の半導体装置において、
    前記第1の電極は、前記第1の半導体基板を貫通する貫通電極であることを特徴とする半導体装置。
  9. 第1の電極の少なくとも端部が表面に露出した第1の半導体基板を準備する工程(a)と、
    前記第1の電極の前記端部上及びその近傍を除く前記第1の半導体基板の前記表面上に、カーボンナノチューブを含有する接着剤膜を形成する工程(b)と、
    前記工程(b)の後、第2の電極の少なくとも端部が表面に露出した第2の半導体基板を準備して、前記第1の電極の前記端部と前記第2の電極の前記端部とが互いに接続するように、前記第1の半導体基板と前記第2の半導体基板とを前記接着剤膜によって貼り合わせる工程(c)とを備えていることを特徴とする半導体装置の製造方法。
  10. 請求項9に記載の半導体装置の製造方法において、
    前記工程(b)と前記工程(c)との間に、
    前記第1の半導体基板の前記表面上に、カーボンナノチューブを含有していない絶縁性接着剤膜を形成する工程(d)をさらに備えていることを特徴とする半導体装置の製造方法。
  11. 請求項10に記載の半導体装置の製造方法において、
    前記工程(d)と前記工程(c)との間に、
    前記絶縁性接着剤膜における前記第1の電極の前記端部の近傍に形成されている部分以外の他の部分を除去する工程(e)をさらに備えていることを特徴とする半導体装置の製造方法。
  12. 請求項9〜11のいずれか1項に記載の半導体装置の製造方法において、
    前記接着剤は感光性を有することを特徴とする半導体装置の製造方法。
  13. 請求項9〜12のいずれか1項に記載の半導体装置の製造方法において、
    前記カーボンナノチューブは、単層カーボンナノチューブ、多層カーボンナノチューブ又はそれらの混合物であることを特徴とする半導体装置の製造方法。
  14. 請求項9〜13のいずれか1項に記載の半導体装置の製造方法において、
    前記第1の電極は、前記第1の半導体基板を貫通する貫通電極であることを特徴とする半導体装置の製造方法。
  15. 接着剤によって互いに貼り合わされた第1の半導体基板及び第2の半導体基板と、
    前記第1の半導体基板における前記第2の半導体基板と対向する表面に少なくとも端部が露出するように設けられた第1の電極と、
    前記第2の半導体基板における前記第1の半導体基板と対向する表面に少なくとも端部が露出するように設けられた第2の電極とを備え、
    前記第1の電極の前記端部と前記第2の電極の前記端部とは互いに接続されており、
    前記第1の半導体基板又は前記第2の半導体基板と前記接着剤との間における前記第1の電極の前記端部と前記第2の電極の前記端部との接続部及びその近傍を除く領域に、カーボンナノチューブ含有膜が形成されていることを特徴とする半導体装置。
  16. 請求項15に記載の半導体装置において、
    前記カーボンナノチューブ含有膜は、前記第1の電極の前記端部と前記第2の電極の前記端部との前記接続部から少なくとも2μm以上離して設けられていることを特徴とする半導体装置。
  17. 請求項15又は16に記載の半導体装置において、
    前記カーボンナノチューブ含有膜に含まれるカーボンナノチューブの長さは、前記第1の電極の前記端部と前記第2の電極の前記端部との前記接続部と、前記カーボンナノチューブ含有膜との離間距離の半分以下であることを特徴とする半導体装置。
  18. 請求項15〜17のいずれか1項に記載の半導体装置において、
    前記カーボンナノチューブ含有膜に含まれるカーボンナノチューブは、単層カーボンナノチューブ、多層カーボンナノチューブ又はそれらの混合物であることを特徴とする半導体装置。
  19. 請求項15〜18のいずれか1項に記載の半導体装置において、
    前記第1の電極は、前記第1の半導体基板を貫通する貫通電極であることを特徴とする半導体装置。
  20. 第1の電極の少なくとも端部が表面に露出した第1の半導体基板を準備する工程(a)と、
    前記第1の電極の前記端部上及びその近傍を除く前記第1の半導体基板の前記表面上にカーボンナノチューブ含有膜を形成する工程(b)と、
    前記工程(b)の後、前記第1の半導体基板の前記表面上に、カーボンナノチューブを含有していない絶縁性接着剤膜を形成する工程(c)と、
    前記工程(c)の後、第2の電極の少なくとも端部が表面に露出した第2の半導体基板を準備して、前記第1の電極の前記端部と前記第2の電極の前記端部とが互いに接続するように、前記第1の半導体基板と前記第2の半導体基板とを前記絶縁性接着剤膜によって貼り合わせる工程(d)とを備えていることを特徴とする半導体装置の製造方法。
  21. 請求項20に記載の半導体装置の製造方法において、
    前記カーボンナノチューブ含有膜に含まれるカーボンナノチューブは、単層カーボンナノチューブ、多層カーボンナノチューブ又はそれらの混合物であることを特徴とする半導体装置の製造方法。
  22. 請求項20又は21に記載の半導体装置の製造方法において、
    前記第1の電極は、前記第1の半導体基板を貫通する貫通電極であることを特徴とする半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016500582A (ja) * 2012-09-17 2016-01-14 ザ・ボーイング・カンパニーTheBoeing Company バルクカーボンナノチューブ及び金属複合材並びに製造方法
US9287225B2 (en) 2013-07-23 2016-03-15 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
KR20210016250A (ko) * 2019-07-31 2021-02-15 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 방열 구조체

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5315688B2 (ja) * 2007-12-28 2013-10-16 株式会社ニコン 積層型半導体装置
JP2009246258A (ja) * 2008-03-31 2009-10-22 Nikon Corp 半導体装置および製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016500582A (ja) * 2012-09-17 2016-01-14 ザ・ボーイング・カンパニーTheBoeing Company バルクカーボンナノチューブ及び金属複合材並びに製造方法
US9287225B2 (en) 2013-07-23 2016-03-15 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
US9673147B2 (en) 2013-07-23 2017-06-06 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
KR20210016250A (ko) * 2019-07-31 2021-02-15 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 방열 구조체
KR102318311B1 (ko) 2019-07-31 2021-10-29 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 방열 구조체
US11670562B2 (en) 2019-07-31 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Heat dissipation structures

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