JP2011243689A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2011243689A
JP2011243689A JP2010113271A JP2010113271A JP2011243689A JP 2011243689 A JP2011243689 A JP 2011243689A JP 2010113271 A JP2010113271 A JP 2010113271A JP 2010113271 A JP2010113271 A JP 2010113271A JP 2011243689 A JP2011243689 A JP 2011243689A
Authority
JP
Japan
Prior art keywords
electrode
semiconductor substrate
semiconductor device
film
end portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2010113271A
Other languages
English (en)
Inventor
Nobuo Aoi
信雄 青井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp filed Critical Panasonic Corp
Priority to JP2010113271A priority Critical patent/JP2011243689A/ja
Priority to PCT/JP2010/007010 priority patent/WO2011145159A1/ja
Publication of JP2011243689A publication Critical patent/JP2011243689A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H01L23/295—Organic, e.g. plastic containing a filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • C—CHEMISTRY; METALLURGY
    • C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
    • C08K—Use of inorganic or non-macromolecular organic substances as compounding ingredients
    • C08K3/00—Use of inorganic substances as compounding ingredients
    • C08K3/02—Elements
    • C08K3/04—Carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10122—Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/10125—Reinforcing structures
    • H01L2224/10126—Bump collar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13009—Bump connector integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/1356—Disposition
    • H01L2224/13563—Only on parts of the surface of the core, i.e. partial coating
    • H01L2224/13565—Only outside the bonding interface of the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/1357—Single coating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/1369—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16147—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H01L2224/2741—Manufacturing methods by blanket deposition of the material of the layer connector in liquid form
    • H01L2224/27416—Spin coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/276—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/27618—Manufacturing methods by patterning a pre-deposited material with selective exposure, development and removal of a photosensitive layer material, e.g. of a photosensitive conductive resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29075—Plural core members
    • H01L2224/29076—Plural core members being mutually engaged together, e.g. through inserts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29075—Plural core members
    • H01L2224/29078—Plural core members being disposed next to each other, e.g. side-to-side arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/29393—Base material with a principal constituent of the material being a solid not provided for in groups H01L2224/293 - H01L2224/29391, e.g. allotropes of carbon, fullerene, graphite, carbon-nanotubes, diamond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H01L2224/73104—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/819—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector with the bump connector not providing any mechanical bonding
    • H01L2224/81901—Pressing the bump connector against the bonding areas by means of another connector
    • H01L2224/81903—Pressing the bump connector against the bonding areas by means of another connector by means of a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83862—Heat curing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Adhesives Or Adhesive Processes (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】半導体装置から発生する熱を効率的に放熱できる３次元積層構造の半導体装置及びその製造方法を提供する。
【解決手段】第１の半導体基板１０１と第２の半導体基板１１１とが接着剤１０７Ａによって貼り合わされている。第１の半導体基板１０１には、少なくとも端部が露出する第１の電極１０４が設けられていると共に、第２の半導体基板１１１には、少なくとも端部が露出する第２の電極１１４が設けられている。接着剤１０７Ａは、カーボンナノチューブを含有すると共に、第１の電極１０４と第２の電極１１４との接続部及びその近傍を除く領域に形成されている。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特に、チップ−チップ積層、チップ−ウェーハ積層又はウェーハ−ウェーハ積層された半導体装置及びその製造方法に関する。
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、半導体基板のチップ−チップ積層、チップ−ウェーハ積層又はウェーハ−ウェーハ積層による３次元集積化技術が提案されている。
従来技術による半導体基板の積層方法を図６（ａ）〜（ｄ）に示す（例えば非特許文献１参照）。
まず、図６（ａ）に示すように、裏面（回路形成面の反対面）１１ｂ側にシリコン貫通ビア１２の底部が露出した第１のシリコン基板１１を用意する。ここで、第１のシリコン基板１１の表面（回路形成面）１１ａ上には、トランジスタ１６と、シリコン貫通ビア１２及びトランジスタ１６と電気的に接続する多層配線を有する配線層１７とが形成されている。また、シリコン貫通ビア１２の側壁面はバリア膜（図示省略）を挟んで絶縁膜１８によって覆われていると共に、第１のシリコン基板１１の裏面１１ｂは保護絶縁膜１９によって覆われている。
次に、図６（ｂ）に示すように、保護絶縁膜１９上及びシリコン貫通ビア１２の露出底部上に、絶縁性接着剤１３を回転塗布法により形成した後、プリベークを施す。
次に、図６（ｃ）に示すように、表面（回路形成面）１４ａ及び裏面（回路形成面の反対面）１４ｂを有する第２のシリコン基板１４を用意する。ここで、第２のシリコン基板１４の表面（回路形成面）１４ａ上には、トランジスタ２０と、トランジスタ２０と電気的に接続する多層配線を有する配線層２１とが形成されている。また、配線層２１の最表面部には金属電極部１５が形成されている。
次に、図６（ｃ）に示すように、第１のシリコン基板１１のシリコン貫通ビア１２と接合される第２のシリコン基板１４の金属電極部１５がシリコン貫通ビア１２と対向するように、絶縁性接着剤１３を挟んで第１のシリコン基板１１と第２のシリコン基板１４とを対向配置する。
次に、図６（ｄ）に示すように、第１のシリコン基板１１と第２のシリコン基板１４とを貼り合わせるために、第１のシリコン基板１１と第２のシリコン基板１４とを圧着した状態で絶縁性接着剤１３に対してキュアを行う。
ここで、図６（ｃ）に示す状態では、シリコン貫通ビア１２と金属電極部１５との間には絶縁性接着剤１３が介在しているが、図６（ｄ）に示す圧着により、シリコン貫通ビア１２と金属電極部１５との間に介在していた絶縁性接着剤１３は周囲に押し出されて、シリコン貫通ビア１２と金属電極部１５とが直接接続される。
特開２００４−０２７１３４号公報
Naoya Watanabe他、Compliant Bump Technology for 3D Chip-Stacking、Technical Digest of the International 3D System Integration Conference 2008 、p.321（Fig.2）
前述のような３次元集積化技術が注目される中において、例えば、ロジックＬＳＩチップと他のチップとを積層した場合、半導体基板間を接続する接着剤の熱伝導性が低く放熱効率が悪いことに起因して、ロジックＬＳＩチップに集積されたトランジスタの動作によって発生した熱がロジックＬＳＩチップの発熱箇所近傍に蓄積されて温度上昇が引き起こされ、動作不良や信頼性不良等が発生するという問題があった。
前記に鑑み、本発明は、半導体装置から発生する熱を効率的に放熱できる３次元積層構造の半導体装置及びその製造方法を提供することを目的とする。
前記の目的を達成するために、本願発明者は、パッケージされた半導体装置等における放熱用の高熱伝導性材料として提案されている、カーボンナノチューブを充填材（フィラー）として含有する樹脂（例えば特許文献１参照）に着目した。ここで、カーボンナノチューブとは、炭素原子によって作られる六員環ネットワークのシートが単層又は多層の同軸管状になった物質の総称であり、単層のものを単層カーボンナノチューブ、多層のものを多層カーボンナノチューブと呼ぶが、いずれも熱伝導性が極めて高いという特徴を有している。
しかしながら、カーボンナノチューブは電気伝導性を有している。具体的には、単層カーボンナノチューブとしては、製造過程において金属的な性質を示すものと半導体的な性質を示すものとが混在しており、両者の分離は困難である。また、多層カーボンナノチューブは金属的な性質を示す。
従って、貫通電極等によって複数の半導体基板を積層した場合において、従来の絶縁性接着剤に置き換えて、例えば、カーボンナノチューブを充填材として含有する接着剤を半導体基板間の接着剤として使用すると、１つの半導体基板に設けられている貫通電極の露出部分同士の間で電気的絶縁性の劣化が生じてしまう。
そこで、本願発明者は、種々の検討を重ねた結果、例えば、導電性を有するカーボンナノチューブを充填剤として含有する接着剤、又は導電性を有するカーボンナノチューブを含有する放熱部材等を用いても、電極間のリーク電流発生を防止しつつ半導体装置から発生する熱を効率的に放熱できる３次元積層構造の半導体装置及びその製造方法を発明するに至った。
すなわち、本発明に係る第１の半導体装置は、接着剤によって互いに貼り合わされた第１の半導体基板及び第２の半導体基板と、前記第１の半導体基板における前記第２の半導体基板と対向する表面に少なくとも端部が露出するように設けられた第１の電極と、前記第２の半導体基板における前記第１の半導体基板と対向する表面に少なくとも端部が露出するように設けられた第２の電極とを備え、前記第１の電極の前記端部と前記第２の電極の前記端部とは互いに接続されており、前記接着剤は、カーボンナノチューブを含有すると共に、前記第１の電極の前記端部と前記第２の電極の前記端部との接続部及びその近傍を除く領域に形成されている。
本発明に係る第１の半導体装置によると、カーボンナノチューブを含有する接着剤を用いて、第１の半導体基板と第２の半導体基板とを貼り合わせていると共に、当該接着剤を各半導体基板の電極から離間させて形成している。このため、電極間のリーク電流発生を防止しつつ半導体装置から発生する熱を効率的に放熱できる３次元積層構造の半導体装置、つまり、動作不良のない信頼性の高い３次元積層チップを得ることができる。
本発明に係る第１の半導体装置において、前記接着剤は、前記第１の電極の前記端部と前記第２の電極の前記端部との前記接続部から少なくとも２μｍ以上離して設けられていてもよい。このようにすると、基板位置合わせ精度やリソグラフィ精度等を考慮した十分なマージンを確保しつつ、カーボンナノチューブを含有する接着剤を各半導体基板の電極から離間させることができる。
本発明に係る第１の半導体装置において、前記カーボンナノチューブの長さは、前記第１の電極の前記端部と前記第２の電極の前記端部との前記接続部と、前記接着剤との離間距離の半分以下であってもよい。このようにすると、各半導体基板の電極同士の接続部及びその近傍から、カーボンナノチューブを含有する接着剤を選択的に除去した際に、当該接続部及びその近傍にカーボンナノチューブが残存したとしても、電極間のリーク電流発生を確実に防止することができる。
本発明に係る第１の半導体装置において、前記第１の電極の前記端部と前記第２の電極の前記端部との前記接続部と、前記接着剤との間に、カーボンナノチューブを含有しない絶縁性接着剤がさらに充填されていてもよい。このようにすると、カーボンナノチューブに起因する電極間のリーク電流発生を確実に防止することができる。また、この場合、前記絶縁性接着剤は、前記第２の半導体基板と前記接着剤との間にも形成されていてもよい。
本発明に係る第１の半導体装置において、前記接着剤は感光性を有していてもよい。このようにすると、リソグラフィ及び現像処理を用いて、各半導体基板の電極同士の接続部及びその近傍から、カーボンナノチューブを含有する接着剤を選択的に除去することができる。
本発明に係る第１の半導体装置において、前記カーボンナノチューブは、単層カーボンナノチューブ、多層カーボンナノチューブ又はそれらの混合物であってもよい。
本発明に係る第１の半導体装置において、前記第１の電極は、前記第１の半導体基板を貫通する貫通電極であってもよい。
また、本発明に係る第１の半導体装置の製造方法は、第１の電極の少なくとも端部が表面に露出した第１の半導体基板を準備する工程（ａ）と、前記第１の電極の前記端部上及びその近傍を除く前記第１の半導体基板の前記表面上に、カーボンナノチューブを含有する接着剤膜を形成する工程（ｂ）と、前記工程（ｂ）の後、第２の電極の少なくとも端部が表面に露出した第２の半導体基板を準備して、前記第１の電極の前記端部と前記第２の電極の前記端部とが互いに接続するように、前記第１の半導体基板と前記第２の半導体基板とを前記接着剤膜によって貼り合わせる工程（ｃ）とを備えている。
本発明に係る第１の半導体装置の製造方法によると、カーボンナノチューブを含有する接着剤を用いて、第１の半導体基板と第２の半導体基板とを貼り合わせていると共に、当該接着剤を各半導体基板の電極から離間させて形成している。このため、電極間のリーク電流発生を防止しつつ半導体装置から発生する熱を効率的に放熱できる３次元積層構造の半導体装置、つまり、動作不良のない信頼性の高い３次元積層チップを得ることができる。
本発明に係る第１の半導体装置の製造方法において、前記工程（ｂ）と前記工程（ｃ）との間に、前記第１の半導体基板の前記表面上に、カーボンナノチューブを含有していない絶縁性接着剤膜を形成する工程（ｄ）をさらに備えていてもよい。このようにすると、カーボンナノチューブに起因する電極間のリーク電流発生を確実に防止することができる。また、この場合、前記工程（ｄ）と前記工程（ｃ）との間に、前記絶縁性接着剤膜における前記第１の電極の前記端部の近傍に形成されている部分以外の他の部分を除去する工程（ｅ）をさらに備えていてもよい。
本発明に係る第１の半導体装置の製造方法において、前記接着剤は感光性を有していてもよい。このようにすると、リソグラフィ及び現像処理を用いて、各半導体基板の電極同士の接続部及びその近傍から、カーボンナノチューブを含有する接着剤を選択的に除去できる。
本発明に係る第１の半導体装置の製造方法において、前記カーボンナノチューブは、単層カーボンナノチューブ、多層カーボンナノチューブ又はそれらの混合物であってもよい。
本発明に係る第１の半導体装置の製造方法において、前記第１の電極は、前記第１の半導体基板を貫通する貫通電極であってもよい。
本発明に係る第２の半導体装置は、接着剤によって互いに貼り合わされた第１の半導体基板及び第２の半導体基板と、前記第１の半導体基板における前記第２の半導体基板と対向する表面に少なくとも端部が露出するように設けられた第１の電極と、前記第２の半導体基板における前記第１の半導体基板と対向する表面に少なくとも端部が露出するように設けられた第２の電極とを備え、前記第１の電極の前記端部と前記第２の電極の前記端部とは互いに接続されており、前記第１の半導体基板又は前記第２の半導体基板と前記接着剤との間における前記第１の電極の前記端部と前記第２の電極の前記端部との接続部及びその近傍を除く領域に、カーボンナノチューブ含有膜が形成されている。
本発明に係る第２の半導体装置によると、第１の半導体基板又は第２の半導体基板と、両基板を貼り合わせる接着剤との間にカーボンナノチューブ含有膜を各半導体基板の電極から離間させて形成している。このため、電極間のリーク電流発生を防止しつつ半導体装置から発生する熱を効率的に放熱できる３次元積層構造の半導体装置、つまり、動作不良のない信頼性の高い３次元積層チップを得ることができる。
本発明に係る第２の半導体装置において、前記カーボンナノチューブ含有膜は、前記第１の電極の前記端部と前記第２の電極の前記端部との前記接続部から少なくとも２μｍ以上離して設けられていてもよい。このようにすると、基板位置合わせ精度やリソグラフィ精度等を考慮した十分なマージンを確保しつつ、カーボンナノチューブ含有膜を各半導体基板の電極から離間させることができる。
本発明に係る第２の半導体装置において、前記カーボンナノチューブ含有膜に含まれるカーボンナノチューブの長さは、前記第１の電極の前記端部と前記第２の電極の前記端部との前記接続部と、前記カーボンナノチューブ含有膜との離間距離の半分以下であってもよい。このようにすると、各半導体基板の電極同士の接続部及びその近傍から、カーボンナノチューブ含有膜を選択的に除去した際に、当該接続部及びその近傍にカーボンナノチューブが残存したとしても、電極間のリーク電流発生を確実に防止することができる。
本発明に係る第２の半導体装置において、前記カーボンナノチューブ含有膜に含まれるカーボンナノチューブは、単層カーボンナノチューブ、多層カーボンナノチューブ又はそれらの混合物であってもよい。
本発明に係る第２の半導体装置において、前記第１の電極は、前記第１の半導体基板を貫通する貫通電極であってもよい。
本発明に係る第２の半導体装置の製造方法は、第１の電極の少なくとも端部が表面に露出した第１の半導体基板を準備する工程（ａ）と、前記第１の電極の前記端部上及びその近傍を除く前記第１の半導体基板の前記表面上にカーボンナノチューブ含有膜を形成する工程（ｂ）と、前記工程（ｂ）の後、前記第１の半導体基板の前記表面上に、カーボンナノチューブを含有していない絶縁性接着剤膜を形成する工程（ｃ）と、前記工程（ｃ）の後、第２の電極の少なくとも端部が表面に露出した第２の半導体基板を準備して、前記第１の電極の前記端部と前記第２の電極の前記端部とが互いに接続するように、前記第１の半導体基板と前記第２の半導体基板とを前記絶縁性接着剤膜によって貼り合わせる工程（ｄ）とを備えている。
本発明に係る第２の半導体装置の製造方法によると、第１の半導体基板又は第２の半導体基板と、両基板を貼り合わせる接着剤との間にカーボンナノチューブ含有膜を各半導体基板の電極から離間させて形成している。このため、電極間のリーク電流発生を防止しつつ半導体装置から発生する熱を効率的に放熱できる３次元積層構造の半導体装置、つまり、動作不良のない信頼性の高い３次元積層チップを得ることができる。
本発明に係る第２の半導体装置の製造方法において、前記カーボンナノチューブ含有膜に含まれるカーボンナノチューブは、単層カーボンナノチューブ、多層カーボンナノチューブ又はそれらの混合物であってもよい。
本発明に係る第２の半導体装置の製造方法において、前記第１の電極は、前記第１の半導体基板を貫通する貫通電極であってもよい。
本発明によれば、カーボンナノチューブを含有する接着剤又はカーボンナノチューブを含有する放熱部材を用いても、電極間のリーク電流発生を防止しつつ半導体装置から発生する熱を効率的に放熱できる３次元積層構造の半導体装置及びその製造方法を実現でき、それにより、動作不良のない信頼性の高い３次元積層チップを得ることができる。
図１（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図２（ａ）は、比較例として、各半導体基板の電極同士の接続部及びその近傍にも、カーボンナノチューブを含有する接着剤が形成されている３次元積層チップの断面構成を示す図であり、図２（ｂ）は、第１の実施形態に係る半導体装置の製造方法により形成された３次元積層チップの断面構成を示す図である。 図３（ａ）〜（ｆ）は、第１の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。 図４は、第１の実施形態の変形例に係る半導体装置の断面構成の一例を示す図である。 図５（ａ）〜（ｅ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図６（ａ）〜（ｄ）は、従来の半導体装置の製造方法の各工程を示す断面図である。
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
図１（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
まず、図１（ａ）に示すように、裏面（回路形成面の反対面）１０１ｂ側に貫通ビア１０４の底部が露出した第１の半導体基板（例えばシリコン基板）１０１を用意する。ここで、第１の半導体基板１０１の表面（回路形成面）１０１ａ上には、トランジスタ１０２と、貫通ビア１０４及びトランジスタ１０２と電気的に接続する多層配線を有する配線層１０３とが形成されている。また、貫通ビア１０４は、第１の半導体基板１０１を貫通して配線層１０３中にまで達していると共に、貫通ビア１０４の側壁面はバリア膜（図示省略）を挟んで絶縁膜１０５によって覆われている。また、第１の半導体基板１０１の裏面１０１ｂは保護絶縁膜１０６によって覆われている。尚、図１（ａ）では貫通ビア１０４の１つを示しているが、第１の半導体基板１０１には複数の貫通ビア１０４が設けられている。
次に、図１（ｂ）に示すように、保護絶縁膜１０６上及び貫通ビア１０４の露出底部上に、例えば、単層カーボンナノチューブを分散させたネガ型の感光性ジビニルシロキサン−ビス−ベンゾシクロブテン（ＢＣＢ）モノマーの１，３，５−トリメチルベンゼン溶液（例えば、ＢＣＢモノマーの濃度が２０〜４０質量％、単層カーボンナノチューブの濃度が１〜４０質量％）を、回転塗布法により例えば厚さ５μｍ程度で塗布した後、例えば９０℃で９０秒間のプリベークを施してＢＣＢモノマー膜１０７を形成する。
次に、図１（ｃ）に示すように、リソグラフィ工程により、貫通ビア１０４の近傍領域（つまり、後工程で用意する第２の半導体基板１１１上に形成されており且つ貫通ビア１０４と接合される電極部１１４の近傍領域）１０８を除く領域に位置するＢＣＢモノマー膜１０７を露光することによって、重合反応を起こさせて、現像液に不溶なＢＣＢ膜１０７Ａを形成する。その後、現像液により、貫通ビア１０４の近傍領域１０８に位置するＢＣＢモノマー膜１０７、つまり、貫通ビア１０４の露出底部上及びその近傍に形成されたＢＣＢモノマー膜１０７を溶解して除去する。
次に、図１（ｄ）に示すように、表面（回路形成面）１１１ａ及び裏面（回路形成面の反対面）１１１ｂを有する第２の半導体基板（例えばシリコン基板）１１１を用意する。ここで、第２の半導体基板１１１の表面（回路形成面）１１１ａ上には、トランジスタ１１２と、トランジスタ１１２と電気的に接続する多層配線を有する配線層１１３とが形成されている。また、配線層１１３の最表面部には、例えば金属からなる電極部１１４が形成されている。
次に、図１（ｄ）に示すように、貫通ビア１０４と電極部１１４とが接続するように第１の半導体基板１０１と第２の半導体基板１１１とを貼り合わせるために、例えば、ＢＣＢ膜１０７Ａ（つまりカーボンナノチューブを含有する接着剤）を挟んで第１の半導体基板１０１と第２の半導体基板１１１とを圧着した状態で、例えば３５０℃程度の温度で１時間程度のキュアをＢＣＢ膜１０７Ａに対して行う。
以上のようにして、本実施形態の半導体装置が完成する。ここで、現像液により、貫通ビア１０４の露出底部上及びその近傍に形成されたＢＣＢモノマー膜１０７を溶解して除去しているので、ＢＣＢモノマー膜１０７に含まれるカーボンナノチューブも貫通ビア１０４の露出底部上及びその近傍から除去されている。このため、貫通ビア１０４同士がカーボンナノチューブを介して電気的に接続して絶縁性が劣化することを防止できる。
すなわち、本実施形態によると、カーボンナノチューブを含有する接着剤であるＢＣＢ膜１０７Ａを用いて、第１の半導体基板１０１と第２の半導体基板１１１とを貼り合わせていると共に、当該接着剤を各半導体基板の電極から離間させて形成している。このため、電極間のリーク電流発生を防止しつつ半導体装置から発生する熱を効率的に放熱できる３次元積層構造の半導体装置、つまり、動作不良のない信頼性の高い３次元積層チップを得ることができる。
図２（ａ）は、比較例として、各半導体基板１０１及び１１１の電極（貫通ビア１０４及び電極部１１４）同士の接続部及びその近傍にも、カーボンナノチューブを含有する接着剤（ＢＣＢ膜１０７Ａ）が形成されている３次元積層チップの断面構成を示しており、図２（ｂ）は、前述の本実施形態の製造方法により形成された３次元積層チップの断面構成を示している。
比較例においては、図２（ａ）に示すように、接着剤（ＢＣＢ膜１０７Ａ）中に含まれるカーボンナノチューブ１１５が、隣接する電極間を架橋する危険性があるため、リークパス１１６が発生してリーク電流が生じることが懸念される。
一方、本実施形態によれば、図２（ｂ）に示すように、各半導体基板１０１及び１１１の電極（貫通ビア１０４及び電極部１１４）周辺の接着剤（ＢＣＢ膜１０７Ａ）がパターニングにより除去されているので、当該接着剤に含まれるカーボンナノチューブ１１５に起因する電極間のリーク電流発生を防止することが可能となる。
尚、本実施形態では、第１の半導体基板１０１の裏面（回路形成面の反対面）１０１ｂに形成されている電極として、貫通ビア１０４を用いたが、これに代えて、他の方法によって形成された電極、例えば金属からなるバンプ等を用いてもよい。また、第２の半導体基板１１１において、電極部１１４に代えて、貫通ビアが形成されていてもよい。
また、本実施形態では、第１の半導体基板１０１と第２の半導体基板１１１との接着剤として、感光性のＢＣＢ膜を用いたが、絶縁性を有していれば接着剤の種類は特に限定されない。また、第１の半導体基板１０１と第２の半導体基板１１１との接着剤に充填剤として含まれるカーボンナノチューブとして、単層カーボンナノチューブを用いたが、これに代えて、多層カーボンナノチューブ、又は単層カーボンナノチューブと多層カーボンナノチューブとの混合物を用いてもよい。
また、第１の実施形態において、第１の半導体基板１０１と第２の半導体基板１１１との接着剤であるＢＣＢ膜１０７Ａは、貫通ビア１０４と電極部１１４との接続部から少なくとも２μｍ以上離して設けられていることが好ましい。このようにすると、基板位置合わせ精度やリソグラフィ精度等を考慮した十分なマージンを確保しつつ、カーボンナノチューブを含有する接着剤（ＢＣＢ膜１０７Ａ）を各半導体基板の電極から離間させることができる。尚、本実施形態のように、貫通ビア１０４と比較して電極部１１４の方が大きい場合、ＢＣＢ膜１０７Ａが電極部１１４と接しないように設けられていることが好ましいことは言うまでもない。
また、本実施形態において、ＢＣＢ膜１０７Ａに含まれるカーボンナノチューブの長さは、ＢＣＢモノマー膜１０７が現像除去される貫通ビア１０４の近傍領域１０８の寸法よりも十分に小さいことが望ましい。具体的には、ＢＣＢ膜１０７Ａに含まれるカーボンナノチューブの長さは、貫通ビア１０４と電極部１１４との接続部と、ＢＣＢ膜１０７Ａとの離間距離の半分以下であることが好ましい。例えば、貫通ビア１０４と電極部１１４との接続部周辺において幅２μｍのＢＣＢモノマー膜１０７を現像除去する場合、ＢＣＢ膜１０７Ａに含まれるカーボンナノチューブの長さが、ＢＣＢモノマー膜１０７の除去領域の幅の１／２以下つまり１μｍ以下であれば、ＢＣＢモノマー膜１０７の除去時に当該除去領域にカーボンナノチューブが第１の半導体基板１０１上に残存したとしても、電極間のリーク電流発生つまり絶縁不良の発生を十分に抑制することができる。尚、リソグラフィ及び現像処理を用いて、貫通ビア１０４と電極部１１４との接続部上及びその近傍からＢＣＢモノマー膜１０７を除去した後、プラズマアッシングを短時間行うことによって、ＢＣＢモノマー膜１０７の除去領域に残存するカーボンナノチューブをほぼ完全に除去することができる。
また、本実施形態において、ＢＣＢモノマー膜１０７の形成に回転塗布法を用いたが、これに代えて、インクジェットによる印刷法などを用いることも可能である。この場合には、ＢＣＢ膜には感光性は必要とされない。
また、本実施形態に係る半導体装置及びその製造方法は、チップ−チップ積層（ウェハダイシングにより得られたチップ状態の半導体装置同士の積層）、チップ−ウェーハ積層（チップ状態の半導体装置と、ダイシング前のウェーハ状態の半導体装置との積層）、又はウェーハ−ウェーハ積層（ウェーハ状態の半導体装置同士の積層）された半導体装置及びその製造方法のいずれにも適用可能である。
（第１の実施形態の変形例）
以下、本発明の第１の実施形態の変形例に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
図３（ａ）〜（ｆ）は、第１の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。
まず、第１の実施形態の図１（ａ）に示す工程と同様に、図３（ａ）に示すように、裏面（回路形成面の反対面）１０１ｂ側に貫通ビア１０４の底部が露出した第１の半導体基板（例えばシリコン基板）１０１を用意する。ここで、第１の半導体基板１０１の表面（回路形成面）１０１ａ上には、トランジスタ１０２と、貫通ビア１０４及びトランジスタ１０２と電気的に接続する多層配線を有する配線層１０３とが形成されている。また、貫通ビア１０４は、第１の半導体基板１０１を貫通して配線層１０３中にまで達していると共に、貫通ビア１０４の側壁面はバリア膜（図示省略）を挟んで絶縁膜１０５によって覆われている。また、第１の半導体基板１０１の裏面１０１ｂは保護絶縁膜１０６によって覆われている。尚、図３（ａ）では貫通ビア１０４の１つを示しているが、第１の半導体基板１０１には複数の貫通ビア１０４が設けられている。
次に、第１の実施形態の図１（ｂ）に示す工程と同様に、図３（ｂ）に示すように、保護絶縁膜１０６上及び貫通ビア１０４の露出底部上に、例えば、単層カーボンナノチューブを分散させたネガ型の感光性ジビニルシロキサン−ビス−ベンゾシクロブテン（ＢＣＢ）モノマーの１，３，５−トリメチルベンゼン溶液（例えば、ＢＣＢモノマーの濃度が２０〜４０質量％、単層カーボンナノチューブの濃度が１〜４０質量％）を、回転塗布法により例えば厚さ５μｍ程度で塗布した後、例えば９０℃で９０秒間のプリベークを施してＢＣＢモノマー膜１０７を形成する。
次に、第１の実施形態の図１（ｃ）に示す工程と同様に、図３（ｃ）に示すように、リソグラフィ工程により、貫通ビア１０４の近傍領域（つまり、後工程で用意する第２の半導体基板１１１上に形成されており且つ貫通ビア１０４と接合される電極部１１４の近傍領域）１０８を除く領域に位置するＢＣＢモノマー膜１０７を露光することによって、重合反応を起こさせて、現像液に不溶なＢＣＢ膜１０７Ａ（以下、第１のＢＣＢ膜１０７Ａという）を形成する。その後、現像液により、貫通ビア１０４の近傍領域１０８に位置するＢＣＢモノマー膜１０７、つまり、貫通ビア１０４の露出底部上及びその近傍に形成されたＢＣＢモノマー膜１０７を溶解して除去する。
次に、図３（ｄ）に示すように、単層カーボンナノチューブを分散させた第１のＢＣＢ膜７Ａ上、貫通ビア１０４の露出底部上、及び貫通ビア１０４近傍の保護絶縁膜１０６上に、例えば塗布及びプリベークによって、カーボンナノチューブを含有しない第２のＢＣＢ膜１２１を形成する。
次に、図３（ｅ）に示すように、カーボンナノチューブを含有しない第２のＢＣＢ膜１２１のうち、単層カーボンナノチューブを分散させた第１のＢＣＢ膜１０７Ａ上及び貫通ビア１０４の露出底部上に形成されている部分を除去する。言い換えると、貫通ビア１０４の近傍領域のみに第２のＢＣＢ膜１２１を残存させる。ここで、例えば、第２のＢＣＢ膜１２１の全面に対してエッチバックを行うことにより、貫通ビア１０４の近傍領域以外の第２のＢＣＢ膜１２１を除去することができる。
次に、図３（ｆ）に示すように、表面（回路形成面）１１１ａ及び裏面（回路形成面の反対面）１１１ｂを有する第２の半導体基板（例えばシリコン基板）１１１を用意する。ここで、第２の半導体基板１１１の表面（回路形成面）１１１ａ上には、トランジスタ１１２と、トランジスタ１１２と電気的に接続する多層配線を有する配線層１１３とが形成されている。また、配線層１１３の最表面部には、例えば金属からなる電極部１１４が形成されている。
次に、図３（ｆ）に示すように、貫通ビア１０４と電極部１１４とが接続するように第１の半導体基板１０１と第２の半導体基板１１１とを貼り合わせるために、例えば、第１のＢＣＢ膜１０７Ａ（つまりカーボンナノチューブを含有する接着剤）及び第２のＢＣＢ膜１２１（つまりカーボンナノチューブを含有しない接着剤）を挟んで第１の半導体基板１０１と第２の半導体基板１１１とを圧着した状態で、例えば３５０℃程度の温度で１時間程度のキュアをＢＣＢ膜１０７Ａ及び１２１に対して行う。
以上のようにして、本変形例の半導体装置が完成する。ここで、現像液により、貫通ビア１０４の露出底部上及びその近傍に形成されたＢＣＢモノマー膜１０７を溶解して除去しているので、ＢＣＢモノマー膜１０７に含まれるカーボンナノチューブも貫通ビア１０４の露出底部上及びその近傍から除去されている。このため、貫通ビア１０４同士がカーボンナノチューブを介して電気的に接続して絶縁性が劣化することを防止できる。
すなわち、本変形例によると、カーボンナノチューブを含有する接着剤であるＢＣＢ膜１０７Ａを用いて、第１の半導体基板１０１と第２の半導体基板１１１とを貼り合わせていると共に、当該接着剤を各半導体基板の電極から離間させて形成している。このため、電極間のリーク電流発生を防止しつつ半導体装置から発生する熱を効率的に放熱できる３次元積層構造の半導体装置、つまり、動作不良のない信頼性の高い３次元積層チップを得ることができる。
また、本変形例では、カーボンナノチューブを含有する接着剤（第１のＢＣＢ膜１０７Ａ）の除去領域、つまり、貫通ビア１０４と電極部１１４との接続部と、第１のＢＣＢ膜１０７Ａとの間に、カーボンナノチューブを含有しない絶縁性の接着剤（第２のＢＣＢ膜１１１）を充填しているため、カーボンナノチューブに起因する電極間のリーク電流発生つまり絶縁性劣化をより確実に防止することができる。
尚、本変形例において、図３（ｅ）に示す工程で、第２のＢＣＢ膜１２１のうち第１のＢＣＢ膜１０７Ａ上に形成されている部分を除去したが、これに代えて、例えば図４に示すように、第２のＢＣＢ膜１２１のうち第１のＢＣＢ膜１０７Ａ上に形成されている部分を残存させたまま、第１の半導体基板１０１と第２の半導体基板１１１とを貼り合わせてもよい。
また、本変形例では、第１の半導体基板１０１の裏面（回路形成面の反対面）１０１ｂに形成されている電極として、貫通ビア１０４を用いたが、これに代えて、他の方法によって形成された電極、例えば金属からなるバンプ等を用いてもよい。また、第２の半導体基板１１１において、電極部１１４に代えて、貫通ビアが形成されていてもよい。
また、本変形例では、第１の半導体基板１０１と第２の半導体基板１１１との接着剤として、ＢＣＢ膜を用いたが、絶縁性を有していれば接着剤の種類は特に限定されない。また、接着剤となる第１のＢＣＢ膜１０７Ａに充填剤として含まれるカーボンナノチューブとして、単層カーボンナノチューブを用いたが、これに代えて、多層カーボンナノチューブ、又は単層カーボンナノチューブと多層カーボンナノチューブとの混合物を用いてもよい。
また、本変形例において、第１の半導体基板１０１と第２の半導体基板１１１との接着剤である第１のＢＣＢ膜１０７Ａは、貫通ビア１０４と電極部１１４との接続部から少なくとも２μｍ以上離して設けられていることが好ましい。このようにすると、基板位置合わせ精度やリソグラフィ精度等を考慮した十分なマージンを確保しつつ、カーボンナノチューブを含有する接着剤（第１のＢＣＢ膜１０７Ａ）を各半導体基板の電極から離間させることができる。尚、本変形例のように、貫通ビア１０４と比較して電極部１１４の方が大きい場合、第１のＢＣＢ膜１０７Ａが電極部１１４と接しないように設けられていることが好ましいことは言うまでもない。
また、本変形例において、第１のＢＣＢ膜１０７Ａに含まれるカーボンナノチューブの長さは、ＢＣＢモノマー膜１０７が現像除去される貫通ビア１０４の近傍領域１０８の寸法よりも十分に小さいことが望ましい。具体的には、第１のＢＣＢ膜１０７Ａに含まれるカーボンナノチューブの長さは、貫通ビア１０４と電極部１１４との接続部と、第１のＢＣＢ膜１０７Ａとの離間距離の半分以下であることが好ましい。例えば、貫通ビア１０４と電極部１１４との接続部周辺において幅２μｍのＢＣＢモノマー膜１０７を現像除去する場合、第１のＢＣＢ膜１０７Ａに含まれるカーボンナノチューブの長さが、ＢＣＢモノマー膜１０７の除去領域の幅の１／２以下つまり１μｍ以下であれば、ＢＣＢモノマー膜１０７の除去時に当該除去領域にカーボンナノチューブが第１の半導体基板１０１上に残存したとしても、電極間のリーク電流発生つまり絶縁不良の発生を十分に抑制することができる。尚、リソグラフィ及び現像処理を用いて、貫通ビア１０４と電極部１１４との接続部上及びその近傍からＢＣＢモノマー膜１０７を除去した後、プラズマアッシングを短時間行うことによって、ＢＣＢモノマー膜１０７の除去領域に残存するカーボンナノチューブをほぼ完全に除去することができる。
また、本変形例において、ＢＣＢモノマー膜１０７の形成に回転塗布法を用いたが、これに代えて、インクジェットによる印刷法などを用いることも可能である。この場合には、ＢＣＢ膜には感光性は必要とされない。
また、本変形例において、第２のＢＣＢ膜１２１として、例えばＢＣＢモノマー膜を回転塗布法等により形成してもよい。或いは、回転塗布法に代えて、インクジェットによる印刷法などを用いることも可能である。この場合には、ＢＣＢモノマー膜には感光性は必要とされない。また、印刷法により貫通ビア１０４の近傍のみにＢＣＢモノマー膜を形成した場合には、塗布法を用いた場合のように全面エッチバックによる不要部分の除去を行わなくてもよい。
また、本変形例に係る半導体装置及びその製造方法は、チップ−チップ積層（ウェハダイシングにより得られたチップ状態の半導体装置同士の積層）、チップ−ウェーハ積層（チップ状態の半導体装置と、ダイシング前のウェーハ状態の半導体装置との積層）、又はウェーハ−ウェーハ積層（ウェーハ状態の半導体装置同士の積層）された半導体装置及びその製造方法のいずれにも適用可能である。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
図５（ａ）〜（ｅ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
まず、第１の実施形態の図１（ａ）に示す工程と同様に、図５（ａ）に示すように、裏面（回路形成面の反対面）１０１ｂ側に貫通ビア１０４の底部が露出した第１の半導体基板（例えばシリコン基板）１０１を用意する。ここで、第１の半導体基板１０１の表面（回路形成面）１０１ａ上には、トランジスタ１０２と、貫通ビア１０４及びトランジスタ１０２と電気的に接続する多層配線を有する配線層１０３とが形成されている。また、貫通ビア１０４は、第１の半導体基板１０１を貫通して配線層１０３中にまで達していると共に、貫通ビア１０４の側壁面はバリア膜（図示省略）を挟んで絶縁膜１０５によって覆われている。また、第１の半導体基板１０１の裏面１０１ｂは保護絶縁膜１０６によって覆われている。尚、図５（ａ）では貫通ビア１０４の１つを示しているが、第１の半導体基板１０１には複数の貫通ビア１０４が設けられている。
次に、図５（ｂ）に示すように、保護絶縁膜１０６上及び貫通ビア１０４の露出底部上に、例えばスピンコート法を用いて、例えば単層カーボンナノチューブからなるカーボンナノチューブ膜１３１を形成する。
次に、図５（ｃ）に示すように、リソグラフィ工程により、貫通ビア１０４の近傍領域（つまり、後工程で用意する第２の半導体基板１１１上に形成されており且つ貫通ビア１０４と接合される電極部１１４の近傍領域）１０８を除く領域に位置するカーボンナノチューブ膜１３１を覆うレジストパターン（図示省略）を形成し、当該レジストパターンをマスクとして、例えばプラズマエッチングにより、貫通ビア１０４の近傍領域１０８に位置するカーボンナノチューブ膜１３１を除去する。
次に、図５（ｄ）に示すように、残存するカーボンナノチューブ膜１３１上、貫通ビア１０４の露出底部上、及び貫通ビア１０４近傍の保護絶縁膜１０６上に、例えば塗布及びプリベークによって、カーボンナノチューブを含有しないＢＣＢ膜１３２を形成する。ここで、ＢＣＢ膜１３２のうち貫通ビア１０４の露出底部上に形成されている部分を除去してもよい。
次に、図５（ｅ）に示すように、表面（回路形成面）１１１ａ及び裏面（回路形成面の反対面）１１１ｂを有する第２の半導体基板（例えばシリコン基板）１１１を用意する。ここで、第２の半導体基板１１１の表面（回路形成面）１１１ａ上には、トランジスタ１１２と、トランジスタ１１２と電気的に接続する多層配線を有する配線層１１３とが形成されている。また、配線層１１３の最表面部には、例えば金属からなる電極部１１４が形成されている。
次に、図５（ｅ）に示すように、貫通ビア１０４と電極部１１４とが接続するように第１の半導体基板１０１と第２の半導体基板１１１とを貼り合わせるために、例えば、ＢＣＢ膜１３２（つまりカーボンナノチューブを含有しない接着剤）を挟んで第１の半導体基板１０１と第２の半導体基板１１１とを圧着した状態で、例えば３５０℃程度の温度で１時間程度のキュアをＢＣＢ膜１３２に対して行う。
ここで、図５（ｄ）に示す工程において、ＢＣＢ膜１３２のうち貫通ビア１０４の露出底部上に形成されている部分が除去されていない場合には、図５（ｅ）に示す工程において、第１の半導体基板１０１と第２の半導体基板１１１とを圧着した際に、貫通ビア１０４と電極部１１４との間に介在していたＢＣＢ膜１３２が周囲に押し出され、貫通ビア１０４と電極部１１４とが直接接続される。
以上のようにして、本実施形態の半導体装置が完成する。ここで、貫通ビア１０４の露出底部上及びその近傍に形成されたカーボンナノチューブ膜１３１を除去しているため、貫通ビア１０４同士がカーボンナノチューブを介して電気的に接続して絶縁性が劣化することを防止できる。
すなわち、本実施形態によると、第１の半導体基板１０１と第２の半導体基板１１１とを貼り合わせる接着剤（ＢＣＢ膜１３２）と、第１の半導体基板１０１との間にカーボンナノチューブ膜１３１を各半導体基板の電極から離間させて形成している。このため、電極間のリーク電流発生を防止しつつ半導体装置から発生する熱を効率的に放熱できる３次元積層構造の半導体装置、つまり、動作不良のない信頼性の高い３次元積層チップを得ることができる。
また、本実施形態では、カーボンナノチューブ膜１３１の除去領域、つまり、貫通ビア１０４と電極部１１４との接続部と、カーボンナノチューブ膜１３１との間に、カーボンナノチューブを含有しない絶縁性の接着剤（ＢＣＢ膜１３２）を充填しているため、カーボンナノチューブに起因する電極間のリーク電流発生つまり絶縁性劣化をより確実に防止することができる。
尚、本実施形態では、第１の半導体基板１０１の裏面（回路形成面の反対面）１０１ｂに形成されている電極として、貫通ビア１０４を用いたが、これに代えて、他の方法によって形成された電極、例えば金属からなるバンプ等を用いてもよい。また、第２の半導体基板１１１において、電極部１１４に代えて、貫通ビアが形成されていてもよい。
また、本実施形態では、第１の半導体基板１０１と第２の半導体基板１１１との接着剤として、ＢＣＢ膜を用いたが、絶縁性を有していれば接着剤の種類は特に限定されない。
また、本実施形態では、カーボンナノチューブ膜１３１の材料として、単層カーボンナノチューブを用いたが、これに代えて、多層カーボンナノチューブ、又は単層カーボンナノチューブと多層カーボンナノチューブとの混合物を用いてもよい。また、カーボンナノチューブ膜１３１に代えて、カーボンナノチューブを含有する薄膜を形成してもよい。
また、本実施形態では、第１の半導体基板１０１と第２の半導体基板１１１とを貼り合わせる接着剤（ＢＣＢ膜１３２）と、第１の半導体基板１０１との間にカーボンナノチューブ膜１３１を形成した。しかし、これに代えて、又は、これに加えて、接着剤（ＢＣＢ膜１３２）と第２の半導体基板１１１との間にカーボンナノチューブ膜又はカーボンナノチューブ含有膜を形成してもよい。
また、本実施形態において、第１の半導体基板１０１と第２の半導体基板１１１との間に形成される放熱部材であるカーボンナノチューブ膜１３１は、貫通ビア１０４と電極部１１４との接続部から少なくとも２μｍ以上離して設けられていることが好ましい。このようにすると、基板位置合わせ精度やリソグラフィ精度等を考慮した十分なマージンを確保しつつ、カーボンナノチューブ膜１３１を各半導体基板の電極から離間させることができる。尚、本実施形態のように、貫通ビア１０４と比較して電極部１１４の方が大きい場合、カーボンナノチューブ膜１３１が電極部１１４と接しないように設けられていることが好ましいことは言うまでもない。
また、本実施形態において、カーボンナノチューブ膜１３１に含まれるカーボンナノチューブの長さは、カーボンナノチューブ膜１３１が除去される貫通ビア１０４の近傍領域１０８の寸法よりも十分に小さいことが望ましい。具体的には、カーボンナノチューブ膜１３１に含まれるカーボンナノチューブの長さは、貫通ビア１０４と電極部１１４との接続部と、カーボンナノチューブ膜１３１との離間距離の半分以下であることが好ましい。例えば、貫通ビア１０４と電極部１１４との接続部周辺において幅２μｍのカーボンナノチューブ膜１３１を除去する場合、カーボンナノチューブ膜１３１に含まれるカーボンナノチューブの長さが、カーボンナノチューブ膜１３１の除去領域の幅の１／２以下つまり１μｍ以下であれば、カーボンナノチューブ膜１３１の除去時に当該除去領域にカーボンナノチューブが第１の半導体基板１０１上に残存したとしても、電極間のリーク電流発生つまり絶縁不良の発生を十分に抑制することができる。
また、本実施形態において、ＢＣＢ膜１３２として、例えばＢＣＢモノマー膜を回転塗布法等により形成してもよい。或いは、回転塗布法に代えて、インクジェットによる印刷法などを用いることも可能である。この場合には、ＢＣＢモノマー膜には感光性は必要とされない。また、印刷法により貫通ビア１０４の周辺のみにＢＣＢモノマー膜を形成した場合には、塗布法を用いた場合のように、貫通ビア１０４の露出底部上に形成されているＢＣＢモノマー膜を除去する必要はない。
また、本実施形態に係る半導体装置及びその製造方法は、チップ−チップ積層（ウェハダイシングにより得られたチップ状態の半導体装置同士の積層）、チップ−ウェーハ積層（チップ状態の半導体装置と、ダイシング前のウェーハ状態の半導体装置との積層）、又はウェーハ−ウェーハ積層（ウェーハ状態の半導体装置同士の積層）された半導体装置及びその製造方法のいずれにも適用可能である。
以上に説明したように、本発明の半導体装置及びその製造方法は、カーボンナノチューブを含有する接着剤又は放熱部材等を用いても、積層された半導体装置同士を電気的に接続する電極間における電気的な絶縁性劣化を防止しつつ、半導体装置から発生する熱を効率的に放熱できるものであり、特に、チップ−チップ積層、チップ−ウェーハ積層又はウェーハ−ウェーハ積層された半導体装置及びその製造方法等に有用である。
１０１ 第１の半導体基板
１０１ａ 第１の半導体基板の表面
１０１ｂ 第１の半導体基板の裏面
１０２ トランジスタ
１０３ 配線層
１０４ 貫通ビア
１０５ 絶縁膜
１０６ 保護絶縁膜
１０７ ＢＣＢモノマー膜
１０７Ａ ＢＣＢ膜（第１のＢＣＢ膜）
１０８ 貫通ビアの近傍領域
１１１ 第２の半導体基板
１１１ａ 第２の半導体基板の表面
１１１ｂ 第２の半導体基板の裏面
１１２ トランジスタ
１１３ 配線層
１１４ 電極部
１１５ カーボンナノチューブ
１１６ リークパス
１２１ 第２のＢＣＢ膜
１３１ カーボンナノチューブ膜
１３２ ＢＣＢ膜

Claims (22)

  1. 接着剤によって互いに貼り合わされた第１の半導体基板及び第２の半導体基板と、
    前記第１の半導体基板における前記第２の半導体基板と対向する表面に少なくとも端部が露出するように設けられた第１の電極と、
    前記第２の半導体基板における前記第１の半導体基板と対向する表面に少なくとも端部が露出するように設けられた第２の電極とを備え、
    前記第１の電極の前記端部と前記第２の電極の前記端部とは互いに接続されており、
    前記接着剤は、カーボンナノチューブを含有すると共に、前記第１の電極の前記端部と前記第２の電極の前記端部との接続部及びその近傍を除く領域に形成されていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記接着剤は、前記第１の電極の前記端部と前記第２の電極の前記端部との前記接続部から少なくとも２μｍ以上離して設けられていることを特徴とする半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記カーボンナノチューブの長さは、前記第１の電極の前記端部と前記第２の電極の前記端部との前記接続部と、前記接着剤との離間距離の半分以下であることを特徴とする半導体装置。
  4. 請求項１〜３のいずれか１項に記載の半導体装置において、
    前記第１の電極の前記端部と前記第２の電極の前記端部との前記接続部と、前記接着剤との間に、カーボンナノチューブを含有しない絶縁性接着剤がさらに充填されていることを特徴とする半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記絶縁性接着剤は、前記第２の半導体基板と前記接着剤との間にも形成されていることを特徴とする半導体装置。
  6. 請求項１〜５のいずれか１項に記載の半導体装置において、
    前記接着剤は感光性を有することを特徴とする半導体装置。
  7. 請求項１〜６のいずれか１項に記載の半導体装置において、
    前記カーボンナノチューブは、単層カーボンナノチューブ、多層カーボンナノチューブ又はそれらの混合物であることを特徴とする半導体装置。
  8. 請求項１〜７のいずれか１項に記載の半導体装置において、
    前記第１の電極は、前記第１の半導体基板を貫通する貫通電極であることを特徴とする半導体装置。
  9. 第１の電極の少なくとも端部が表面に露出した第１の半導体基板を準備する工程（ａ）と、
    前記第１の電極の前記端部上及びその近傍を除く前記第１の半導体基板の前記表面上に、カーボンナノチューブを含有する接着剤膜を形成する工程（ｂ）と、
    前記工程（ｂ）の後、第２の電極の少なくとも端部が表面に露出した第２の半導体基板を準備して、前記第１の電極の前記端部と前記第２の電極の前記端部とが互いに接続するように、前記第１の半導体基板と前記第２の半導体基板とを前記接着剤膜によって貼り合わせる工程（ｃ）とを備えていることを特徴とする半導体装置の製造方法。
  10. 請求項９に記載の半導体装置の製造方法において、
    前記工程（ｂ）と前記工程（ｃ）との間に、
    前記第１の半導体基板の前記表面上に、カーボンナノチューブを含有していない絶縁性接着剤膜を形成する工程（ｄ）をさらに備えていることを特徴とする半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法において、
    前記工程（ｄ）と前記工程（ｃ）との間に、
    前記絶縁性接着剤膜における前記第１の電極の前記端部の近傍に形成されている部分以外の他の部分を除去する工程（ｅ）をさらに備えていることを特徴とする半導体装置の製造方法。
  12. 請求項９〜１１のいずれか１項に記載の半導体装置の製造方法において、
    前記接着剤は感光性を有することを特徴とする半導体装置の製造方法。
  13. 請求項９〜１２のいずれか１項に記載の半導体装置の製造方法において、
    前記カーボンナノチューブは、単層カーボンナノチューブ、多層カーボンナノチューブ又はそれらの混合物であることを特徴とする半導体装置の製造方法。
  14. 請求項９〜１３のいずれか１項に記載の半導体装置の製造方法において、
    前記第１の電極は、前記第１の半導体基板を貫通する貫通電極であることを特徴とする半導体装置の製造方法。
  15. 接着剤によって互いに貼り合わされた第１の半導体基板及び第２の半導体基板と、
    前記第１の半導体基板における前記第２の半導体基板と対向する表面に少なくとも端部が露出するように設けられた第１の電極と、
    前記第２の半導体基板における前記第１の半導体基板と対向する表面に少なくとも端部が露出するように設けられた第２の電極とを備え、
    前記第１の電極の前記端部と前記第２の電極の前記端部とは互いに接続されており、
    前記第１の半導体基板又は前記第２の半導体基板と前記接着剤との間における前記第１の電極の前記端部と前記第２の電極の前記端部との接続部及びその近傍を除く領域に、カーボンナノチューブ含有膜が形成されていることを特徴とする半導体装置。
  16. 請求項１５に記載の半導体装置において、
    前記カーボンナノチューブ含有膜は、前記第１の電極の前記端部と前記第２の電極の前記端部との前記接続部から少なくとも２μｍ以上離して設けられていることを特徴とする半導体装置。
  17. 請求項１５又は１６に記載の半導体装置において、
    前記カーボンナノチューブ含有膜に含まれるカーボンナノチューブの長さは、前記第１の電極の前記端部と前記第２の電極の前記端部との前記接続部と、前記カーボンナノチューブ含有膜との離間距離の半分以下であることを特徴とする半導体装置。
  18. 請求項１５〜１７のいずれか１項に記載の半導体装置において、
    前記カーボンナノチューブ含有膜に含まれるカーボンナノチューブは、単層カーボンナノチューブ、多層カーボンナノチューブ又はそれらの混合物であることを特徴とする半導体装置。
  19. 請求項１５〜１８のいずれか１項に記載の半導体装置において、
    前記第１の電極は、前記第１の半導体基板を貫通する貫通電極であることを特徴とする半導体装置。
  20. 第１の電極の少なくとも端部が表面に露出した第１の半導体基板を準備する工程（ａ）と、
    前記第１の電極の前記端部上及びその近傍を除く前記第１の半導体基板の前記表面上にカーボンナノチューブ含有膜を形成する工程（ｂ）と、
    前記工程（ｂ）の後、前記第１の半導体基板の前記表面上に、カーボンナノチューブを含有していない絶縁性接着剤膜を形成する工程（ｃ）と、
    前記工程（ｃ）の後、第２の電極の少なくとも端部が表面に露出した第２の半導体基板を準備して、前記第１の電極の前記端部と前記第２の電極の前記端部とが互いに接続するように、前記第１の半導体基板と前記第２の半導体基板とを前記絶縁性接着剤膜によって貼り合わせる工程（ｄ）とを備えていることを特徴とする半導体装置の製造方法。
  21. 請求項２０に記載の半導体装置の製造方法において、
    前記カーボンナノチューブ含有膜に含まれるカーボンナノチューブは、単層カーボンナノチューブ、多層カーボンナノチューブ又はそれらの混合物であることを特徴とする半導体装置の製造方法。
  22. 請求項２０又は２１に記載の半導体装置の製造方法において、
    前記第１の電極は、前記第１の半導体基板を貫通する貫通電極であることを特徴とする半導体装置の製造方法。
JP2010113271A 2010-05-17 2010-05-17 半導体装置及びその製造方法 Withdrawn JP2011243689A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010113271A JP2011243689A (ja) 2010-05-17 2010-05-17 半導体装置及びその製造方法
PCT/JP2010/007010 WO2011145159A1 (ja) 2010-05-17 2010-12-01 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010113271A JP2011243689A (ja) 2010-05-17 2010-05-17 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2011243689A true JP2011243689A (ja) 2011-12-01

Family

ID=44991286

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010113271A Withdrawn JP2011243689A (ja) 2010-05-17 2010-05-17 半導体装置及びその製造方法

Country Status (2)

Country Link
JP (1) JP2011243689A (ja)
WO (1) WO2011145159A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016500582A (ja) * 2012-09-17 2016-01-14 ザ・ボーイング・カンパニーＴｈｅＢｏｅｉｎｇ Ｃｏｍｐａｎｙ バルクカーボンナノチューブ及び金属複合材並びに製造方法
US9287225B2 (en) 2013-07-23 2016-03-15 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
KR20210016250A (ko) * 2019-07-31 2021-02-15 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 방열 구조체

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5315688B2 (ja) * 2007-12-28 2013-10-16 株式会社ニコン 積層型半導体装置
JP2009246258A (ja) * 2008-03-31 2009-10-22 Nikon Corp 半導体装置および製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016500582A (ja) * 2012-09-17 2016-01-14 ザ・ボーイング・カンパニーＴｈｅＢｏｅｉｎｇ Ｃｏｍｐａｎｙ バルクカーボンナノチューブ及び金属複合材並びに製造方法
US9287225B2 (en) 2013-07-23 2016-03-15 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
US9673147B2 (en) 2013-07-23 2017-06-06 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
KR20210016250A (ko) * 2019-07-31 2021-02-15 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 방열 구조체
KR102318311B1 (ko) 2019-07-31 2021-10-29 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 방열 구조체
US11670562B2 (en) 2019-07-31 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Heat dissipation structures

Also Published As

Publication number Publication date
WO2011145159A1 (ja) 2011-11-24

Similar Documents

Publication Publication Date Title
TWI293206B (en) Semiconductor device, method for manufacturing semiconductor device, circuit board, and electronic instrument
US10862005B2 (en) Light emitting device and manufacturing method thereof
US10438882B2 (en) Integrated circuit package with microstrip routing and an external ground plane
TW201644018A (zh) 用於三維積體電路的嵌式石墨散熱器
US8680692B2 (en) Carrier, semiconductor package and fabrication method thereof
JP6489660B2 (ja) 印刷回路基板製造方法
TW201101439A (en) Semiconductor device and method of manufacturing semiconductor device
JP2012142572A (ja) 半導体パッケージ及びその製造方法
JP2007059452A (ja) インターポーザ及びその製造方法ならびに電子装置
TW201222773A (en) Integrated circuit device and method of forming the same
US10714386B2 (en) Integrated circuit interconnect structure having metal oxide adhesive layer
TW201220431A (en) Integrated circuit structure and method of forming the same
KR102493465B1 (ko) 인쇄회로기판 및 이를 가지는 반도체 패키지
TW200828554A (en) Stack package having reduced electrical connection length suitable for high speed operations and method of manufacturing the same
TW201112366A (en) Semiconductor device
TW201906021A (zh) 半導體封裝結構及其製造方法
WO2011145159A1 (ja) 半導体装置及びその製造方法
JP6116476B2 (ja) チップスタックを製造するための方法及びその方法を実施するためのキャリア
JP2008218832A (ja) 半導体装置の製造方法、及び、半導体装置
TW201426919A (zh) 為改良封裝共面性打開焊接罩和/或介電體增加蓋體或環狀物厚度與接觸面積
JP2010232400A (ja) 半導体基板と半導体基板の製造方法および半導体パッケージ
JP2010153750A (ja) 半導体装置の製造方法
JP2013021085A (ja) インターポーザ及びその製造方法、並びに半導体装置及びその製造方法
JP2011146655A (ja) 半導体装置製造方法及び積層半導体装置
TWI392071B (zh) 封裝結構及其製法

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20130806