KR102318311B1 - 방열 구조체 - Google Patents

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Abstract

본 개시 내용은 3차원 칩 구조체의 기능 영역 또는 비 기능 영역에 형성된 방열 구조체를 기술한다. 이들 방열 구조체는 3차원 칩 구조체 내에서 발생된 열을 3차원 칩 구조체 상의 또는 그 외부의 지정된 영역으로 전달하도록 구성된다. 예를 들어, 3차원 칩 구조체는 기판 상에 수직으로 적층된 복수의 칩, 복수의 칩 중 제1 칩과 제2 칩 사이에 배치된 제1 패시베이션 층 및 제1 패시베이션 층에 매립되고 전도성 구조체가 통과할 수 있도록 구성된 방열층을 포함할 수 있다.

Description

방열 구조체{HEAT DISSIPATION STRUCTURES}
칩 밀도가 증가된 집적 칩 구조체 상의 3차원 시스템은 2차원 시스템에 비해 열 밀도가 높고 방열 성능이 떨어질 수 있다. 집적 칩 구조체 상의 3차원 시스템에서 열 밀도가 증가하면 전자 이동 및 신뢰성 문제가 발생할 수 있다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 판독시 다음의 상세한 설명으로부터 가장 잘 이해될 것이다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 일부 실시예에 따른 방열 네트워크를 가지는 적층 장치의 단면도이다.
도 2a 및 도 2b는 일부 실시예에 따라 개구를 가지는 각각의 방열층의 평면도이다.
도 3은 일부 실시예에 따라 적층된 방열 스트라이프를 가지는 방열층의 등각 사시도이다.
도 4는 일부 실시예에 따른 방열 네트워크를 가지는 적층 장치의 단면도이다.
도 5는 일부 실시예에 따른 방열 네트워크를 가지는 적층 장치의 단면도에서의 방열 경로이다.
도 6은 일부 실시예에 따른 방열 네트워크를 가지는 적층 장치의 형성을 기술하는 방법의 흐름도이다.
다음의 설명은 제공된 주제의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래", "위" 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
본 명세서에서 사용되는 "공칭값"의 용어는 제품 또는 공정의 설계 단계 중에 설정되는 구성 요소 또는 공정 동작에 대한 특성 또는 파라미터의 바람직한 값 또는 목표값 및 해당 바람직한 값보다 높거나 낮은 값의 범위를 지칭한다. 상기 값의 범위는 제조 공정 또는 공차의 약간의 변화로 인한 것일 수 있다.
본 명세서에서 사용되는 "수직"이라는 용어는 기판의 표면에 명목상 수직인 것을 의미한다.
일부 실시예에서, "약" 및 "실질적으로"라는 용어는 주어진 양의 값으로서, 해당 값의 5% 내에서 변하는(예, 해당 값의 ±1%, ±2%, ±3%, ±4%, ±5%) 주어진 양의 값을 나타낼 수 있다.
집적 칩 구조체 상의 3차원(3D) 시스템("3D SoIC")은 서로 수직으로 상부에 적층된 적어도 2개의 칩을 포함하는 비-모놀리식(non-monolithic) 수직 구조체이다. 상이한 기능을 수행하는 상이한 유형의 칩들이 3D SoIC 구조체에 적층될 수 있다. 예를 들어, 3D SoIC 구조체는 논리 칩, 메모리 칩, 무선 주파수(RF) 칩 등을 포함할 수 있다. 한정하지 않고 예로서, 논리 칩은 중앙 처리 장치(CPU)를 포함할 수 있고, 메모리 칩은 정적 랜덤 액세스 메모리(SRAM) 어레이, 동적 랜덤 액세스 메모리(DRAM) 어레이, 자기적 랜덤 액세스 메모리(MRAM) 어레이, 저항성 랜덤 액세스 메모리(RRAM) 어레이 또는 다른 유형의 메모리 어레이를 포함할 수 있다. 3D SoIC 구조체에서, 스택 내의 칩은 마이크로 범프 구조체, 실리콘 관통 비아(TSV) 구조체, 산화물 관통 비아(TOV) 구조체, 다른 유형의 본딩 구조체(예, 동종 또는 이종) 등과 같은 도전 구조체를 통해 전기적 및 기계적으로 결합될 수 있다. 전술한 도전 구조체는 예를 들어, 2개 이상의 칩이 수직이 아닌 측면으로 배치된 2D SoIC 구조체에 사용되는 상호 접속 구조체보다 짧을 수 있다. 이러한 이유로, 2D 구조체와는 달리 3D SoIC 구조체는 더 빠르고 밀도가 높으며 기능이 향상된다. 또한, 3D SoIC 구조체는 2D SoIC 구조체와 비교하여 점유 면적이 작다(예, 더 콤팩트하다).
3D SoIC 구조체는 칩 밀도가 증가하고 점유 면적이 감소하기 때문에 단위 면적당 더 높은 열 밀도를 가지므로 2D SoIC 구조체에 비해 방열 문제에 더 취약하다. 3D SoIC 구조체에서 증가된 열 밀도는 예컨대, 칩 내의 도전 구조체의 저항을 증가시키고 칩의 성능을 저하시키며 3D SoIC 구조체의 수명을 감소시키는 전자 이동(electromigration)을 야기할 수 있다. 동작 중에 상이한 양의 열을 발생시키는 3D SoIC 스택의 칩으로 인해 신뢰성의 문제도 발생하므로, 일부 영역은 3D SoIC 구조체의 다른 영역보다 온도가 높다. 이 온도 구배는 3D SoIC 구조체 내에 열-기계적 응력을 유발할 수 있으며, 칩 내에서 층의 파손를 가져올 수 있다.
상기 단점을 해결하기 위해, 본 명세서에 기술된 실시예는 3D SoIC 구조체의 기능적 및/또는 비 기능적 영역에 형성된 방열 구조체에 관한 것이다. 이러한 방열 구조체는 3D SoIC 구조체 내에서 발생된 열을 3D SoIC 구조체의 지정된 영역이나 3D SoIC 구조체 외부로 효율적으로 유도한다. 일부 실시예에서, 방열 구조체는 (i) 3D SoIC 구조체에서 칩 내에서 측면으로 연장되는 방열층, (ii) 3D SoIC 구조체에서 칩의 금속화층 내에 배치된 수직 또는 측면 열전도성 구조체, iii) 3D SoIC 구조체에서 2개 이상의 칩 사이에 배치된 수직 열전도성 구조체 및/또는 (iv) 이들의 조합을 포함할 수 있다. 일부 실시예에서, 방열층은 패시베이션 층과 같은 유전체 재료에 매립된 2개 이상의 층을 포함할 수 있다. 방열층은 금속 또는 금속 합금과 같이 약 1W/mK보다 큰 열 전도성을 갖는 재료를 포함할 수 있다. 또한, 방열 구조체는 3D SoIC 구조체의 상이한 영역(예, 칩 사이 또는 칩 내부)으로부터 3D SoIC 구조체 상에 또는 3D SoIC 구조체 외부에 배치된 히트 싱크와 같은 지정된 방열 위치로 열을 보내도록 구성될 수 있다.
도 1은 일부 실시예에 따른 적층 장치(100)의 단면도이다. 제한되지 않고 예로서, 적층 장치(100)는 3D SoIC 구조체이다. 제한되지 않고 예로서, 적층 장치(100)는 서로 상부에 수직으로 적층된 3개 이상의 칩을 포함할 수 있다. 도 1의 예에서, 적층 장치(100)는 칩(102), 칩(104) 및 칩(106)을 포함한다. 칩(102, 104, 106) 각각 또는 모두는 중앙 처리 장치(CPU), 그래픽 처리 장치, 메모리, 주문형 집적 회로(ASIC) 또는 다른 유형의 처리 장치일 수 있다. 일부 실시예에서, 칩(102, 104 및 106)은 서로 상이하다. 예를 들어, 칩(102, 104 및 106)은 적층 장치(100)에 대해 상이한 기능을 수행하도록 구성될 수 있다. 일부 실시예에서, 칩(102, 104 및 106)은 동일한 기능을 수행하도록 구성된다. 적층 장치(100)는 적층 기판(100)에 구조적 지지를 제공하는 캐리어 기판(108)을 역시 포함한다.
일부 실시예에서, 칩(102, 104 및 106)은 개별 기판 상에 형성된 다음, 기계적 및 전기적으로 결합되어 적층 장치(100)를 형성한다. 예를 들어, 칩(102)이 기판(110) 상에 형성되고, 칩(104)이 기판(112) 상에 형성되며, 칩(106)이 기판(114) 상에 형성된다. 일부 실시예에 따르면, 기판(110, 112 및 114) 각각은 벌크 반도체 웨이퍼(예, 실리콘 웨이퍼) 또는 반도체-온-인슐레이터 웨이퍼(예, 실리콘-온-인슐레이터(SOI))일 수 있다. 예를 들어, 기판(110 및 112)은 SOI 웨이퍼일 수 있고, 기판(114)은 실리콘 웨이퍼일 수 있다. 일부 실시예에서, 기판(110, 112 및 114)은 (i) 실리콘, (ii) 갈륨 비소화물(GaAs), 갈륨 인화물(GaP), 인듐 인화물(InP), 인듐 비소화물(InAs), 인듐 안티몬화물(InSb) 및/또는 실리콘 게르마늄(SiGe)과 같은 화합물 반도체, (iii) 갈륨 비소화물 인화물(GaAsP), 알루미늄 인듐 비소화물(AlInAs), 알루미늄 갈륨 비소화물(AlGaAs), 갈륨 인듐 비소화물(GaInAs), 갈륨 인듐 인화물(GaInP) 및/또는 갈륨 인듐 비소화물 인화물(GaInAsP)과 같은 합금 반도체, 또는 (iv) 이들의 조합을 포함할 수 있다.
일부 실시예에서, 기판(110, 112, 114)은 적층 장치(100)의 높이를 감소시키고 적층 장치(100) 내의 칩을 전기적으로 연결시키는 도전 구조체의 형성을 용이하게 하기 위해 칩(102, 104 및 106)을 함께 본딩하기 전에 얇게 형성된다(예, 기계적으로 분쇄 및 연마됨). 일부 실시예에서, 기판(110, 112, 114)은 칩(102, 104, 106)을 함께 본딩하기 전에 얇게 형성되지 않는다. 제한되지 않고 예로서, 칩(102, 104, 106)은 정렬 마크(미도시)를 기초로 정렬된 다음, 칩을 함께 기계적으로 고정하고 전기적으로 연결하는 접합층(패시베이션 층) 및 접합 구조체에 접합된다. 접합층은 예를 들어, 플라즈마 처리되거나 화학적으로 처리된 표면을 갖는 패시베이션 층 및 하이브리드 접합 구조체(예, 유전체 재료 내의 인접 표면 상의 금속 구조체)를 가지는 접합 구조체를 포함할 수 있다.
도 1의 예에서, 적층 장치(100)의 칩(102, 104)은 동일한 수직 배향을 가지는 반면, 칩(106)은 역전된 배향을 가진다(예, 칩(102, 104)에 대해 180°배향됨). 각 칩의 배향은 제한되지 않으며 다른 배향이 가능하다. 이들 다른 배향은 본 개시 내용의 사상 및 범위 내에 있다.
일부 실시예에서, 각각의 칩(102, 104, 106)은 하나 이상의 다단 금속화층을 포함한다. 예를 들어, 칩(102)은 다단 금속화층(116)을 포함하고, 칩(104)은 다단 금속화층(118)을 포함하고, 칩(106)은 다단 금속화층(120)을 포함한다. 제한되지 않고 예로서, 이들 다단 금속화층은 후처리 공정(BEOL) 금속화층을 포함할 수 있다. 다단 금속화층(116, 118, 120) 각각은 각각의 칩을 가로 질러 전기 신호를 전파하는 측면 및 수직 전기 전도성 구조체(122, 124)(도 1 및 후속 도면에서 음영 회색)의 네트워크를 더 포함할 수 있다. 각각의 다단 금속화층의 측면 및 수직 전기 전도성 구조체(122, 124)는 유전체 층(126)에 매립된다. 일부 실시예에서, 유전체 층(126)은 로우-k 유전체(예, 유전 상수가 3.9 미만) 또는 로우-k 유전체 및 다른 유전체와 같은 유전체들의 스택: (i) 로우-k 유전체(예, 탄소 도핑된 실리콘 산화물) 및 질소 도핑된 실리콘 탄화물; (ii) 로우-k 유전체(예, 탄소 도핑된 실리콘 산화물) 및 산소 도핑된 실리콘 탄화물; (iii) 실리콘 질화물을 가지는 로우-k 유전체(예, 탄소 도핑된 실리콘 산화물); 또는 (iv) 실리콘 산화물을 가지는 로우-k 유전체(예, 탄소 도핑된 실리콘 산화물)이다. 제한되지 않고 예로서, 유전체 층(126)은 고밀도 화학적 기상 증착(HDCVD) 공정, 플라즈마 강화 화학적 기상 증착공정(PECVD), 플라즈마 강화 원자층 증착 공정(PEALD) 또는 임의의 다른 적절한 증착 방법에 의해 증착될 수 있다.
일부 실시예에서, 칩(102, 104, 106)은 단순화를 위해 도 1에 예시되지 않은 추가 요소 또는 부품을 포함한다. 제한되지 않고 예로서, 칩(102, 104, 106)은 단순화를 위해 도 1에 예시되지 않은 반도체 소자(예, 트랜지스터), 커패시터, 저항 또는 메모리 구조체를 포함할 수 있다.
일부 실시예에서, 층간 유전체(128)가 칩의 다단 금속화층과 칩의 기판 사이에 배치된다. 제한되지 않고 예로서, 층간 유전체(128)는 단순화를 위해 도 1에 예시되지 않은 반도체 소자(예, 트랜지스터), 커패시터, 저항과 같이 칩의 기판 상에 또는 그 근처에 형성된 부품에 전기적 절연을 제공할 수 있다. 일부 실시예에서, 층간 유전체(128)는 전술한 반도체 소자, 커패시터 및 저항을 각각의 전기 전도성 다단 금속화층에 전기적으로 연결하는 중간 처리 공정(MOL) 배선 접점과 같은 수직 전기 전도성 구조체(130)(도 1 및 후속 도면에서 음영 처리된 회색)의 네트워크를 포함한다.
일부 실시예에서, 도 1의 적층 장치(100)의 칩은 패시베이션 층(132)을 통해 함께 기계적으로 접합된다. 이러한 이유로, 패시베이션 층(132)은 칩의 다단 금속화층의 상부면 상에 및/또는 다단 금속화층과 반대인 칩 기판의 표면 상에 형성될 수 있다. 예를 들어, 2개의 칩이 함께 적층될 때, 제1 칩의 패시베이션 층은 제2 칩의 패시베이션 층에 부착되어 기계적으로 접합된다. 결국, 점선(134)으로 표시되는 계면이 2개의 접합된 패시베이션 층 사이에 형성된다. 제한되지 않고 예로서, 칩(102, 106) 모두에 부착된 칩(104)은 2개의 패시베이션 층(132) - 즉. 다단 금속화층(118) 상의 패시베이션 층 및 기판(112) 상의 패시베이션 층 - 을 특징으로 한다. 유사하게, 칩(104)과 캐리어 기판(108) 모두에 부착되는 칩(102)도 역시 2개의 패시베이션 층(132)을 특징으로 한다. 칩(106)은 칩(104)에만 부착되기 때문에, 다단 금속화층(120)의 상부면 상에 배치된 단일 패시베이션 층(132)을 포함한다.
일부 실시예에서, 패시베이션 층(132)은 칩 기판의 노출된 표면 또는 칩의 다단 금속화층 상에서 성장될 수 있는 실리콘 산화물, 실리콘 산질화물 또는 실리콘 탄화물과 같은 유전체 층을 포함한다.
일부 실시예에서, 적층 장치(100)는 일련의 볼 그리드 어레이(BGA) 커넥터를 통해 회로 보드 및 히트 싱크와 같은 외부 전자 부품에 전기적 및 기계적으로 결합된다. BGA 커넥터는, 예를 들어, 도 1에 도시된 솔더 범프 커넥터(136)와 같은 솔더 범프 커넥터를 포함한다. 일부 실시예에서, 솔더 범프 커넥터(136)는 언더 범프 배선(UBM) 구조체(138)(예, 패드 구조체)를 통해 칩(106)의 다단 금속화층(120)에 내부적으로 연결된다.
일부 실시예에 따르면, 적층 장치(100)는 방열층 및 열 전도성 구조체(도 1 및 후속 도면에서 십자형 해칭 패턴으로 표시됨)로 구성된 방열 네트워크를 더 포함한다. 방열층 및 열 전도성 구조체는 칩(102, 104, 106) 내에서 발생된 열을 단순화를 위해 도 1에 예시되지 않은 외부 히트 싱크로 보내도록 구성된다. 일부 실시예에서, 도 1 및 그 이후의 도면에서 십자형 해칭 패턴으로 표시되는 방열 네트워크의 열 전도성 구조체는 도 1 및 그 후속 도면에서 회색으로 음영 처리된 대응하는 전기 전도성 구조체와 형상 및 크기 측면에서 유사하고, 적층 장치(100)의 전기 신호 전파를 위해 사용된다. 일부 실시예에서, 도 1 및 그 후속 도면에서 십자형 해칭 패턴으로 표시된 방열 네트워크의 열 전도성 구조체와 도 1 및 그 후속 도면에서 회색으로 음영 처리된 전기 전도성 구조체 사이의 차이는 그 기능에 있다. 열 전도성 구조체는 방열에 사용되고, 전기 전도성 구조체는 전기 신호 전파에 사용된다. 예를 들어, 십자형 해칭 패턴으로 표현된 열 전도성 TOV 및/또는 TSV(148A)는 회색 음영의 전기 전도성 TOV 및/또는 TSV(148B)와 유사하지만 다른 기능을 가진다. 열 전도성 TOV 및/또는 TSV(148A)는 열을 방출하는 반면, 전기 전도성 TOV 및/또는 TSV(148B)는 전기 신호를 전파한다.
일부 실시예에서, 방열 네트워크는 (i) 칩의 다단 금속화층 내에 배치된 다단 열 전도성 구조체(예, 다단 금속화층(118, 120)에 각각 배치된 다단 열 전도성 구조체(150, 154)), (ii) 인접한 칩 쌍 사이에 배치 된 수직 열 전도성 구조체(예, 접합 구조체(152)), (iii) 2개 이상의 칩 사이에 배치된 수직 열 전도성 구조체(예, 열 전도성 TOV 및/또는 TSV(148A)), 또는 (iii) 이들의 조합에 연결된 단일의 또는 다층 방열층을 포함한다. 적층 장치(100)에서 방열 네트워크의 일부인 열 전도성 구조체 모두는 도 1 및 후속 도면에서 십자형 해칭 패턴으로 표현된 반면, 적층 장치(100)에서 전기 신호 전파에 사용되는 전기 전도성 구조체는 도 1 및 그 후속 도면에서 회색으로 음영 처리된다. 또한, 방열 네트워크의 구조체들은 전기 신호 전파에 사용되는 전기 전도성 구조체와 전기적으로 절연된다.
일부 실시예에서, 용어 "열 전도성"이란 용어는 칩의 한 영역에서 다른 영역으로 열을 전도 및 전달하는(예, 열이 흐르도록 하는) 재료의 특성을 지칭한다. 일부 실시예에서, 열 전도성 재료는 전기 전도성 재료이기도 하다. 이러한 이유로, 방열 네트워크의 열 전도성 구조체는 전기 신호 전파에 사용되는 전기 전도성 구조체와 전기적으로 절연된다. 열 전도성 재료로서는 열을 효율적으로 전도할 수 있는(예, 충분한 열 전도성을 가지는) 재료가 바람직하다. 일부 실시예에서, 금속 또는 금속 합금과 같이 약 1 Wm-1K-1 초과(예, 약 200 Wm-1K-1)의 열 전도성을 갖는 재료가 방열 네트워크의 열 전도성 구조체를 형성하는 데 사용될 수 있다.
일부 실시예에서, 방열층은 칩의 패시베이션 층(예, 칩의 비 기능 영역)에 매립된 "분리된" 층일 수 있거나, 또는 예컨대 칩의 다단 금속화층(예, 칩의 기능 영역) 내에 (예, 일부가) 통합될 수 있다. 본 명세서에서 사용되는 "분리된"이란 용어는 다단 금속화층과 같은 다른 구조체(예, 그 일부)와 통합되지 않은 구조체 또는 층을 지칭하며, 칩의 비 기능 영역에 배치된다. 제한되지 않고 예로서, 도 1에 도시된 방열층(140)은 x-y 평면에 평행하게 연장되고 칩(104)의 패시베이션 층(132)에 매립된 분리된 열 전도성 층이다. 일부 실시예에서, 방열층(140)과 같은 패시베이션 층에 매립된 방열층은 칩의 다단 금속화층과 반대인 칩 기판의 측면 상에 배치된다. 한편, 방열층(142)은 x-y 평면에 평행하고 칩(106)의 다단 금속화층(120)의 층 내에 위치된 열 전도성 층이다. 즉, 방열층(142)은 칩의 기능 영역에 형성될 수 있고 다단 금속화층(120)의 금속화층 내에 "통합될 수 있다". 일부 실시예에서, 방열층(142)은 다단 열 전도성 구조체(154)와 직접 접촉한다. 그러나, 전술된 바와 같이, 방열층(142) 및 다단 열 전도성 구조체(154)는 다단 금속화층(120)의 금속화층으로부터 전기적으로 절연된다.
방열층(140, 142)은 인접한 칩 사이 및/또는 칩 내부의 전도성 구조체가 방열층과 물리적으로 접촉하지 않고 방열층을 통해 횡단하도록 하는 개구를 포함할 수 있다. 일부 실시예에서, 이것은 방열층(140, 142)이 칩의 레이아웃에 순응하여 방열층이 한 칩에서 다른 칩으로 또는 칩 내로 연장되는 전기 전도성 구조체를 방해하지 않음을 의미한다. 예를 들어, 도 1을 참조하면, 칩(106)의 방열층(142)은 다단 금속화층(120)으로부터 전기 전도성 구조체가 관통 횡단하도록 하는 개구(A)를 포함할 수 있다. 방열층(142)은 다단 금속화층(120)으로부터 전기 전도성 구조체의 통과를 용이하게 하는 상이한 위치에 개구(A)와 같은 추가적인 개구를 포함할 수 있다. 유사하게, 방열층(140)은 도 1에서 회색 음영 표시된 각각의 전기 전도성 TOV 및/또는 TSV(148B)가 방열층(140)을 관통 횡단하게 하는 하나 이상의 개구(B)를 포함할 수 있다. 일부 실시예에서, 개구(A, B)는 전기 전도성 구조체가 주변의 방열층과 물리적으로 접촉하는 것을 방지할 정도로 충분히 크다. 예를 들어, 개구(A, B)는 전도성 구조체 주위에 형성될 수 있고 칩의 레이아웃에 따라 배치될 수 있다.
일부 실시예에서, 개구(A, B)의 존재로 인해, 방열층(140, 142)은 "메쉬형" 외관을 가진다. 제한되지 않고 예로서, 도 2a 및 도 2b는 각각의 개구(202)를 가지는 예시적인 "메쉬형" 방열층(200b, 200b)의 평면도이며, 상기 개구는 일부 실시예에 따르면, 도 1에 도시된 방열층(142 및 140)의 개구(A, B)와 유사하다. 일부 실시예에서, 개구(202)의 배치, 크기, 형상 및 수는 칩의 레이아웃(예, x-y 평면에서의 칩 요소 및 구조체의 위치, 밀도 및 배치)에 따라 변할 수 있다. 일부 실시예에 따르면, 방열층(200a, 200b)의 총 표면적은 칩의 표면적의 50% 이상으로, 방열층의 표면적이 칩을 냉각시키고 과열을 방지할 정도로 충분히 큰 것을 보장한다. 일부 실시예에서, 각각의 개구(202)는 칩의 레이아웃을 수용하고 방열층을 통과하는 전도성 구조체가 방열층에 접촉되지 않도록 다른 형상 및/또는 크기를 가질 수 있다.
일부 실시예에 따르면, 도 2a 및 도 2b에 예시된 메쉬형 방열층(200a, 200b)의 개구(202)는 다음의 2가지 목적을 제공한다: i) 다른 구조체(예, 전기 신호 전파를 위한 전기 전도성 구조체)가 방열층과 물리적으로 접촉하지 않고 방열층(200a, 200b)을 통과하게 하고; 및/또는 ii) 방열층(200a, 200b)을 형성하는 동안 평탄화 공정(예, 화학적 기계적 연마(CMP) 공정)으로부터 디싱(dishing)을 완화시키는 것이다. 개구 밀도가 낮은 영역은 개구 밀도가 높은 영역에 비해 더 빨리 연마되는 경향이 있기 때문에 디싱이 발생할 수 있다. 따라서, 디싱은 방열층에 걸쳐 두께 불균일성을 야기할 수 있으며, 이는 방열 성능에 악영향을 줄 수 있다. 예를 들어, 방열층(200a, 200b)의 더 얇은 영역은 방열층(200, 200b)의 더 두꺼운 영역에 비해 제한된 열 전달 능력을 가질 수 있으며, 유사하게, 작은 단면을 갖는 와이어(예, 얇은 와이어)는 큰 단면을 갖는 와이어(예, 두꺼운 와이어)에 비해 전기 저항이 높고 전류 운반 능력이 작을 수 있다. 따라서, 방열층(200a, 200b)의 두께 불균일은 칩으로부터의 균일한 열 흐름을 손상시키고 열점을 생성할 수 있다. 따라서, 방열층을 가로지르는 개구의 배치는 디싱의 영향을 최소화할 수 있다. 이러한 이유로, 일부 실시예에서, 전기 전도성 구조체가 통과할 필요가 없는 위치에도 개구가 형성될 수 있다.
메쉬형 방열층(200a, 200b)에서의 개구(202)의 레이아웃, 크기, 형상 및 수는 칩 내에 추가적인 구조체의 형성을 용이하게 하도록 조정될 수 있다. 이것은 방열층(200a, 200b)이 도 1에 예시된 칩(106)의 방열층(142)의 경우와 같이 칩의 다단 금속화층과 통합될 때 유리할 수 있다. 일부 실시예에서, 메쉬형 방열층의 이러한 설계 유연성은 하나 이상의 레벨의 다단 금속화층과 이음매 없는 통합을 가능케 한다. 제한되지 않고 예로서 도 1을 참조하면, 방열층(142)은 다단 금속화층(120)의 제1, 제2, 제3 또는 제n 층(예, 상부 금속층)과 동시에 형성될 수 있다. 일부 실시예에서, 방열층(142)은 칩 면적의 50% 이상의 표면적 커버리지를 달성하기 위해 다단 금속화층(120) 내에 동시에 임의의 층의 조합으로 형성될 수 있다.
일부 실시예에서, 방열층(140, 142)은 약 10 nm 내지 약 1 ㎛ 범위의 두께를 가진다. 더 두꺼운 방열층(예, 약 1 ㎛보다 두꺼운 층)이 가능하다. 그러나, 더 두꺼운 방열층은 더 두꺼운 패시베이션 층을 요구할 수 있고, 이는 제조 비용 및 적층 장치(100)의 전체 높이를 증가시킨다. 따라서, 더 얇은 방열층(예, 약 10 nm보다 얇은층)도 가능하다. 그러나, 더 얇은 방열층은 제한된 열 전달 용량을 나타내며, 이는 방열 프로세스에 제한을 가할 수 있다. 예를 들어, 얇은 방열층은 만족스러운 속도로 열을 전달하지 못할 수 있다.
일부 실시예에서, 방열층(200)은 도 1에 예시된 "스트라이프형" 방열층(144)일 수 있다. 일부 실시예에서, "스트라이프형" 방열층(144)은 제1 방향을 따라 배향된 제1 어레이의 방열 "스트라이프"를 제1 방향과 다른 제2 방향을 따라 배향된 제2 어레이의 방열 "스트라이프" 상에 배치하는 것에 의해 형성된 이중층 구조이다. 제1 및 제2 어레이의 방열 스프라이프는 열 전도성 구조체(146)에 의해 분리될 수 있다. 일부 실시예에 따르면, 도 3은 스트라이프형 방열층(144)의 일부의 등각 사시도이다. 도 3에 예시된 바와 같이, 스트라이프형 방열층(144)은 (예를 들어, z-축을 따라) 수직으로 적층된 2개의 방열 스트립 어레이를 포함한다. 예를 들어, 방열 스트라이프(144A)의 어레이는 x-축을 따라 배향되고, y-축을 따라 각각 배향된 방열 스트라이프(144B)의 어레이 상에 배치된다. 일부 실시예에서, 방열 스트라이프(144A, 144B)는 각각의 배향 사이에 각도(θ)가 형성되도록 배향된다. 일부 실시예에서, 각도(θ)는 약 0°내지 약 180°(예를 들어, 약 10°, 약 25°, 약 45°, 약 60°, 약 75°, 약 90°)일 수 있다. 제한되지 않고 예로서, 도 1 및 도 3의 각도(θ)는 약 90°이다.
방열 스트라이프(144A, 144B)는 열 전도성 구조체(146)에 의해 수직으로 분리된다. 열 전도성 구조체(146)는 칩(102)(예, 도 1에 도시됨)에 의해 발생된 열이 방열 스트라이프(144A, 144B) 사이 및 스트라이프형 방열층 내에서 흐를 수 있게 한다. 도 3에 예시된 열 전도성 구조체(146)의 수, 크기, 피치 및 형상은 제한적이지 않다. 따라서, 상이한 피치, 형상 및 크기를 가지는 더 적거나 추가적인 열 전도성 구조체(146)가 가능하다. 일부 실시예에서, 방열 스트라이프(144A, 144B)는 열 전도성 구조체(146)가 필요하지 않도록 형성될 수 있다. 예를 들어, 방열 스트라이프(144A)는 도 4에 예시된 바와 같이 수직 분리 없이 방열 스트라이프(144B) 상에 직접 형성될 수 있다. 일부 실시예에서, 스트라이프형 방열층(144)에서 방열 스트라이프(144A, 144B) 사이의 간격은 0 내지 약 500 nm(예, 약 0 nm, 약 50 nm, 약 150 nm, 약 300 nm, 약 450 nm, 약 500 nm)의 범위이다.
도 3을 참조하면, 방열 스트라이프(144A, 144B)는 약 10 nm 내지 약 1 ㎛(예, 약 10 nm 내지 약 100 nm, 약 50 nm 내지 200 nm, 약 100 nm 내지 약 500 nm, 약 400 nm 내지 약 800 nm, 약 700 nm 내지 약 1 ㎛)의 범위일 수 있는 각각의 두께(144At, 144Bt)와 약 30 nm 내지 약 3 ㎛의 범위의 각각의 폭(144Aw, 144Bw)을 가진다. 또한, 방열 스트라이프(144A, 144B)는 약 100 nm 내지 약 10 ㎛의 범위일 수 있는 각각의 피치(144Ap, 144Bp)를 가진다. 일부 실시예에서, 칩의 레이아웃, 방열 스트라이프의 폭, 디싱을 제한하는 평탄화 공정의 능력 및 형성된 방열층(144)의 원하는 점유 면적(예, 전체 면적)은 피치(144Ap, 144Bp) 값을 결정하는 데 기여하는 인자이다. 일부 실시예에서, 방열층(144)은 칩(102)의 전체 면적의 약 50% 이상인 영역을 커버하는 것이 필요하다. 더 두껍거나 더 넓은 방열 스트라이프(예, 약 1 ㎛보다 두껍고 약 3 ㎛보다 넓은 방열 스트라이프)가 가능하다. 그러나, 더 두껍고 더 넓은 방열 스트라이프는 더 두꺼운 패시베이션 층을 필요로 하며, 이는 제조 비용 및 적층 장치(100)의 전체 높이를 증가시킨다. 또한, 더 넓은 방열 스트라이프는 전술한 바와 같이 방열 스트라이프 사이의 피치를 감소시키고 디싱을 야기할 수 있다. 따라서, 더 얇거나 더 좁은 방열 스트라이프(예, 10 nm보다 얇고 30 nm보다 좁음)도 가능하다. 그러나, 더 얇고 좁은 방열 스트라이프는 제한된 열전달 능력을 나타내며, 이는 전술한 바와 같이 방열 프로세스를 제한할 수 있다.
일부 실시예에서, 방열층(144)은 추가적인 방열 스트라이프 어레이(예, 층)를 포함할 수 있으며, 모든 다른 방열 스트라이프 어레이는 동일한 배향을 가진다. 대안적인 실시예에서, 방열층(144)은 추가적인 방열 스트라이프 어레이(예, 층)를 포함할 수 있고, 모든 다른 방열 스트라이프 어레이는 상이한 배향을 가진다. 그러나, 이러한 구성(예, 다층 스트라이프형 구성)은 더 두꺼운 패시베이션 층 및 추가적인 포토리소그래피 및 배선 작업을 필요로 하기 때문에 제조 비용 및 제조 복잡성을 증가시킬 것이다. 또한, 다층 스트라이프형 구성은 적층 장치(100)의 높이를 증가시킬 것이다.
일부 실시예에서, 적층 장치(100)는 2가지 유형의 방열층; 예를 들어, 메쉬형 및 스트라이프형 방열층을 포함할 수 있다. 일부 실시예에서, 복잡한 형상 및 크기의 개구를 가지는 방열층이 요구되는 경우, 스트라이프형 방열층이 메쉬형 방열층의 제조 복잡성으로 인해 메쉬형보다 바람직할 수 있다. 다른 실시예에서, 메쉬형 방열층이 스트라이프 형보다 바람직할 수 있다. 일부 실시예에서, 단일 칩 층 내에서, 메쉬형 및 스트라이프형 방열층의 조합이 가능하다. 예를 들어, 칩의 제1 부분은 메쉬형 방열층으로 커버될 수 있고 칩의 제2 부분은 스트라이프형 방열층으로 커버될 수 있다.
일부 실시예에서, 방열층(140, 142, 144 및 200a/b)은 약 1 Wm-1K-1보다 큰 열 전도성을 갖는 재료를 포함한다. 제한되지 않고 예로서, 방열층(140, 142, 144 및 200a/b)은 코발트, 티타늄, 텅스텐, 구리, 알루미늄, 탄탈, 티타늄 질화물, 탄탈 질화물, 금, 은, 다른 금속, 금속 합금 또는 이들의 조합을 포함할 수 있다. 제한되지 않고 예로서, 다단 금속화층(120)에 통합된 방열층(142)은 패시베이션 층(132)에 매립된 방열층(140, 144)보다 얇을 수 있다.
일부 실시예에서, 패시베이션 층에 매립된 방열층(예, 방열층(140, 144))은 가장 가까운 기판으로부터 약 0.05 ㎛~약 20 ㎛(예를 들어, 약 0.05 ㎛~약 0.8 ㎛, 약 0.5 ㎛~약 4 ㎛, 약 2 ㎛~약 10 ㎛, 약 7 ㎛~약 14 ㎛, 약 10 ㎛~약 17 ㎛, 약 16 ㎛~약 20 ㎛)에 위치된다. 예를 들어, 방열층(144)은 기판(110)으로부터 약 0.05 ㎛~약 20 ㎛에 위치될 수 있고, 방열층(140)은 기판(112)으로부터 약 0.05 ㎛~약 20 ㎛에 위치될 수 있다. 이것은 방열층(140, 144)이 전기적으로 전도성을 가지며, 기판에 너무 가까이 위치되면(예를 들어, 약 0.05 ㎛보다 가까운 경우), 칩 상의 반도체 소자(예, 트랜지스터)에 대한 누설 경로가 될 수 있기 때문이다. 다른 한편, 방열층이 기판으로부터 너무 멀리(예를 들어, 약 20 ㎛보다 큰 거리에) 배치되면, 방열층은 칩에 의해 발생된 열을 "포획"하지 못할 것이다. 예를 들어, 칩에 의해 발생된 열은 칩의 기판과 방열층 사이에 배치된 패시베이션 층에 의해 차폐될 것이다.
방열층(140, 144)과 같이 패시베이션 층에 매립된 방열층은 패시베이션 층에 개구를 형성한 후, 코발트, 티타늄, 텅스텐, 구리, 알루미늄, 탄탈, 티타늄 질화물, 탄탈 질화물, 금, 은, 다른 금속, 금속 합금 또는 이들의 조합 등의 전도성 재료로 개구를 충전하는 것에 의해 형성될 수 있다. 패시베이션 층의 개구는 포토리소그래피 및 에칭 작업의 조합으로 형성될 수 있다. 포토리소그래피 및 에칭 작업 중에, 패시베이션 층의 일부는 에칭되어 패시베이션 층에 개구를 형성한다. 전도성 재료의 증착 후, 평탄화 공정(예, 화학적 기계적 평탄화(CMP) 공정)으로 패시베이션 층의 상부면으로부터 과잉의 전도성 재료를 연마(예를 들어, 제거)함으로써 연마된 전도성 재료의 상부면이 패시베이션 층의 상부면과 실질적으로 동일 평면이 된다. 이 동작은 적어도 하나의 방열층(예, 방열층(140) 또는 방열 스트라이프(144B))의 형성을 완료한다. 이어서, 추가의 패시베이션 재료가 방열층 상에 증착되어 형성된 방열층이 패시베이션 층에 매립된다.
방열층(144)의 경우와 같이 제2 방열층이 필요한 경우, 패시베이션 층에 수직 개구가 형성되어 방열 스트라이프(144B)의 일부를 노출시키고, 열 전도성 재료가 개구에 증착되어 열 전도성 구조체(146)를 형성한다. CMP 공정을 이용하여 패시베이션 층의 상부면으로부터 과잉의 열 전도성 재료를 제거하여 열 전도성 구조체(146)에서의 연마된 열 전도성 재료의 상부면이 패시베이션 층의 상부면과 실질적으로 동일 평면이 된다. 추가의 패시베이션 재료가 열 전도성 구조체(146) 상에 증착될 수 있다. 이어서, 포토리소그래피 및 에칭 조작을 이용하여 상기 증착된 패시베이션 재료에 개구를 형성할 수 있다. 다시 말해, 증착된 패시베이션 층은 방열 스트라이프(144A)가 형성될 수 있도록 패턴화된다. 증착된 패시베이션 층의 개구는 각각의 열 전도성 구조체(146)의 상부면을 노출시킨다. 전도성 재료(예를 들어, 코발트, 티타늄, 텅스텐, 구리, 알루미늄, 탄탈, 티타늄 질화물, 탄탈 질화물, 금, 은, 다른 금속, 금속 합금 또는 이들의 조합)가 개구에 증착되고 CMP 공정에 의해 패시베이션 층의 상부면으로부터 과잉의 전도성 재료가 연마(예, 제거)됨으로써 방열층에서 연마된 전도성 재료의 상부면은 패시베이션 층의 상부면과 실질적으로 동일 평면이 된다. CMP 동작은 방열 스트라이프(144A)의 형성을 완료한다. 이어서, 추가의 패시베이션 재료가 방열층 상에 증착되어 방열 스트라이프(144A)가 패시베이션 층에 매립된다.
전술한 방열 스트라이프(144A, 144B)의 형성 순서는 한정되지 않으며, 예를 들어, 방열층(144)이 칩(102)과 함께 형성되거나 기판(108) 상에 형성되는 지 여부에 따라 먼저 방열 스트라이프(144A)를 형성하고 그 후에 방열 스트라이프(144B)를 형성함으로써 수정될 수 있다. 예를 들어, 방열층(144)이 기판(108) 상에 형성되고, 이어서 기판(108) 및 방열층(144)이 칩(102)에 부착되면, 방열 스트라이프(144B)가 먼저 형성되고 방열 스트라이프(144A)가 나중에 형성될 수 있다. 방열층(144)이 칩(102)과 함께 형성되는 경우, 방열층(144)이 역순으로 - 상기 역순은 예컨대, 전술한 포토리소그래피, 에칭 및 증착 동작을 이용하여 방열 스트라이프(144A)가 먼저 형성되고 이어서 방열 스트라이프(144B)가 형성됨 - 기판(108)의 후면 상에 형성될 수 있도록 칩(102)은 거꾸로 뒤집어 질 수 있다(예, 칩(102)의 다단 금속화층(116)이 형성된 후에).
방열층(144, 140)의 형성을 위한 전술한 동작은 제한되지 않으며, 대안적인 동작 또는 "통합 방식"이 방열층(144, 140)의 형성에 사용될 수 있다. 이러한 대안적인 동작 또는 통합 방식은 본 개시 내용의 사상 및 범위 내에 있다.
일부 실시예에서, 방열층(140, 142, 144)은 각각의 칩(102, 104, 106)에 의해 발생된 열을 포획한 후, 포획된 열을 "전용" 열 전도성 구조체, 예컨대, 다단 금속화층의 열 전도성 구조체, TOV, TSV, 접합 구조체 또는 이들의 조합을 통해 중심 위치(예, 히트 싱크) 측으로 수직으로(예, z-축을 따라) "채널링한다". 일부 실시예에서, 방열층(140, 142, 144)에 연결된 전용 열 전도성 구조체(예, 도 1에서 십자형 해칭 패턴으로 표시됨)는 적층 장치(100)의 전기 신호 분배 네트워크의 일부가 아니다. 다시 말해, 방열층(140, 142, 144)에 연결된 전용 열 전도성 구조체는 전류를 전달하지 않으며, 적층 장치(100)의 전류 전달 구조체(도 1에서 회색 음영 처리됨)로부터 "격리"된다.
일부 실시예에서, 열 전달에 사용되는 열 전도성 구조체는 적층 장치(100) 전체에 사용되는 전기 전도성 구조체와 형태 및 크기가 유사하다. 두 유형의 구조체 사이의 차이점은 그 기능이다. 예를 들어, 열 전도성 구조체(도 1에 십자형 해칭 패턴으로 나타냄)는 열을 "전달"하는 반면, 전기 전도성 구조체(도 1에서 회색 음영 처리됨)는 전류를 "전달"한다. 일부 실시예에서, 열 전도성 TOV 및/또는 TSV(148A)는 방열층(144, 140)으로부터 다단 열 전도성 구조체(150, 154)로 열을 전달한다. 일부 실시예에서, 열 전도성 TOV 및/또는 TSV(148A)는 칩의 기능 영역에 형성된 2개 이상의 방열층(예, 방열층(144, 140))을 "열적으로" 연결하며, 다단 열 전도성 구조체(150)와 같은 다단 열 전도성 구조체는 칩의 기능 영역에 형성된다. 일부 실시예에서, 다단 열 전도성 구조체(150, 154)는 측면 및 수직의 전기 전도성 구조체의 네트워크를 포함하는 다단 금속화층(118, 120)과 유사하게 측면 및 수직의 열 전도성 구조체의 네트워크를 포함한다. 도 1에 예시된 다단 열 전도성 구조체(150, 154)의 층의 수 및 레이아웃은 제한되지 않으며, 칩 설계 및 방열 요건을 기초로 조정될 수 있다. 예를 들어, 다단 열 전도성 구조체(150, 154)는 효율적인 방열을 위해 열점에 근접한 위치에 형성될 수 있다. 일부 실시예에서, 다단 열 전도성 구조체(150)는 칩(102, 104)으로부터 발생된 열을 열 전도성 접합 구조체(152) 측으로 전파한다. 일부 실시예에서, 열 전도성 접합 구조체(152)는 하이브리드 접합 구조체 - 예를 들어, 패시베이션 층 사이의 유전체-유전체 접합 구조체 및 열 전도성 구조체(150)와 방열층(142) 사이의 금속-금속 접합 구조체의 조합 - 을 포함한다. 열 전도성 접합 구조체(152)는 인접한 칩들의 패시베이션 층에 상감되어, 칩의 상호 접합시에 계면(134)에 접속점을 형성한다. 일부 실시예에서, 열 전도성 접합 구조체(152)는 다단 열 전도성 구조체(150)와 같은 다단 열 전도성 구조체와 방열층(142) 사이에 열적 연결을 형성한다. 방열층(142)과 같이 칩의 기능 영역에 형성된 방열층은 후차적으로 방열층(142)으로부터 솔더 범프 커넥터(136)로 열을 전달할 수 있는 다단 열 전도성 구조체(154)와 같은 다단 열 전도성 구조체에 연결될 수 있다.
일부 실시예에서, 열 전도성 구조체는 약 1 Wm-1K-1보다 높은 열 전도성을 갖는 전기 전도성 재료를 포함할 수 있다. 제한되지 않고 예로서, 도 1에 예시된 열 전도성 TOV 및/또는 TSV(148A), 다단 열 전도성 구조체(150), 다단 열 전도성 구조체(154) 및 열 전도성 접합 구조체(152) 각각은 코발트, 티타늄, 텅스텐, 구리, 알루미늄, 탄탈, 티타늄 질화물, 탄탈 질화물, 금, 은, 다른 금속, 금속 합금, 일종 이상의 실리사이드 또는 이들의 조합과 같은 열 전도성 재료를 포함할 수 있다. 일부 실시예에서, 적층 장치(100)의 전기 전도성 구조체는 방열층(140, 142, 144) 사이에서 열을 전달하는 열 전도성 구조체로서 기능하도록 "전용(re-purposed)"될 수 있다. 이는 확장된 마스크 수정 또는 별도의 성형 단계 또는 재료의 사용을 필요로 하는 전문화된 열 전도성 구조체를 요구하지 않기 때문에 유리할 수 있다. 예를 들어, 기존의 전기 전도성 네트워크는 열 전도성 구조체로서 기능하기 위해 칩 레이아웃에 통합된 여분의 전기 전도성 구조체로 형성될 수 있다. 그러나, 방열용으로 "전용된" 전기 전도성 구조체는 상기 논의된 바와 같이 전기 신호 전파에 사용되는 인접한 전기 전도성 구조체와 전기적으로 분리된다는 것을 알아야 한다.
도 5는 적층 장치(100)에 대해 전술한 예시적인 방열 경로(500)를 예시한다. 일부 실시예에 따르면, 방열 경로(500)는 도 5의 예시에 한정되지 않는다. 오히려, 방열층 및 열 전도성 구조체의 대체 조합 및 치환을 적용하여 칩(102, 104, 106)에서 발생된 열을 적층 장치(100) 외부로 전달할 수 있다. 이러한 방열층과 열 전도성 구조체의 조합은 본 개시 내용의 사상 및 범위 내에 있다. 일부 실시예에서, 방열은 x-y 평면을 따라 발생하고, 칩(102, 104, 106)에 의해 발생된 열은 각각의 방열층(140, 142, 144)에 의해 수집되고, 열 전도성 TOV 및/또는 TSV(148A), 열 전도성 접합 구조체(152) 및 다단 열 전도성 구조체(150, 154)를 통해 라우팅되고, 솔더 범프 커넥터(136)를 통해 외부 열 싱크(500)로 전달된다.
일부 실시예에서, 적층 장치(100) 내의 방열층(140, 142, 144)의 위치는 도 1, 도 4 및 도 5에 제공된 예에 한정되지 않는다. 다시 말해, 방열층(140, 142, 144)은 적층 장치(100) 내의 다른 위치에 배치될 수 있다. 예를 들어, 방열층(144)은 칩(104)과 칩(102) 사이 또는 칩(104)과 칩(106) 사이에 형성될 수 있으며; 방열층(140)은 칩(102)과 기판(108) 사이 또는 칩(104)과 칩(106) 사이에 형성될 수 있으며; 방열층(142)은 다단 금속화층(118 및/또는 116)에 형성될 수 있으며; 이와 달리 이들의 임의의 조합으로 배치될 수 있다. 또한, 적층 장치(100)는 추가적인 방열층(예, 방열층(140, 144))이 사이에 배치되거나 방열층(예, 방열층(142)이 칩의 각각의 다단 금속화층에 통합된 추가의 칩을 포함할 수 있다. 전술한 모든 조합 및 치환은 본 개시 내용의 사상 및 범위 내에 있다.
일부 실시예에 따르면, 도 6은 적층 장치(100)의 형성을 설명하는 방법(600)의 흐름도이다. 다른 제조 동작은 방법(600)의 다양한 동작 사이에서 수행 될 수 있고, 명확성을 위해 생략될 수 있다. 또한, 방법(600)에서의 동작 대신에 대안적인 제조 동작이 수행될 수 있다. 본 개시 내용의 실시예는 상기 방법(600)에 제한되지 않는다. 방법(600)은 도 1~5를 참조로 설명된다.
방법(600)은 610 동작에서 제1 방열 구조체에 연결된 제1 방열층을 가지는 제1 칩을 기판 상에 배치하는 프로세스로 시작한다. 예를 들어, 610 동작의 제1 칩은 웨이퍼(108) 상에 배치된 칩(102)(예, 도 1, 4 및 5에 예시됨)과 유사할 수 있다. 따라서, 제1 방열층 및 제1 방열 구조체는 각각 스트라이프형 방열층(144) 및 열 전도성 TOV 및/또는 TSV(148A)에 대응한다. 일부 실시예에서, 제1 칩은 칩(102)과 기판(108) 사이에 개재된 패시베이션 층(132)과 같은 패시베이션 층을 통해 기판에 연결된다. 스트라이프형 방열층(144)은 전술한 제조 동작을 이용하여 칩(102)의 기판(100) 근처에 그리고 패시베이션 층(132) 내에 형성될 수 있다.
도 6을 참조하면, 방법(600)은 620 동작에서 제2 방열층 및 제2 방열 구조체를 가지는 제2 칩을 제1 칩 상에 배치하는 프로세스로 계속되며, 여기서 제1 방열 구조체는 제1 방열층을 제2 방열층 및 제2 방열 구조체에 연결한다. 일부 실시예에 따르면, 620 동작의 제2 칩은 도 1, 도 4 및 도 5에 예시된 칩(104)과 유사할 수 있다. 마찬가지로, 제2 방열층은 방열층(140)에 대응할 수 있고, 제2 방열 구조체는 다단 열 전도성 구조체(150)에 대응할 수 있다. 도 1, 도 4 및 도 5에 예시된 바와 같이, 열 전도성 TOV 및/또는 TSV(148A)는 스트라이프형 방열층(144)을 방열층(140) 및 다단 열 전도성 구조체(150)에 연결한다. 일부 실시예에서, 다단 열 전도성 구조체(150)는 칩(102)에 걸쳐 분산된 열 전도성 TOV 및/또는 TSV(148A)의 어레이를 통해 스트라이프형 방열층(144)에 연결된다.
일부 실시예에서, 열 전도성 TOV 및/또는 TSV(148A)는 부분적으로 칩(102) 내에 그리고 부분적으로 칩(104) 내에 형성될 수 있다. 따라서, 칩(104)이 칩(102) 상에 배치될 때, 2개의 칩 내의 열 전도성 TOV 및/또는 TSV(148A)의 각각의 부분은 정렬되어 연속적인 열적 연결부를 형성한다. 또한, 전술한 바와 같이, 방열층(140)은 전기 신호 전파를 담당하는 전기 전도성 구조체(예, 전기 전도성 TOV 및/또는 TSV(148B))가 통과하는 영역에 배치된 개구(예컨대, 개구(B))를 특징으로 한다.
도 6을 참조하면, 방법(600)은 630 동작에서 제3 방열층이 제3 방열 구조체에 연결된 제3 칩을 제2 칩 상에 배치하는 프로세스로 계속되며, 여기서 제3 방열층은 방열 접합 구조체를 통해 제2 방열 구조체에 연결된다. 일부 실시예에서, 630 동작의 제3 칩은 도 1, 도 4 및 도 5에 예시된 칩(106)과 유사할 수 있다. 따라서, 제3 방열층은 방열층(142)에 대응할 수 있고, 제3 방열 구조체는 다단 열 전도성 구조체(154)에 대응할 수 있으며, 방열 접합 구조체는 열 전도성 접합 구조체(152)에 대응할 수 있다.
일부 실시예에서, 칩(106)은 칩(104) 상에 배치될 때 칩(102, 104)에 대해 180°로 배향된다. 다시 말해, 방열층(142)은 칩(104) 상에 칩(106)을 배치하기 전에 칩(106)의 BEOL 금속화층의 상부에 형성될 수 있다. 따라서, 도 1, 도 4 및 도 5에 예시된 바와 같이, 방열층(142)은 칩(104)에 더 가까이 위치하는 것으로 보인다.
도 6을 참조하면, 방법(600)은 640 동작에서 히트 싱크를 제3 방열 구조체에 연결하도록 히트 싱크를 제3 칩 상에 배치하는 프로세스로 계속된다. 일부 실시예에서, 640 동작의 히트 싱크는 도 5에 예시된 히트 싱크(500)와 유사할 수 있다. 일부 실시예에 따르면, 히트 싱크(500)는 도 5에 예시된 바와 같이 솔더 범프 커넥터(136)를 통해 다단 열 전도성 구조체(154) 및 적층 장치(100)의 모든 방열층에 연결된다.
본원에 기술된 실시예들은 3D SoIC 구조체의 기능 영역 또는 비 기능 영역에 형성된 방열 구조체에 관한 것이다. 이러한 방열 구조체는 3D SoIC 구조체 내에서 발생된 열을 3D SoIC 구조체의 지정된 영역이나 3D SoIC 구조체 외부로 효율적으로 유도하도록 구성된다. 일부 실시예에서, 방열 구조체는 (i) 3D SoIC 구조체에서 칩 내에서 측면으로 연장되는 방열층, (ii) 3D SoIC 구조체에서 칩의 금속화층 내에 배치된 수직 또는 측면 열전도성 구조체, iii) 3D SoIC 구조체에서 2개 이상의 칩 사이에 배치된 수직 열전도성 구조체 및/또는 (iv) 이들의 조합을 포함할 수 있다. 일부 실시예에서, 방열층은 칩의 표면적의 50% 이상의 면적을 커버하고, 패시베이션 층 또는 다중 금속화층의 유전체 층과 같은 유전체 재료에 매립된 2개 이상의 층을 포함할 수 있다. 방열층은 금속 또는 금속 합금과 같이 약 1Wm-1K-1보다 큰 열 전도성을 갖는 재료를 포함할 수 있다. 또한, 방열 구조체는 3D SoIC 구조체의 상이한 영역(예, 칩 사이 또는 칩 내부)으로부터 3D SoIC 구조체 상에 또는 3D SoIC 구조체 외부에 배치된 히트 싱크와 같은 지정된 방열 위치로 열을 보내도록 구성될 수 있다. 일부 실시예에 따르면, 방열층은 메쉬형 설계 또는 수직으로 적층된 방열 스트라이프의 어레이가 상이한 배향을 가지는 스트라이프형 설계를 가질 수 있다.
일부 실시예에서, 구조체는 기판 상에 수직으로 적층된 복수의 칩; 상기 복수의 칩 중 제1 칩과 제2 칩 사이에 개재된 제1 패시베이션 층; 및 상기 제1 패시베이션 층에 매립된 방열층을 포함하고, 상기 방열층은 전도성 구조체가 통과하도록 구성된다.
일부 실시예에서, 구조체는 각각의 패시베이션 층을 통해 함께 접합된 복수의 수직 적층 칩을 포함한다. 또한, 상기 구조체는 전도성 구조체가 통과하도록 구성된 제1 패시베이션 층에 매립된 제1 방열층 및 제2 패시베이션 층에 매립된 제2 방열층을 포함하고, 상기 제2 방열층은 방열 스트라이프의 제2 어레이 상에 배치된 방열 스트라이프의 제1 어레이를 포함한다. 상기 구조체는 상기 수직으로 적층 된 칩 중 하나의 금속화층에 배치된 제3 방열층을 더 포함한다.
일부 실시예에서, 적층 구조체는 기판 상에 수직으로 적층된 제1 칩, 제2 칩 및 제3 칩을 포함하며, 상기 제2 칩은 상기 제1 칩과 상기 제2 칩 사이에 배치된다. 상기 적층 구조체는 상기 제1 칩과 상기 제2 칩 사이에 배치된 패시베이션 층에 매립된 제1 방열층을 더 포함하고, 상기 제1 방열층은 방열 스트라이프의 적층 층을 포함한다. 또한, 적층 구조체는 상기 제3 칩에 통합되고 상기 제3 칩의 전도성 구조체가 통과하도록 구성된 제2 방열층을 포함한다.
개시 내용의 요약 섹션이 아닌 상세한 설명 섹션은 청구범위를 해석하기 위해 사용되는 것으로 이해되어야 한다. 개시 내용의 요약 섹션은 발명자(들)에 의해 고려되는 바와 같은 본 개시 내용의 하나 이상이지만 전부가 아닌 가능한 실시예를 제시할 수 있고, 따라서 하위 청구항을 어떠한 방식으로도 제한하도록 의도되지 않는다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 적층 구조체로서,
기판 상에 수직으로 적층된 복수의 칩들;
상기 복수의 칩들 중 제1 칩과 제2 칩 사이에 개재된 제1 패시베이션 층; 및
상기 제1 패시베이션 층 내에 매립된 방열층
을 포함하며,
상기 방열층은 전도성 구조체들이 통과하도록 구성된 것인 적층 구조체.
실시예 2. 실시예 1에 있어서,
상기 전도성 구조체들은 행과 열로 배열된 것인 적층 구조체.
실시예 3. 실시예 1에 있어서,
상기 복수의 칩들의 각각의 칩은 다단 금속화층을 포함한 것인 적층 구조체.
실시예 4. 실시예 1에 있어서,
상기 방열층은 약 500Å 내지 약 5㎛의 두께를 갖는 것인 적층 구조체.
실시예 5. 실시예 1에 있어서,
상기 방열층의 면적과 상기 제 1 칩의 면적 간의 비는 약 0.5 이상인 것인 적층 구조체.
실시예 6. 실시예 1에 있어서,
상기 방열층의 면적과 상기 제2 칩의 면적 간의 비는 약 0.5 이상인 것인 적층 구조체.
실시예 7. 실시예 1에 있어서,
방열 이중층 구조체를 포함하는 제2 패시베이션 층을 더 포함하며,
상기 방열 이중층 구조체는,
제1 방향으로 정렬된 제1 방열 스트라이프들의 어레이; 및
상기 제1 방열 스트라이프들의 어레이 상에 배치되고 제2 방향으로 정렬된 제2 방열 스트라이프들의 어레이
를 포함하고,
상기 제1 방향과 상기 제2 방향은 각도 θ를 형성하며,
상기 전도성 구조체들은 상기 제2 패시베이션 층 내에 매립된 상기 방열 이중층 구조체를 상기 제1 패시베이션 층 내에 매립된 상기 방열층에 연결하는 것인 적층 구조체.
실시예 8. 실시예 7에 있어서,
상기 방열 이중층 구조체는 상기 제1 방열 스트라이프들의 어레이와 상기 제2 방열 스트라이프들의 어레이 사이에 개재된 다른 전도성 구조체들을 더 포함한 것인 적층 구조체.
실시예 9. 실시예 7에 있어서,
상기 제1 방향과 상기 제2 방향에 의해 형성된 각도는 약 0°내지 약 180°인 것인 적층 구조체.
실시예 10. 구조체로서,
각각의 패시베이션 층을 통해 함께 접합된 복수의 수직으로 적층된 칩들;
제1 패시베이션 층 내에 매립되고 전도성 구조체들이 통과하도록 구성된 제1 방열층;
제2 패시베이션 층 내에 매립되고 제2 방열 스트라이프들의 어레이 상에 배치된 제1 방열 스트라이프들의 어레이를 포함하는 제2 방열층; 및
상기 수직으로 적층된 칩들 중 하나의 칩의 금속화층 내에 배치된 제3 방열층
을 포함하는 구조체.
실시예 11. 실시예 10에 있어서,
히트 싱크를 더 포함하고,
상기 전도성 구조체들은 상기 제1 방열층, 상기 제2 방열층, 및 상기 제3 방열층에 연결되고, 상기 제1 방열층, 상기 제2 방열층, 및 상기 제3 방열층 각각으로부터의 열을 상기 히트 싱크로 전달하도록 구성된 것인 구조체.
실시예 12. 실시예 11에 있어서,
상기 전도성 구조체들은 실리콘 관통 비아, 산화물 관통 비아, 칩 접합 구조체, 상기 하나의 수직으로 적층된 칩의 금속화층의 일부, 또는 이들의 조합을 포함한 것인 구조체.
실시예 13. 실시예 10에 있어서,
상기 제1 방열층, 상기 제2 방열층, 및 상기 제3 방열층 각각은 약 1Wm-1K-1보다 큰 열 전도도를 갖는 재료를 포함한 것인 구조체.
실시예 14. 실시예 10에 있어서,
상기 제1 패시베이션 층은 상기 하나의 수직으로 적층된 칩의 금속화층과 제2 칩의 기판 사이에 개재되고, 상기 제1 패시베이션 층 내에 매립된 상기 제1 방열층은 상기 제2 칩의 기판으로부터 약 0.05 ㎛ 내지 약 20 ㎛에 배치된 것인 구조체.
실시예 15. 실시예 10에 있어서,
상기 제1 방열층, 상기 제2 방열층, 및 상기 제3 방열층은 상기 수직으로 적층된 복수의 칩들의 적어도 약 50%의 면적을 갖는 것인 구조체.
실시예 16. 실시예 10에 있어서,
상기 전도성 구조체들을 행과 열을 갖는 메쉬 패턴으로 배열된 것인 구조체.
실시예 17. 실시예 10에 있어서,
상기 제1 방열 스트라이프들의 어레이와 상기 제2 방열 스트라이프들의 어레이는 상기 전도성 구조체들에 의해 수직으로 분리된 것인 구조체.
실시예 18. 적층 구조체로서,
기판 상에 수직으로 적층된 제1 칩, 제2 칩, 및 제3 칩 - 상기 제2 칩은 상기 제1 칩과 상기 제2 칩 사이에 개재됨 -;
상기 제1 칩과 상기 제2 칩 사이에 배치된 패시베이션 층 내에 매립된 제1 방열층 - 상기 제1 방열층은 방열 스트라이프들의 적층된 층들을 포함함 -; 및
상기 제3 칩에 통합되고 상기 제3 칩의 전도성 구조체들이 통과할 수 있도록 구성된 제2 방열층
을 포함하는 적층 구조체.
실시예 19. 실시예 18에 있어서,
상기 제2 방열층을 통과하는 상기 전도성 구조체들은 상기 제2 방열층으로부터 전기적으로 격리된 것인 적층 구조체.
실시예 20. 실시예 18에 있어서,
상기 방열 스트라이프들의 각각의 층은 상이한 방향으로 정렬된 것인 적층 구조체.

Claims (10)

  1. 적층 구조체로서,
    기판 상에 수직으로 적층된 복수의 칩들;
    상기 복수의 칩들 중 제1 칩과 제2 칩 사이에 개재된 제1 패시베이션 층;
    상기 제1 패시베이션 층을 횡단하고 상기 제1 칩과 제2 칩을 전기적으로 연결하는 전기 전도성 구조체들;
    상기 제1 칩과 제2 칩 사이의 상기 제1 패시베이션 층을 횡단하는 열 전도성 구조체들; 및
    상기 전기 전도성 구조체들 및 상기 열 전도성 구조체들이 통과할 수 있도록 구성된 상기 제1 패시베이션 층 내에 매립된 방열층 - 상기 열 전도성 구조체들은 상기 방열층에 접촉하고, 상기 전기 전도성 구조체들은 상기 방열층으로부터 분리됨 -
    을 포함하는 것인 적층 구조체.
  2. 제1항에 있어서,
    상기 방열층의 면적과 상기 제1 칩의 면적 간의 비는 0.5 이상인 것인 적층 구조체.
  3. 제1항에 있어서,
    상기 방열층의 면적과 상기 제2 칩의 면적 간의 비는 0.5 이상인 것인 적층 구조체.
  4. 제1항에 있어서,
    방열 이중층 구조체를 포함하는 제2 패시베이션 층을 더 포함하며,
    상기 방열 이중층 구조체는,
    제1 방향으로 정렬된 제1 방열 스트라이프들의 어레이; 및
    상기 제1 방열 스트라이프들의 어레이 상에 배치되고 제2 방향으로 정렬된 제2 방열 스트라이프들의 어레이
    를 포함하고,
    상기 제1 방향과 상기 제2 방향은 각도 θ를 형성하며,
    상기 열 전도성 구조체들은 상기 제2 패시베이션 층 내에 매립된 상기 방열 이중층 구조체를 상기 제1 패시베이션 층 내에 매립된 상기 방열층에 연결하는 것인 적층 구조체.
  5. 구조체로서,
    각각의 패시베이션 층을 통해 함께 접합된 수직으로 적층된 복수의 칩들;
    제1 패시베이션 층 내에 매립되고 전도성 구조체들이 통과하도록 구성된 제1 방열층;
    제2 패시베이션 층 내에 매립되고 제2 방열 스트라이프들의 어레이 상에 배치된 제1 방열 스트라이프들의 어레이를 포함하는 제2 방열층; 및
    상기 수직으로 적층된 칩들 중 하나의 칩의 금속화층 내에 배치된 제3 방열층
    을 포함하는 구조체.
  6. 제5항에 있어서,
    히트 싱크
    를 더 포함하고,
    상기 전도성 구조체들은 상기 제1 방열층, 상기 제2 방열층, 및 상기 제3 방열층에 연결되고, 상기 제1 방열층, 상기 제2 방열층, 및 상기 제3 방열층 각각으로부터의 열을 상기 히트 싱크로 전달하도록 구성된 것인 구조체.
  7. 제5항에 있어서,
    상기 제1 방열층, 상기 제2 방열층, 및 상기 제3 방열층은 상기 수직으로 적층된 복수의 칩들의 적어도 50%의 면적을 갖는 것인 구조체.
  8. 적층 구조체로서,
    기판 상에 수직으로 적층된 제1 칩, 제2 칩, 및 제3 칩 - 상기 제2 칩은 상기 제1 칩과 상기 제3 칩 사이에 개재됨 -;
    상기 제1 칩과 상기 제2 칩 사이에 배치된 패시베이션 층 내에 매립된 제1 방열층 - 상기 제1 방열층은 방열 스트라이프들의 적층된 층들을 포함함 -; 및
    상기 제3 칩의 다단 금속화층에 통합되고 상기 제3 칩의 전도성 구조체들이 통과할 수 있도록 구성된 제2 방열층
    을 포함하는 적층 구조체.
  9. 제8항에 있어서,
    상기 제2 방열층을 통과하는 상기 전도성 구조체들은 상기 제2 방열층으로부터 전기적으로 격리된 것인 적층 구조체.
  10. 제8항에 있어서,
    상기 방열 스트라이프들의 각각의 층은 상이한 방향으로 정렬된 것인 적층 구조체.
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