JP7398753B2 - 集積インダクタ構造及び集積回路 - Google Patents

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Description

関連出願の相互参照
本願は２０１９年１月２９日に中国特許局へ出願された出願番号が２０１９１００８５８４５．８、２０１９２０１５３３７９．８である中国特許出願に対して、優先権の利益を主張するものであり、上記の出願における全ての内容は引用により本願に援用する。
本願の実施例は、集積回路の技術分野に関し、例えば集積インダクタ構造及び集積回路に関する。
電子製品の日々の発展に伴い、多くの種類のデバイスの研究開発が高集積化、多機能方面に進んでいるため、集積回路に対する要求も日々高まっている。
集積回路設計において、インダクタの設計は常に難題となっている。現在、集積回路におけるインダクタには常に２つの問題が存在しており、１つはインダクタの品質係数（即ちＱ値）が低く、回路性能に影響を与えることであり、もう１つはインダクタの面積が大きく、回路の集積度、大きさ及び製造コストに影響を与えることである。しかし、インダクタの面積を変えずに保持することを前提に如何にインダクタのＱ値を向上させるかは、工業界において常に大きな難題である。
これに鑑みて、本願は、回路の集積度を保証しながらインダクタのＱ値を向上させる、集積インダクタ構造及び集積回路を提供する。
本願は以下のような技術態様を採用する。
本願の実施例は、順に積層して設置された少なくとも２つのプレーナインダクタであって、異なる前記プレーナインダクタが異なる機能モジュールの金属層に形成される少なくとも２つのプレーナインダクタと、
隣り合う２つの前記機能モジュールの間に設けられた少なくとも１つの接続部材であって、任意の隣り合う２つの前記プレーナインダクタが前記接続部材によって電気的に接続される少なくとも１つの接続部材とを含む、集積インダクタ構造を提供する。
一実施例において、前記少なくとも２つのプレーナインダクタにおけるプレーナインダクタの間の接続方式は直列接続と並列接続の中の少なくとも一種である。
一実施例において、前記プレーナインダクタが位置する平面に垂直する方向において、任意の隣り合う２つの前記プレーナインダクタはオーバーラップ部分が存在する。
一実施例において、任意の隣り合う２つの前記プレーナインダクタのオーバーラップ部分は同じ電流方向を有する。
一実施例において、前記プレーナインダクタは平面スパイラル構造である。
一実施例において、前記接続部材は、半田ボールと金属ピラーの中の少なくとも１つを含む。
一実施例において、前記少なくとも２つのプレーナインダクタは、第１のプレーナインダクタと第２のプレーナインダクタを含み、前記機能モジュールは、チップとパッケージ基板を含む。
前記第１のプレーナインダクタは前記チップの金属層に形成され、前記第２のプレーナインダクタは前記パッケージ基板の金属層に形成される。
一実施例において、前記チップはフリップチップである。
一実施例において、前記接続部材は前記フリップチップを貼り合わせるための錫ボール及び銅ピラーの中の少なくとも１つである。
一方、本願の実施例は、本願のいずれかの実施例に係る集積インダクタ構造を含む集積回路を提供する。
本願に係る集積インダクタ構造は、順に積層して設置された少なくとも２つのプレーナインダクタであって、異なるプレーナインダクタが異なる機能モジュールの金属層に形成される少なくとも２つのプレーナインダクタと、隣り合う２つの機能モジュールの間に設けられた少なくとも１つの接続部材であって、任意の隣り合う２つのプレーナインダクタが接続部材によって電気的に接続される少なくとも１つの接続部材とを含む。本願の技術態様は、順に積層された少なくとも２つのプレーナインダクタであって、異なるプレーナインダクタが異なる機能モジュールの金属層に形成された少なくとも２つのプレーナインダクタを設置することにより、隣り合う２つのプレーナインダクタの間の距離をプレーナインダクタの厚さよりも大きくさせることができ、インダクタの面積を変えずに保持することを前提にインダクタのＱ値を効果的に向上させることができ、つまり回路の集積度を保証しながらインダクタのＱ値を向上させるか、または、インダクタのＱ値を保持することを前提にインダクタの面積を下げ、さらに集積回路の面積を減少させ、一方で、複数のプレーナインダクタの間の干渉を減少することができ、異なるプレーナインダクタの間の相互インダクタンスを大幅に低減させずに異なるプレーナインダクタの間の浮遊容量を大幅に下げることができる。また、少なくとも２つのプレーナインダクタが順に積層して設置され、集積インダクタ構造におけるインダクタのインダクタンス値を増加させることができる。
本願の実施例に係る集積インダクタ構造の断面構造模式図である。 本願の実施例に係る集積インダクタ構造の斜視構造模式図である。 本願の実施例に係る集積インダクタ構造におけるインダクタの平面構造模式図である。 本願の実施例に係る他の集積インダクタ構造の断面構造模式図である。 関連技術における集積インダクタ構造におけるインダクタの平面構造模式図である。
以下、図面を参照して具体的な実施形態によって本願の技術案をさらに説明する。なお、ここで説明される具体的な実施例は、本願を解釈するためのものに過ぎず、本願を限定するものではない。なお、説明の便宜上、図面においては、本願に関連する部分のみを示し、全ての構造を示してはいない。
図１は本願の実施例に係る集積インダクタ構造の断面構造模式図である。本願の実施例に係る集積インダクタ構造は、インダクタのＱ値に対する要求が高い集積回路に適用される。図１に示すように、本実施例に係る集積インダクタ構造は、
順に積層して設置された少なくとも２つのプレーナインダクタ２１であって、異なるプレーナインダクタ２１が異なる機能モジュール１０の金属層２０に形成される少なくとも２つのプレーナインダクタ２１と、
隣り合う２つの機能モジュール１０間に設けられた少なくとも１つの接続部材３０であって、任意の隣り合う２つのプレーナインダクタ２１が接続部材３０によって電気的に接続される少なくとも１つの接続部材３０とを含む。
本実施例において、機能モジュール１０はチップ又は基板（例えばパッケージ基板）であってもよく、例示的に、異なる機能モジュール１０は、異なるチップ、異なる基板又はチップと基板の組み合わせであってもよく、異なるプレーナインダクタ２１は異なる機能モジュール１０の既存の金属層２０（回路パターンを形成する金属層）に形成され、このとき、工程及び集積インダクタ構造の厚さを減少するために、機能モジュール１０の既存の金属層２０を利用して同時にプレーナインダクタ２１をパターン化することができる。
集積回路において、インダクタの設置には高い要求があり、高集積化を実現することができるように、一部の応用においては、集積回路におけるインダクタが高いインダクタンス値及びＱ値を有することと、集積回路の面積を減少することとが要求される。
一般的には、より高いＱ値のインダクタを得るために、インダクタコイルの厚さを大きくする必要がある。しかし、インダクタコイルの厚さを大きくすることで、単位面積内のインダクタのインダクタンス値を低下させ、インダクタの面積を増加させてインダクタのインダクタンス値を向上させることで、インダクタのＱ値を低下させ、回路性能に影響を与える。設計者はこのような場合、単位面積内のインダクタンス値とＱ値を取捨選択しなければならない。したがって、同じ面積内で如何にインダクタンス値及び／又はＱ値の向上を実現するかは１つの難題である。
上記の課題に基づいて、発明者は、少なくとも２層の積層されたプレーナインダクタを設置し、接続部材によって複数のプレーナインダクタを電気的に接続することにより、全体でインダクタ積層構造を形成することは、インダクタの面積を変えずに保持することを前提にインダクタのインダクタンス値を大きくすることができ、同時に、隣り合う２つのプレーナインダクタの間の距離をプレーナインダクタの厚さよりも大きく設定する時に、インダクタのＱ値を向上させることができることを見出した。しかしながら、発明者がさらに研究した結果、同一の基板に上記のインダクタ積層構造を形成する時に、接続部材を製造するための接続層を別途形成する必要があり、集積回路の厚さを増加させ、同時にプロセスの難易度が増加し、かつ接続層の厚さが小さいため、インダクタＱ値の向上が明らかではない。
これに基づいて、本願の実施例は、異なるプレーナインダクタを異なる機能モジュールに設け、かつ機能モジュールの間の接続部材によって複数のプレーナインダクタの電気的な接続を実現することにより、集積インダクタ構造を形成する。機能モジュール自体の厚さが大きいため、隣り合う２つのプレーナインダクタの間の距離を大きく設けてもよく、これにより、インダクタのＱ値を効果的に向上させる。また、接続部材は機能モジュールの間の接続層を利用して形成してもよく、接続部材の別途製造を回避し、プロセスの難易度を下げ、集積回路の厚さを減少する。
なお、図１は集積インダクタ構造が２つのプレーナインダクタを含むことを例示的に示すだけである。図１に示すように、集積インダクタ構造は、第１のプレーナインダクタ２１１と、第２のプレーナインダクタ２１２と、接続部材３０とを含み、第１のプレーナインダクタ２１１と第２のプレーナインダクタ２１２は積層して設置され、第１のプレーナインダクタ２１１は、第１の機能モジュール１０１の第１の金属層２０１に設けられ、第２のプレーナインダクタ２１２は、第２の機能モジュール１０２の第２の金属層２０２に設けられ、第１のプレーナインダクタ２１１と第２のプレーナインダクタ２１２は、接続部材３０によって電気的に接続される。
また、複数のインダクタを形成するために、各機能モジュールに複数のプレーナインダクタが対応して形成されてもよい。本願はインダクタの個数、平面分布、占める面積及びプレーナインダクタが位置する機能モジュール等を限定せず、具体的には実際の状況に応じて決定される。
本願の実施例に係る集積インダクタ構造は、順に積層された少なくとも２つのプレーナインダクタであって、異なるプレーナインダクタが異なる機能モジュールの金属層に形成される少なくとも２つのプレーナインダクタを設置することにより、隣り合う２つのプレーナインダクタの間の距離をプレーナインダクタの厚さよりも大きくさせることができ、インダクタの面積を不変に保持する前提でインダクタのＱ値を効果的に向上させることができ、つまり回路の集積度を保証しながらインダクタのＱ値を向上させるか、または、インダクタのＱ値を保持することを前提にインダクタの面積を下げ、さらに集積回路の面積を減少し、一方で、複数のプレーナインダクタの間の干渉を減少することができ、異なるプレーナインダクタの間の相互インダクタンスを大幅に低減せずに異なるプレーナインダクタの間の浮遊容量を大幅に下げることができる。また、少なくとも２つのプレーナインダクタが順に積層して設置されることで、集積インダクタ構造におけるインダクタのインダクタンス値を増加させることができる。
上記の集積インダクタ構造の導電性能を確保するために、接続部材３０は高導電率の金属で形成されてもよい。好ましくは、接続部材３０は半田ボール及び／又は金属ピラーを含む。
図２は本願の実施例に係る集積インダクタ構造の斜視構造模式図であり、図３は本願の実施例に係る集積インダクタ構造におけるインダクタの平面構造模式図である。図２と図３に示すように、プレーナインダクタ２１は平面スパイラル構造であってもよい。
なお、平面スパイラルインダクタは整合しやすく、コストが低いため、プレーナインダクタを平面スパイラル構造に設けることができる。しかし、プレーナインダクタが平面スパイラル構造であることは本実施例に係る具体例でしかなく、本願を制限するものではなく、プレーナインダクタは他の形状構造であってもよい。
一実施例において、上記の少なくとも２つのプレーナインダクタは直列及び／又は並列に接続されることができる。
多層の金属層２０におけるプレーナインダクタ２１は実際の必要に応じて接続部材３０によって接続されることができ、複数のプレーナインダクタ２１の間は直列に接続されてもよく、並列に接続されてもよく、部分的に直列に接続されて部分的に並列に接続されてもよい。
例示的に、図２を参照し、複数のプレーナインダクタ２１が直列に接続された時に、該集積インダクタ構造における総インダクタンス値は上記の複数のプレーナインダクタ２１のインダクタンス値の和となるため、該集積インダクタ構造におけるインダクタンス値を大きくする必要がある場合、複数のプレーナインダクタ２１を直列に接続するように設置してもよい。
一実施例において、プレーナインダクタが位置する平面に垂直する方向において、任意の隣り合う２つのプレーナインダクタはオーバーラップすることができる。
例示的に、図３を参照し、プレーナインダクタ２１が位置する平面に垂直する方向において、隣り合う２つのプレーナインダクタ（第１のプレーナインダクタ２１１と第２のプレーナインダクタ２１２）はオーバーラップし、プレーナインダクタが構成するインダクタが占める面積をさらに小さくすることができ、これにより、集積回路の面積を小さくする。
一実施例において、任意の隣り合う２つのプレーナインダクタオーバーラップ部分は同じ電流方向を有してもよい。
隣り合うプレーナインダクタ２１の間には、一定の距離がある時に、プレーナインダクタ２１の間に相互インダクタンスが発生することができ、隣り合うプレーナインダクタ２１が同じ電流方向（図２におけるＩの向き）を有し、かつプレーナインダクタが位置する平面に垂直する方向においてオーバーラップ領域がある場合、隣り合うプレーナインダクタ２１は同じ方向の磁界を有し、プレーナインダクタ２１を通過する磁束が大きくなり、プレーナインダクタ２１の間の相互インダクタンスのインダクタンス値を大きくなり、それにより当該集積インダクタ構造の総インダクタンス値が大きくなる。
一実施例において、少なくとも２つのプレーナインダクタは、第１のプレーナインダクタと第２のプレーナインダクタを含んでもよく、機能モジュールは、チップとパッケージ基板を含んでもよく、第１のプレーナインダクタはチップの金属層に形成されてもよく、第２のプレーナインダクタはパッケージ基板の金属層に形成されてもよい。
例示的に、図４に示すように、少なくとも２つのプレーナインダクタは第１のプレーナインダクタ２１１と第２のプレーナインダクタ２１２を含み、機能モジュールはチップ１０１とパッケージ基板１０２を含み、第１のプレーナインダクタ２１１はチップ１０１の第１の金属層２０１に形成され、第２のプレーナインダクタ２１２はパッケージ基板１０２の第２の金属層２０１に形成される。ここで、チップはフリップチップであってもよく、接続部材３０はフリップチップを貼り合わせるための錫ボール及び／又は銅ピラーであってもよい。図４に示すように、接続部材３０は錫ボールであり、フリップチップを貼り合わせる錫ボールを利用して接続部材３０を形成することで、接続部材３０の厚さを５０μｍより大きくさせることができ、このとき、第１のプレーナインダクタ２１１と第２のプレーナインダクタ２１２との間の距離を十分に大きくさせることができ、インダクタのＱ値を効果的に向上できる。
上記の技術態様に基づいて、本願の実施例はそれぞれ図２及び図３に示す本願の集積インダクタ構造と図５に示す関連技術における単層プレーナインダクタ構造に対して電磁シミュレーションを行い、シミュレーションの結果は表１に示すとおりである。ここで、両者の占める面積は同じであり、かつ長さ及び幅はいずれも０．９ｍｍであり、両者におけるプレーナインダクタの厚さはいずれも２０μｍであり、かつ両者のインダクタンス値はいずれも４．３ｎＨとする。本願における接続部材の厚さは６０μｍであり、第１のプレーナインダクタと第２のプレーナインダクタは接続部材によって直列に接続される。
表１は関連技術と本実施例におけるインダクタのインダクタンス値及び品質係数である。
Figure 0007398753000001
 注：インダクタンス値の単位はｎＨであり、測定周波数は１ＧＨｚであり、表記はｎＨ＠１ＧＨｚである。Ｑ値は無次元であり、測定周波数は１ＧＨｚであり、表記は＠１ＧＨｚである。
表１を参照し、関連技術におけるインダクタ構造に比べて、本実施例は同じインダクタ面積及びインダクタンス値で、インダクタのＱ値を明らかに向上させることができる。
一方、本願の実施例は、本願のいずれかの実施例に係る集積インダクタ構造を含む集積回路を提供する。
本実施例に係る集積回路は上記の実施例に係る集積インダクタ構造を含み、同じ機能と有益な効果を有するが、ここでは説明を省略する。

Claims (9)

  1. 順に積層して設置された少なくとも２つのプレーナインダクタであって、異なる前記プレーナインダクタが異なる機能モジュールの金属層に形成される少なくとも２つのプレーナインダクタと、
    隣り合う２つの前記機能モジュールの間に設けられた少なくとも１つの接続部材であって、任意の隣り合う２つの前記プレーナインダクタが前記接続部材によって電気的に接続される少なくとも１つの接続部材とを含む、
    集積インダクタ構造であって、
    前記少なくとも２つのプレーナインダクタは、第１のプレーナインダクタと第２のプレーナインダクタとを含み、
    前記機能モジュールは、チップとパッケージ基板とを含み、
    前記第１のプレーナインダクタは、前記チップの金属層に形成され、
    前記第２のプレーナインダクタは、前記パッケージ基板の金属層に形成される、
    集積インダクタ構造。
  2. 前記少なくとも２つのプレーナインダクタにおけるプレーナインダクタの間の接続方式は直列接続と並列接続の中の少なくとも一種である、
    請求項１に記載の集積インダクタ構造。
  3. 前記プレーナインダクタが位置する平面に垂直する方向において、任意の隣り合う２つの前記プレーナインダクタはオーバーラップ部分が存在する、
    請求項１に記載の集積インダクタ構造。
  4. 任意の隣り合う２つの前記プレーナインダクタのオーバーラップ部分は同じ電流方向を有する、
    請求項３に記載の集積インダクタ構造。
  5. 前記プレーナインダクタは平面スパイラル構造である、
    請求項１に記載の集積インダクタ構造。
  6. 前記接続部材は、半田ボールと金属ピラーの中の少なくとも１つを含む、
    請求項１に記載の集積インダクタ構造。
  7. 前記チップはフリップチップである、
    請求項１に記載の集積インダクタ構造。
  8. 前記接続部材は前記フリップチップを貼り合わせるための錫ボールと銅ピラーの中の少なくとも１つである、
    請求項７に記載の集積インダクタ構造。
  9. 請求項１～８のいずれか１項に記載の集積インダクタ構造を含む、集積回路。
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